JP3786558B2

JP3786558B2 - 半導体集積回路及び無線通信機器

Info

Publication number: JP3786558B2
Application number: JP2000076341A
Authority: JP
Inventors: 史郎町田; 片岸　　誠; 真也籏福
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-03-14
Filing date: 2000-03-14
Publication date: 2006-06-14
Anticipated expiration: 2020-03-14
Also published as: JP2001267914A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズ・ロックド・ループ）のノイズ低減化技術に関し、例えば無線通信機器に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＰＬＬ回路を無線通信機器に組み込んだ場合、局部発信器として用いる電圧制御発振器で発生する位相雑音は無線通信機器の出力における位相雑音に影響する。近年の無線通信機器では位相変調を応用したデジタル変調が多く用いられているが、そのような機器において位相雑音が大きいということは伝送路でのデータの誤り率が大きくなることに繋がる。さらに近年では、無線通信の分野において高データレート化が盛んであり、高密度なデータ伝送では位相変調の幅をより小さくする等の手段を用いている。それに伴い無線通信機器においては、より高密度なデータを正確に伝送することが求められている。これらの要求を満足するには位相雑音の低減は必要不可欠である。
【０００３】
通常ＰＬＬ回路は、位相比較器、基準信号発振器、電圧制御発振器等を含んで成る。基準信号発振器によって基準信号が生成され、それがＰＬＬ回路に入力される。電圧制御発振器の出力信号もＰＬＬ回路に入力される。ＰＬＬ回路内部では、基準信号がリファレンスカウンタで分周されてから位相比較器に入力され、電圧制御発振器からの出力信号が帰還信号分周部で分周されてから上記位相比較器に入力される。位相比較器でこれらの分周された信号の位相が比較され、この位相差が小さくなるように、電圧制御発振器での発振周波数が制御される。
【０００４】
ＰＬＬ回路の雑音低減化技術として、先ず第１の方法は、基準信号発振器として位相雑音の少ない安定した水晶発振器を用いることである。位相比較の基準となる信号を発生するものであり、ＰＬＬ回路全ての基準になることから、電圧制御発振器の出力の位相誤差に影響する。そのため、水晶発振器として、より高精度なものを用いるほど位相誤差も小さくなる。
【０００５】
また、位相雑音を低減する別の方法として特開平５−４８４３３号公報に示されるように、ＰＬＬ回路上で回路位相雑音の発生源の一つである分周のための帰還信号分周部や、リファレンスカウンタ等のカウンタ回路において、これらの回路内のフリップフロップ回路を工夫することにより位相雑音を抑える方法がある。信号の位相雑音はカウンタ回路内でフリップフロップを通過する毎に大きくなる。通常、分周では多段のフリップフロップを通過する必要があるため、位相雑音も大きくなるのである。そのため、位相雑音を低減させる方法としてはフリップフロップの最終段で基準信号を用いてリタイミングすることによりフリップフロップで大きくなった位相雑音を小さくしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術について本願発明者が検討したところ、基準信号発振器として位相雑音の少ない安定した水晶発振器を用いて位相雑音を低減するには方法は、そのよな水晶発振器が高価であるために、それを含む回路が高価なものにならざるを得ない。特に、無線通信機器のコスト低下を考えた場合、高価な水晶発振器を採用することはできない。
【０００７】
また、位相雑音を低減する別の方法としてフリップフロップの最終段で基準信号を用いてリタイミングする方式においては、このリタイミングのための回路を形成しなければならないことから、回路構成が複雑にならざるを得ない。
【０００８】
本発明の目的は、位相雑音の低減化を図ることにある。
【０００９】
本発明の別の目的は、安価で簡易な回路構成により低雑音化を図るための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、基準信号を分周する第１分周手段と、電圧レベルに応じて発振周波数が変わる電圧制御発振器と、上記電圧制御発振器の出力信号を分周する第２分周手段と、上記第１分周手段の出力信号と上記第２分周手段の出力信号との位相を比較する位相比較手段とを含んでＰＬＬ回路が構成されるとき、上記基準信号の入力経路に、上記基準信号の周波数通過帯域を制限するための周波数通過帯域制限手段を設ける。
【００１３】
上記の手段によれば、周波数通過帯域制限手段は、上記基準信号の周波数通過帯域を制限する。上記基準信号の周波数通過帯域が制限されることにより、上記基準信号のうち、不必要な周波数成分が減衰され、それによって位相雑音が低減されるのはシミュレーションによって確認されている。周波数通過帯域を制限する手段は、いわゆるフィルタによって構成することができ、このことが、安価且つ簡単な回路構成によって位相雑音の低減化を達成する。
【００１４】
基準信号を分周する第１分周手段と、電圧レベルに応じて発振周波数が変わる電圧制御発振器の出力信号を分周する第２分周手段と、上記第１分周手段の出力信号と上記第２分周手段の出力信号との位相を比較する位相比較手段とを含んでＰＬＬ用ＩＣが構成されるとき、上記基準信号の入力経路に、上記基準信号の周波数通過帯域を制限するための周波数通過帯域制限手段を設ける。
【００１５】
上記周波数通過帯域制限手段は、上記基準信号の周波数通過帯域を制限することによって位相雑音を低減する。
【００１６】
このとき、上記周波数通過帯域制限手段はハイパスフィルタを含んで構成することができる。
【００１７】
また、上記周波数通過帯域制限手段は、周波数通過帯域を変更可能な可変フィルタを含んで構成することができる。
【００１８】
発振手段と、上記発振手段で発振された信号と受信された高周波信号とを混合するためのミキサーとを含んで無線通信機器が構成されるとき、上記ＰＬＬ用ＩＣを含んで上記発振手段を構成することができる。
【００１９】
【発明の実施の形態】
図１０には、本発明にかかる無線通信機器の構成例が示される。
【００２０】
図１０に示される無線通信機器は、アンテナ１０１と、このアンテナ１０１を介して高周波信号の送受信を可能とするための高周波部１２６と、この高周波部１２６によって受信された信号の処理や、高周波部１２６を介してこれから送信すべき信号の処理を行う信号処理回路１０９、受信信号に基づく音声を出力するためのスピーカ１１０、送信すべき音声信号を入力するためのマイクロホン（「マイク」という）１１７、無線通信機器全体の動作制御を司るコントローラ１２４、このコントローラ１２４に対して各種制御情報を入力するためのスイッチなどが配列されて成る入力部１２５を含む。
【００２１】
上記高周波部１２６は次のように構成される。
【００２２】
アンテナ１０１を介して取り込まれた高周波信号から目的外の周波数成分を減衰させるためのフィルタ１０２、このフィルタ１０２の出力信号を増幅するためのアンプ１０３、このアンプ１０３の出力信号から目的外の周波数成分を減衰させるためのフィルタ１０４が設けられる。このフィルタ１０４から出力される信号は例えば周波数が１ＧＨｚの高周波信号であり、それを復調信号の周波数にまで低下させる必要がある。図１０に示される例では、ミキサー１０５，１０７により２段階にわたって周波数を下げている。ミキサー１０５では、フィルタ１０４の出力信号に、電圧制御発振器（ＶＣＯ）１１３で発振された信号を混合することにより周波数を低下させる。そして、その出力信号が後段のフィルタ１０６を介してミキサー１０７に入力され、ここで、電圧制御発振器１１６で発振された信号と混合されることにより周波数がさらに低下される。特に制限されないが、上記ミキサー１０５においては１ＧＨｚの入力周波数が２７０ＫＨｚに低下され、上記ミキサー１０７においては２７０ＫＨｚの入力周波数が、復調信号周波数である６７ＫＨｚにまで低下される。ミキサー１０７の出力信号は、後段のレベル調整アンプ１０８に入力され、ここで、後段の信号処理回路１０９において信号処理し易い所定レベルになるように、当該信号処理回路１０９に入力される信号のレベルが調整される。
【００２３】
上記電圧制御発振器１１３，１１６の出力信号は、ＰＬＬを構成するために開発された半導体集積回路（これを「ＰＬＬ用ＩＣ」という）１１２，１１５によってそれぞれ安定化される。ＰＬＬ用ＩＣ１１２，１１５には、それぞれ基準信号発振器１１１，１１４の出力信号が、ＰＬＬ動作における参照信号として取り込まれるようになっている。「ＰＬＬ回路」というときには、上記ＰＬＬ用ＩＣ１１２，１１５と、それに対応する電圧制御発振器１１３，１１６とが組み合わされて成るものを指す。
【００２４】
送信すべき信号として信号処理回路１０９から出力された信号は、ミキサー１１８に入力され、ここで、上記電圧制御発振器１１６の出力信号と混合され、その出力信号は後段のミキサー１１９に入力される。このミキサーの後段には、当該ミキサー１１９の出力信号から目的外の周波数成分を減衰させるためのフィルタ１２１が設けられ、このフィルタ１２１の出力信号によって、後段の発振器１２２の出力信号が変調される。発振器１２２の出力信号と上記電圧制御発振器１１３の出力信号とを混合するためのミキサー１２０が設けられ、このミキサー１２０の出力信号と、上記ミキサー１１８からの出力信号とが上記ミキサー１１９において混合されるようになっている。
【００２５】
また、上記発振器１２２の出力信号は、無線送信のため、後段の出力部１２３によって電力増幅されてからアンテナ１０１に給電される。
【００２６】
上記ＰＬＬ用ＩＣ１２２，１１５は、互いに同一構成とされるため、以下では、ＰＬＬ用ＩＣ１２２についてのみ説明する。
【００２７】
図１には上記ＰＬＬ用ＩＣ１１２の構成が示される。
【００２８】
特に制限されないが、ＰＬＬ用ＩＣ１２２は、ＰＬＬ部３とその前段に配置された周波数帯域制限部１とを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記基準信号発振器１１１の出力信号は、周波数通過帯域制限手段１によって信号周波数の通過帯域が制限された後にＰＬＬ部３に入力される。ＰＬＬ部３は、上記周波数通過帯域制限手段１の出力信号を分周するためのリファレンスカウンタ６と、上記電圧制御発振器１１３の出力信号（帰還信号）を分周するための帰還信号分周部７と、上記リファレンスカウンタ６の出力信号と上記期間信号分周部７の出力信号との位相比較を行うための位相比較器８とを含んで成る。そしてこの位相比較器８の出力信号は、このＰＬＬ部３の出力信号として上記電圧制御発振器１１３に伝達され、上記電圧制御発振器１１３での発振周波数は、このＰＬＬ部３の出力電圧レベルに応じて制御される。上記リファレンスカウンタ６には、図１０に示されるコントローラ１２４からリファレンスカウンタデータＲＣＤが伝達されるようになっており、このリファレンスカウンタデータＲＣＤによって、上記リファレンスカウンタ６での分周比が制御される。
【００２９】
このように、上記電圧制御発振器１１３の出力信号を分周する期間信号分周部７の出力信号と、リファレンスカウンタ６の出力信号との位相比較が行われ、両者の位相差が小さくなるように、電圧制御発振器１１３の発振周波数が制御されることにより、電圧制御発振器１１３の出力信号の安定化が図られる。
【００３０】
図２には、上記周波数通過帯域制限手段１の構成例が示される。
【００３１】
基準信号の経路上に静電容量素子Ｃが設けられ、この静電容量素子Ｃと、ＰＬＬ部３における入力インピーダンス９とが結合されることで、一次のハイパスフィルタ１ａが形成され、このパイパスフィルタ１ａによって、上記周波数通過帯域制限手段１が形成される。この構成では、ＰＬＬ部３における入力インピーダンス９が利用されているため、周波数通過帯域制限手段１を構成する部品点数が少なくて済む。
【００３２】
図３には、電圧制御発振器１１３の出力信号における位相雑音Ａ、ＰＬＬ部３に入力される基準信号レベルＢと、静電容量素子Ｃの容量値との関係（シミュレーション結果）が示される。
【００３３】
図３から明らかなように、静電容量素子Ｃの容量値が小さくなるに従い、基準信号レベルＢと位相雑音Ａは低くなっていく。しかし、ＰＬＬ部３に入力される基準信号レベルＢは、ある一定以上必要とされる。よって基準信号レベルＢが一定レベル以上得られる範囲内で容量値を低くして、フィルタのカットオフ周波数を低くすることにより、位相雑音Ａを小さく抑えることができる。また、基準信号の周波数通過帯域制限手段１としてのパイパスフィルタ１ａが、ＰＬＬ用ＩＣ１１２内に配置されることにより、信号伝達経路を短くでき、周波数通過帯域制限手段１の通過後においても外部からのノイズの影響を受け難く、より安定した特性が得られる。さらにパイパスフィルタ１ａを形成するのに、ＰＬＬ用ＩＣ１１２の外部に素子を接続する必要がないので、周辺回路の小型化及び簡素化を図ることができる。
【００３４】
上記例によれば、以下の作用効果を得ることができる。
【００３５】
（１）ＰＬＬ部３の前段に、周波数通過帯域制限手段１の一例であるハイパスフィルタ１ａが配置され、このハイパスフィルタ１ａによって、上記リファレンスカウンタ６に入力される信号の帯域制限が行われるため、例えば図９に示されるように周波数通過帯域制限手段１を有さない場合に比べて、位相雑音Ａの低減を図ることができる。しかも、ハイパスフィルタ１ａは、静電容量素子Ｃと、ＰＬＬ部３における入力インピーダンス９とが結合されることによって簡単に構成される。
【００３６】
（２）基準信号の周波数通過帯域制限手段１としてのパイパスフィルタ１ａが、ＰＬＬ用ＩＣ１１２内に配置されることにより、信号伝達経路を短くでき、周波数通過帯域制限手段１の通過後においても外部からのノイズの影響を受け難く、より安定した特性が得られる。
【００３７】
（３）パイパスフィルタ１ａを形成するのに、外部に素子を接続する必要がないので、周辺回路の小型化及び簡素化を図ることができる。
【００３８】
（４）ディジタル変調を用いた無線通信機器では、位相雑音が多いと、伝送路上でのデータの誤り率が大きくなるが、上記（１），（２）の作用効果により、そのようなＰＬＬ用ＩＣを搭載する無線通信機器の信頼性の向上を図ることができる。
【００３９】
図４は、上記周波数通過帯域制限手段１の別の構成例が示される。
【００４０】
図４においては、複数の静電容量素子Ｃ１〜Ｃｎと、抵抗素子Ｒ１，Ｒ２，…、及びＰＬＬ部３における入力インピーダンス９とが組み合わされることによって多段化されたフィルタ１ｂによって、周波数通過帯域制限手段１が実現されている。
【００４１】
このフィルタ１ｂでは、組み合わせを連続して繋げることにより２次以上のフィルタにすることもできる。本例では、図２に示される場合と同様に、周波数帯域の制限により位相雑音を低減することができ、また、フィルタをＰＬＬ用ＩＣ内部に設置することで周辺回路の複雑化を回避することができる。さらにフィルタが多段化されることにより、周波数依存性を大きくでき、急峻な周波数通過帯域を持つフィルタを作ることができる。このように素子の組み合わせにより任意に周波数通過帯域を設定することが可能であり、より効果的に基準信号以外の雑音を排除することができる。
【００４２】
図５には、上記周波数通過帯域制限手段１の別の構成例が示される。
【００４３】
図５においては、トランジスタ若しくは演算増幅器を用いたアクティブフィルタ１ｃによって、周波数通過帯域制限手段１が構成される。アクティブフィルタ１ｃは、機能的にはハイパスフィルタであって、図２や図４に示されるパッシブ型に比べて、より急峻な特性を発揮する。そのようなアクティブフィルタ１ｃによって上記周波数通過帯域制限手段１が構成されることにより、上記の例と同様に、周波数帯域の制限により位相雑音を低減することができ、また、フィルタをＰＬＬ用ＩＣ内部に設置することで周辺回路の複雑化を回避することができる。さらにアクティブフィルタ１ｃは、素子特性の選択により任意の周波数通過帯域が得られ、また、図２や図４に示されるパッシブ型に比べて高度な周波数通過帯域を得ることができる。
【００４４】
図６には、上記周波数通過帯域制限手段１の別の構成例が示される。
【００４５】
図６においては、周波数通過帯域を変更することができる可変フィルタ１ｄによって周波数通過帯域制限手段１を構成している。この可変フィルタ１ｄは、図１０に示されるコントローラ１２４からの制御信号Ｅによって周波数帯域幅を変えることができる。これにより、周波数通過帯域制限手段１での周波数通過帯域の適正化を図ることができる。特に制限されないが、上記可変フィルタ１ｄは、図７に示されるように、可変容量ダイオード１０、それに直列接続された静電容量素子１１、及びＰＬＬ部３における入力インピーダンス９を含んで成る。可変容量ダイオード１０は、図１０に示されるコントローラ１２４からの制御信号Ｆにより逆バイアスされることで、その静電容量値を簡単に変えることができる。
【００４６】
図８には、上記周波数通過帯域制限手段１の別の構成例が示される。
【００４７】
図８では、可変フィルタ１ｄとフィルタ制御回路１２とを含んで上記周波数通過帯域制限手段１が形成される。つまり、リファレンスカウンタデータＲＣＤを利用して基準信号の周波数の情報を得るフィルタ制御回路１２が設けられ、このフィルタ制御回路１２によって得られた制御信号によって、上記可変フィルタ１ｄの特性を制御するようにしている。
【００４８】
リファレンスカウンタ６は、入力された基準信号の周波数に応じて分周比を変更する必要があり、そのための分周比制御がリファレンスカウンタデータＲＣＤによって行われる。フィルタ制御回路１２では、リファレンスカウンタデータＲＣＤが可変フィルタ１ｄの制御信号に変換され、この制御信号によって可変フィルタ１ｄの特性が制御される。これにより、可変フィルタ１ｄの特性は、リファレンスカウンタ６の分周比変更に連動して、基準信号発振器１１１から出力される基準信号に対応するように制御される。
【００４９】
このようにフィルタ制御回路１２を設け、リファレンスカウンタデータＲＣＤに基づいて可変フィルタの制御信号を生成することにより、リファレンスカウンタ６の分周比の変更に連動して可変フィルタの周波数通過帯域が変更されるため、基準信号の周波数に応じたフィルタ特性を得ることができる。また、その場合において、ＰＬＬ用ＩＣ内でリファレンスカウンタデータを分岐して使用しているため、可変フィルタ１ｄの特性制御のための信号線を、ＰＬＬ用ＩＣ１１２の外部から新たなに引き込む必要が無い。
【００５０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば、ＰＬＬ回路がＩＣ化されない場合でも、周波数通過帯域制限手段１を設けることで位相雑音の低減化を図ることができ、上記の例と同様の作用効果を得ることができる。
【００５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である無線通信機器に適用した場合について説明したが、本発明はそれに限定されるものではなく、ＰＬＬ回路は各種電子回路に広く適用することができる。
【００５３】
本発明は、少なくとも基準信号を分周する第１分周手段を含むことを条件に適用することができる。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、基準信号の入力経路に、この基準信号の周波数通過帯域を制限するための周波数通過帯域制限手段を設け、上記基準信号の周波数通過帯域を制限することによって位相雑音を低減することができる。また、周波数通過帯域制限手段をフィルタで構成することにより、比較的簡単な回路構成であるにもかかわらず、位相雑音の低減化を図ることができる。
【００５６】
位相雑音が低減されたＰＬＬ用ＩＣを無線通信機器の高周波部に適用することで、伝送路でのデータ誤り率を低減することができるので、それによって無線通信機器の信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかるＰＬＬ用ＩＣの構成例ブロック図である。
【図２】上記ＰＬＬ回路における主要部の構成例回路図である。
【図３】上記ＰＬＬ回路の特性図である。
【図４】上記ＰＬＬ用ＩＣにおける主要部の構成例回路図である。
【図５】上記ＰＬＬ用ＩＣにおける主要部の構成例ブロック図である。
【図６】上記ＰＬＬ用ＩＣにおける主要部の構成例ブロック図である。
【図７】上記ＰＬＬ回路における主要部の構成例回路図である
【図８】上記ＰＬＬ用ＩＣにおける主要部の構成例ブロック図である。
【図９】上記ＰＬＬ用ＩＣの比較対象とされる回路の構成例ブロック図である。
【図１０】上記ＰＬＬ用ＩＣを含む無線通信機器の構成例ブロック図である。
【符号の説明】
１周波数通過帯域制限手段
３ＰＬＬ部
６リファレンスカウンタ
７帰還信号分周部
８位相比較器
１０可変容量ダイオード
１２フィルタ制御回路
１０５，１０７，１１８，１１９，１２０ミキサー
１１１，１１４基準信号発振器
１１２，１１５ＰＬＬ用ＩＣ
１１３，１１６電圧制御発振器
Ｃ，Ｃ１〜Ｃｎ，１１静電容量素子
Ｒ１，Ｒ２抵抗素子

Claims

基準信号の周波数通過帯域を制限するための周波数通過帯域制限手段と、
制御データに応じた分周比により上記周波数通過帯域制限手段の出力信号を分周する第１分周手段と、
電圧レベルに応じて発振周波数が変わる電圧制御発振器の出力信号を分周する第２分周手段と、
上記第１分周手段の出力信号と上記第２分周手段の出力信号との位相を比較する位相比較手段と、
を含む半導体集積回路であって、
上記周波数通過帯域制限手段は、周波数通過帯域の変更が可能とされる可変フィルタと、
上記制御データに応じて上記可変フィルタにおける周波数通過帯域を変更するためのフィルタ制御回路と、を含んで成ることを特徴とする半導体集積回路。
上記第１分周手段、上記第２分周手段、上記位相比較手段、及び上記周波数通過帯域制限手段は、一つの半導体基板に一括形成された請求項１記載の半導体集積回路。
上記制御データは、外部から上記半導体集積回路内に取り込まれてから、上記第１分周手段と上記フィルタ制御回路とに分配される請求項１記載の半導体集積回路。
発振手段と、上記発振手段で発振された信号と受信された高周波信号とを混合するためのミキサーとを具備して成り、
上記発振手段は、請求項１乃至３の何れか１項記載の半導体集積回路を含んで成ることを特徴とする無線通信機器。