KR101190313B1 - 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기 - Google Patents

주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기 Download PDF

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Abstract

본 발명은 위상 고정루프(PLL)에서 가장 큰 잡음원인 전압제어발진기의 잡음을 줄일 수 있는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기를 제공하기 위한 것으로서, 위상주파수검출기, 차지 펌프, 루프필터, 전압제어발진기, 및 분주기로 구성되는 위상 고정루프에 있어서, 상기 전압제어 발진기는 상기 전압제어발진기(400)의 출력 주파수를 분주하여 출력하는 분주기에서 분주된 주파수에 상응하는 전압을 생성하고, 생성된 전압을 상기 전압제어발진기로 피드백시켜 전압제어발진기의 잡음을 제거하는 주파수-전압 변환기를 포함하여 구성되는데 있다.

Description

주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기{A Self noise Suppressing Voltage Controlled Oscillator}
본 발명은 모든 통신 시스템에 사용되는 PLL(위상 고정루프)의 주요부품인 전압제어 발진기(VCO) 중 하나인 링 발진기에 주파수 전압 변환기를 추가하여 부궤환 루프를 만들어 링 발진기의 잡음을 제거할 수 있는 자기잡음제거 전압제어 발진기에 관한 것이다.
위상 고정루프(PLL : Phase Locked Loop)는 대표적인 피드백 시스템의 하나로서, 이러한 피드백 시스템은 동기식 반도체 메모리장치에서 메모리 컨트롤러와 같은 외부장치로부터 입력되는 외부 클록신호에 동기되어 락킹(locking)된 내부 클록신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 즉, 반도체 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준 클록신호와 데이터 간의 시간적 동기가 매우 중요하다.
이러한 위상 고정루프(PLLs)는 통신시스템에서의 주파수 체배기와 집적화된 디지털 칩에서의 고속 클록신호 생성기로 널리 사용되고 있다.
도 1 은 종래의 위상 고정루프의 구조를 나타낸 구성도이다.
도 1과 같이, 위상 고정루프(PLL)는 PLL에 부여되는 입력클록과 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DOWN)를 출력하는 위상주파수검출기(PFD)(10)와, 상기 위상주파수검출기(10)에서 출력되는 업신호 및 다운신호에 비례하는 전류를 출력하는 차지 펌프(CP)(20)와, 상기 차지 펌프(20)에서 출력되는 전류를 평활하여 전압을 출력하는 루프필터(LPF)(30)와, 상기 루프필터에서 출력되는 전압에 기초한 주파수를 출력하는 전압제어발진기(VCO)(40)와, 상기 전압제어발진기(40)의 출력 주파수를 분주하여 상기 위상주파수검출기(10)로 피드백시키는 분주기(50)를 포함하여, PLL로 입력되는 클록신호에 따라 주파수를 변화시키게 된다.
이와 같이 구성되는 일반적인 PLL은, 인가된 기준 클록(또는 입력 클록)의 고주파 지터(Jitter) 성분을 필터링함으로써, 출력될 클록신호에 포함되는 지터 성분이 작아지도록 제어하고 있다.
위상 고정루프(PLLs)는 통신시스템에서의 주파수 체배기와 집적화된 디지털 칩에서의 고속 클록신호 생성기로 널리 사용되고 있다. 그리고 전압제어발진기(VCO)는 전압을 조절하여 주파수를 조절함으로써 원하는 주파수의 출력을 얻는 오실레이터 회로이다.
이때, 상기 PLL에 구성되는 전압제어발진기(VCO)(40)는 루프 필터 출력 전압인 제어 전압에 의해 특정 주파수를 생성하는 회로로서, 현재 많이 사용되고 있는 발진기 형태는 LC 발진기 또는 링 발진기가 있다.
상기 LC 발진기는 링 발진기보다 위상잡음 특성이 더 좋기 때문에 통신 시스템에 적합하다. 그러나 일반적인 CMOS 공정에서 인덕터는 표준 소자가 아닐뿐더러 특성이 좋은 주파수를 생성하기 위해 넓은 면적이 필요하기 때문에 전체 칩의 면적이 커져 칩 가격이 상승하게 된다. 또한, 인덕터의 부정확한 소자 변수는 칩으로 구현된 후에 회로 설계자들이 시뮬레이션 결과와 다른 결과를 가질 수도 있는 문제점이 있다.
이에 반해, 링 발진기는 고유의 작은 면적 때문에 디지털 칩에 사용되는 신호 발생기로 적합하다. 즉, 링 발진기는 위상잡음특성이 엄격하지 않는 회로에 사용 할 수 있으며, 표준 CMOS공정으로 쉽게 만들 수 있다. 게다가 링 발진기는 넓은 주파수 동작 범위를 가진다. 그러나 위상잡음과 지터특성은 LC 발진기 보다 좋지 못하여, 다양한 구조의 링 발진기들이 위상잡음과 지터를 개선하기 위해 시도되고 있지만 여전히 LC 발진기에 비해 떨어지는 성능을 가진다.
따라서 링 형태의 발진기가 위상 고정루프에서 사용되어질 때, 위상 고정루프의 VCO 잡음을 제거하는 일반적인 방법은 넓은 대역폭을 갖게 하는 것이다. 그러나 넓은 대역폭의 위상 고정루프는 저역통과 전달특성을 갖는 다른 블록의 잡음이 그대로 출력되는 문제점을 가지고 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 위상 고정루프(PLL)에서 가장 큰 잡음원인 전압제어발진기의 잡음을 줄일 수 있는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기의 특징은 위상주파수검출기, 차지 펌프, 루프필터, 전압제어발진기, 및 분주기로 구성되는 위상 고정루프에 있어서, 상기 전압제어 발진기는 상기 전압제어발진기(400)의 출력 주파수를 분주하여 출력하는 분주기에서 분주된 주파수에 상응하는 전압을 생성하고, 생성된 전압을 상기 전압제어발진기로 피드백시켜 전압제어발진기의 잡음을 제거하는 주파수-전압 변환기를 포함하여 구성되는데 있다.
바람직하게 상기 전압제어발진기는 링 발진기, LC 발진기인 것을 특징으로 한다.
바람직하게 상기 주파수-전압 변환기와 전압제어발진기의 내부 루프는 주파수-위상고정루프 전체의 폐루프와는 독립적으로 부귀환 폐루프로 구성되는 것을 특징으로 한다.
바람직하게 상기 주파수-전압 변환기는 드레인 단이 서로 연결되고 일 측이 접지전위와 접속되는 인버터 회로로 구성되며, 게이트 단으로 입력되는 전압제어발진기에서 출력되는 주파수를 통해 스위칭되는 PMOS 트랜지스터 및 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 2 제어신호를 통해 스위칭되는 NMOS 트랜지스터와, 적어도 하나 이상의 보상 트랜지스터를 양쪽으로 덧붙여 변형시킨 CMOS 트랜스미션 게이트로 구성되며, 일 측은 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 드레인 단에 연결되고 다른 일 측은 전압제어발진기로 피드백되는 출력단에 연결되며, 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 1 제어신호 및 제 1 제어신호의 인버터를 통해 스위칭되는 샘플링 스위치와, 상기 샘플링 스위치 앞단과 뒷단에 각각 일 측이 연결되고, 다른 일 측은 접지 전위와 접속되는 두 개의 커패시터를 포함하는 것을 특징으로 한다.
바람직하게 상기 제어신호 생성부는 3개의 인버터와 2개의 논리곱 게이트로 구성되어, 상기 전압제어발진기에서 출력되는 주파수를 입력으로 제 1 제어신호(Φ1)와, 상기 제 1 제어신호(Φ1)보다 소정시간 지연되는 제 2 제어신호(Φ2)를 생성하는 것을 특징으로 한다.
바람직하게 상기 제어신호 생성부에서 생성되는 제 1 제어신호(Φ1) 및 제 2 제어신호(Φ2)는 서로 중첩되는 부분이 없는 것을 특징으로 한다.
바람직하게 상기 제어신호 생성부는 2분주기를 이용하여 전압제어발진기 출력의 하이/로우 비율이 일정하게 유지시키는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기는 링 발진기, 분주기와 주파수-전압 변환기로 구성되는 부궤환 루프를 통해 링 발진기의 잡음을 줄일 수 있는 효과가 있다.
이를 통해, 링 형태의 발진기를 위상 고정루프에서 사용이 가능하여, 링 발전기 고유의 작은 면적을 통한 디지털 칩으로의 구현이 가능하여 하나의 칩으로 구현할 수 있으며, 이는 PLL 칩 크기를 줄일 수 있어 가격 경쟁력을 확보할 수 있는 효과가 있다.
[도 1] 종래의 위상 고정루프의 구조를 나타낸 구성도
[도 2] 본 발명의 실시예에 따른 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기의 구조를 나타낸 구성도
[도 3] 도 2의 전압제어 발진기의 선형모델을 나타낸 블록도
[도 4a] 도 2 의 주파수-전압 변환기(FVC) 구조를 상세히 나타낸 회로도
[도 4b] 주파수-전압 변환기(FVC)에 입력되는 제어신호 생성 회로도
[도 4c] 도 4(b)의 제어신호 생성 회로에서 생성된 제어 신호 타이밍도
[도 5] 본 발명에 따른 주파수-위상 고정루프와 기존의 위상 고정루프의 전달 함수를 나타낸 그래프
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2 는 본 발명의 실시예에 따른 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기의 구조를 나타낸 구성도이다.
도 2와 같이, 전압제어 발진기는 위상 고정루프에 부여되는 입력클록과 귀환클록의 위상차를 비교하고, 상기 위상차에 따라서 업신호(UP) 또는 다운신호(DOWN)를 출력하는 위상주파수검출기(PFD)(100)와, 상기 위상주파수검출기(100)에서 출력되는 업신호 및 다운신호에 비례하는 전류를 출력하는 차지 펌프(CP)(200)와, 상기 차지 펌프(200)에서 출력되는 전류를 평활하여 전압을 출력하는 루프필터(LPF)(300)와, 상기 루프필터(300)에서 출력되는 전압에 기초한 주파수를 출력하는 전압제어발진기(VCO)(400)와, 상기 전압제어발진기(400)의 출력 주파수를 분주하여 상기 위상주파수검출기(100)로 피드백시키는 분주기(500)와, 상기 분주기(500)에서 분주된 주파수에 상응하는 전압을 생성하고, 생성된 전압을 상기 전압제어발진기(400)로 피드백시켜 전압제어발진기(400)의 잡음을 제거하는 주파수-전압 변환기(FVC)(600)를 포함한다. 이때, 상기 전압제어발진기(400)는 링 발진기 및 LC 발진기인 것이 바람직하다.
이처럼 상기 주파수-전압 변환기(600)와 전압제어발진기(400)의 내부로 구성된 부궤환 루프(A)는 위상 고정루프 전체의 폐루프와는 독립적으로 전압제어발진기(400)의 잡음을 제거할 수 있도록 해준다.
도 3 은 도 2의 전압제어 발진기의 선형모델을 나타낸 블록도이다.
도 3과 같이, 전압제어발진기(400), 분주기(500) 및 주파수-전압 변환기(600)로 구성된 폐루프(A)의 선형 모델을 나타내며, 상기 전압제어발진기(400)와 주파수-전압 변환기(600)의 전달함수
Figure 112010034174778-pat00001
는 다음 수학식 1과 같이 계산된다.
Figure 112010034174778-pat00002
여기서 는 링 발진기인 전압제어발진기(400)의 이득, K는 주파수-전압 변환기(600)의 이득, M은 분주비, Cy는 주파수-전압 변환기(600)의 커패시터 값이다.
상기 수학식 1과 같이,
Figure 112010034174778-pat00003
이 고역통과 특성을 가지고 있음을 보여주고 있어, 링 발진기인 전압제어발진기(400), 분주기(500) 및 주파수-전압 변환기(600)로 구성된 넓은 대역폭의 폐회로는 PLL에서 가장 큰 잡음원인 링 발진기인 전압제어발진기(400)의 잡음을 줄일 수 있는 것을 알 수 있다. 또한 수학식 1과 같이, 상기 링 발진기인 전압제어발진기(400)와 주파수-전압 변환기(600)의 이득은 반비례 관계에 있으므로, 이를 크게 하면, 즉 이 폐루프의 대역폭을 넓게 하면 링 발진기인 전압제어발진기(400)의 잡음을 더 줄일 수 있음을 알 수 있다.
도 4(a)는 도 2 의 주파수-전압 변환기(FVC) 구조를 상세히 나타낸 회로도이고, 도 4(b)는 주파수-전압 변환기(FVC)에 입력되는 제어신호 생성 회로도이며, 도 4(c)는 도 4(b)의 제어신호 생성 회로에서 생성된 제어 신호 타이밍도이다.
도 4(a)와 같이, 주파수-전압 변환기(FVC)(600)는 두 개의 NMOS(mn) 및 PMOS 트랜지스터(mp)와, 두 개의 커패시터(Cx)(Cy)와, 하나의 샘플링 스위치로 구성된다.
이때, 상기 두 개의 NMOS 트랜지스터(mn) 및 PMOS 트랜지스터(mp)는 드레인 단이 서로 연결되고 일 측이 접지전위와 접속되는 인버터 회로로 구성되며, 상기 PMOS 트랜지스터(mp)는 게이트 단으로 입력되는 전압제어발진기(400)에서 출력되는 주파수(Fout)를 통해 스위칭되고, 상기 NMOS 트랜지스터(mn)는 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 2 제어신호(Φ2)를 통해 스위칭된다.
상기 샘플링 스위치는 적어도 하나 이상의 보상 트랜지스터를 양쪽으로 덧붙여 변형시킨 CMOS 트랜스미션 게이트로 구성되며, 일 측은 상기 NMOS 트랜지스터(mn) 및 PMOS 트랜지스터(mp)의 드레인 단에 연결되고 다른 일 측은 전압제어발진기(400)로 피드백되는 출력단에 연결된다. 그리고 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 1 제어신호(Φ1) 및 제 1 제어신호(Φ1)의 인버터를 통해 스위칭된다.
그리고 상기 두 개의 커패시터(Cx)(Cy)는 상기 샘플링 스위치 앞단과 뒷단에 각각 일 측이 연결되고, 다른 일 측은 접지 전위와 접속되어 있다.
또한 상기 제어신호 생성부는 도 4(b)와 같이, 3개의 인버터와 2개의 논리곱 게이트로 구성되어, 상기 전압제어발진기(400)에서 출력되는 주파수(Fout)를 입력으로 도 4(c)와 같이 제 1 제어신호(Φ1)와, 상기 제 1 제어신호(Φ1)보다 소정시간 지연되는 제 2 제어신호(Φ2)를 생성한다. 즉 제 1 제어신호(Φ1) 및 제 2 제어신호(Φ2)를 서로 중첩되는 부분이 없도록 하여 제 1 제어신호(Φ1) 및 제 2 제어신호(Φ2)를 생성한다.
이처럼, 상기 제어신호 생성부는 간단한 2분주기를 이용하여 전압제어발진기(400) 출력의 하이/로우 비율이 일정하게 되도록 한다.
이와 같이 구성되는 주파수-전압 변환기의 이득은 다음 수학식 2와 같이 계산된다.
Figure 112010034174778-pat00004
여기서 IFVC는 Cx,로 공급되는 전류이며, Tout은 PMOS에 인가되는 입력신호의 주기, K’는 Cx와 Cy와의 비율이다.
상기 수학식 2와 같이 주파수-전압 변환기(600)의 출력 전압은 Fout 주기에 의해 결정된다. 그리고 상기 Fout의 주파수가 상승하면 주파수-전압 변환기(600)의 출력 전압은 상승하여 링 발진기인 전압제어발진기(400)의 출력 주파수가 감소하도록 한다. 그리고 상기 Fout의 주파수가 하강하면 주파수-전압 변환기(600)의 출력 전압은 하강하여 링 발진기(400)의 출력 주파수가 증가하도록 한다.
즉 상기 링 발진기인 전압제어발진기(400)의 출력 주파수가 변하면 주파수-전압 변환기(600)는 보상기로 동작하여 잡음을 줄이는 역할을 하게 된다.
도 5 는 본 발명에 따른 위상 고정루프와 기존의 위상 고정루프의 전달 함수를 나타낸 그래프이다.
도 5와 같이, 본 발명에 따른 위상 고정루프의 전달함수는 기존의 위상 고정루프의 전달함수의 크기보다 대역폭 근처에서 최대 25dB 이상의 작은 값을 가지는 것을 알 수 있다. 이는 본 발명의 구조가 대역폭 근처의 주파수 영역에서는 모든 잡음들의 크기를 줄일 수 있다는 것을 뜻한다.
그러므로 전압제어발진기(400)를 제외한 잡음을 줄이기 위해 전체 위상 고정루프를 좁은 대역폭을 가지게 하고 링 발진기인 전압제어발진기(400)와 주파수-전압 변환기(600) 루프는 넓은 대역폭을 갖게 하여 전압제어발진기(400) 잡음을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (7)

  1. 위상주파수검출기, 차지 펌프, 루프필터, 전압제어발진기, 및 분주기로 구성되는 위상 고정루프에 있어서,
    상기 분주기에서 분주된 주파수에 상응하는 전압을 생성하고, 생성된 전압을 상기 전압제어발진기로 피드백시켜 전압제어발진기의 잡음을 제거하는 주파수-전압 변환기를 포함하여 구성되는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  2. 제 1 항에 있어서,
    상기 전압제어발진기는 링 발진기, LC 발진기인 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  3. 제 1 항에 있어서,
    상기 주파수-전압 변환기와 전압제어발진기의 내부 루프는 주파수-위상고정루프 전체의 폐루프와는 독립적으로 부귀환 폐루프로 구성되는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  4. 제 1 항에 있어서, 상기 주파수-전압 변환기는
    드레인 단이 서로 연결되고 일 측이 접지전위와 접속되는 인버터 회로로 구성되며, 게이트 단으로 입력되는 전압제어발진기에서 출력되는 주파수를 통해 스위칭되는 PMOS 트랜지스터 및 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 2 제어신호를 통해 스위칭되는 NMOS 트랜지스터와,
    적어도 하나 이상의 보상 트랜지스터를 양쪽으로 덧붙여 변형시킨 CMOS 트랜스미션 게이트로 구성되며, 일 측은 상기 NMOS 트랜지스터 및 PMOS 트랜지스터의 드레인 단에 연결되고 다른 일 측은 전압제어발진기로 피드백되는 출력단에 연결되며, 게이트 단으로 입력되는 제어신호 생성부에서 생성된 제 1 제어신호 및 제 1 제어신호의 인버터를 통해 스위칭되는 샘플링 스위치와,
    상기 샘플링 스위치 앞단과 뒷단에 각각 일 측이 연결되고, 다른 일 측은 접지 전위와 접속되는 두 개의 커패시터를 포함하는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  5. 제 4 항에 있어서,
    상기 제어신호 생성부는 3개의 인버터와 2개의 논리곱 게이트로 구성되어, 상기 전압제어발진기에서 출력되는 주파수를 입력으로 제 1 제어신호(Φ1)와, 상기 제 1 제어신호(Φ1)보다 소정시간 지연되는 제 2 제어신호(Φ2)를 생성하는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  6. 제 5 항에 있어서,
    상기 제어신호 생성부에서 생성되는 제 1 제어신호(Φ1) 및 제 2 제어신호(Φ2)는 서로 중첩되는 부분이 없는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
  7. 제 5 항에 있어서,
    상기 제어신호 생성부는 2분주기를 이용하여 전압제어발진기 출력의 하이/로우 비율이 일정하게 유지시키는 것을 특징으로 하는 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기.
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