KR100531457B1 - 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 - Google Patents

다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 Download PDF

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Abstract

본 발명은 생성된 다 위상 클럭이 입력 클럭신호 주파수의 배수 성분에 동기 되는 것을 방지함은 물론 온도 및 공정 변화에 대해서도 개선된 지터 특성을 보일 수 있도록 된 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프에 대한 것으로서, 이는 외부 입력 클럭신호를 지연시켜 다 위상 클럭신호를 생성하도록 클럭지연수단, 위상검출수단, 전하 펌프, 전압-전류변환수단이 구비된 지연 동기 루프에 있어서, 상기 클럭지연수단은 상기 입력 클럭신호를 순차로 지연시켜 상기 다 위상 클럭신호를 출력하는 다수의 지연 수단을 구비하고, 상기 위상검출수단은 상기 입력 클럭신호와 상기 클럭지연수단의 출력 클럭신호의 위상차를 검출하여 상기 클럭지연수단의 지연량을 조절하는 소정 제어신호를 출력하며, 상기 클럭지연수단으로부터 출력되는 클럭신호의 지연 위치를 검출하여 상기 위상검출수단에 우선하여 상기 클럭지연수단의 지연량을 조절하도록 다른 제어신호를 출력하는 클럭위치검출수단을 포함하여 구성된 것을 특징으로 한다.

Description

다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프{Delay Locked Loop For Generating Multi-Phase Clocks Without Voltage-Controlled Oscillator}
본 발명은 다 위상 클럭신호(Multi-Phase Clocks) 발생을 위한 지연 동기 루프(DLL : Delay-Locked Loop)에 대한 것으로서, 특히 생성된 다 위상 클럭이 입력 클럭신호 주파수의 배수 성분(harmonic)에 동기(Locking) 되는 것을 방지함과 아울러 온도 및 공정 변화에 대해서도 개선된 지터(Jitter) 특성을 보일 수 있도록 된 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프에 대한 것이다.
일반적으로 컴퓨터나 각종 통신 시스템, 전자 통신 기기 등에는 고속의 데이터의 송수신을 위해 높은 클럭신호가 요구된다. 그러나 높은 클럭신호를 이용한 데이터 송수신은 통신 시스템 등의 EMI(Electromagnetic Interference) 특성을 저하시키는 문제점이 있다.
따라서 최근에는 고속 클럭 보다는 저속 클럭을 이용하여 데이터를 송신하며, 수신 데이터의 복원 시 위상 동기 루프(PLL : Phase Locked Loop)를 사용하여 다시 고속 클럭을 생성하거나, 고속 데이터 송신 시스템을 위한 지연 및 위상 동기 루프(D/PLL : Delay and Phase Locked Loop)를 이용하여 다 위상 클럭을 생성하여 클럭과 수신 데이터의 동기를 맞추고 데이터를 복원하는 방법 등이 이용되고 있다.
그러나 위상 동기 루프(PLL)에 의해서 생성된 클럭신호는 매우 고속이므로 시스템 내부에서 클럭신호와 데이터 사이의 스큐(skew)가 발생될 수 있으며, 이는 시스템의 오동작을 유발시키고, 클럭신호의 지터(jitter) 특성에 좋지 않은 영향을 끼치게 된다. 또한 위상 동기 루프(PLL)는 전압 제어 발진기(VCO : Voltage Controlled Oscillator)의 적분 특성에 의한 지터 축적 문제를 갖지고 있어 고속의 데이터 통신에 적합하지 않은 문제점이 있다.
한편 지연 및 위상 동기 루프(D/PLL)를 통해 생성되는 다 위상 클럭은 상기 위상 동기 루프(PLL)를 사용했을 때 발생하는 스큐 문제를 제거할 수 있다.
즉 도 1은 종래 다 위상 클럭신호 발생을 위한 지연 및 위상 동기 루프(D/PLL)의 구성을 나타낸 블록 구성도이다.
도 1에 도시된 다 위상 클럭 발생을 위한 종래 D/PLL은 외부로부터 인가되는 소정 지연 제어신호(CTP, CTN)을 근거로 입력 클럭신호(RCLK)를 소정 시간 만큼 지연시켜 다 위상 클럭신호(CLK1~CLKN)를 출력하는 전압 제어 지연부(VCDL : Voltage Controlled Delay Line)(1)와, 상기 지연 제어신호(CTP, CTN)에 응답하여 소정 주파수의 클럭신호(VCLK)를 출력하는 전압 제어 발진기(VCO)(2)와, 상기 전압 제어 발진기(2)로부터 출력되는 클럭신호(VCLK)와 상기 전압 제어 지연부(1)로부터 출력되는 다 위상 클럭신호(CLK1~CLKN)중 선택된(바람직하게는 최종 지연단의 클럭신호를 선택함) 클럭신호(DCLK)의 위상 및 주파수를 비교하여 그 비교결과에 따라 입력 클럭신호(RCLK)의 지연량을 증가시키는 소정 다운 제어신호(DN)를 출력하거나, 그 지연량을 감소시키는 소정 업 제어신호(UP)를 출력하는 위상/주파수 검출부(PFD : Phase and Frequency Detector)(3)와, 상기 위상/주파수 검출부(3)로부터 출력되는 예컨대, 'HIGH' 레벨의 업 또는 다운 제어신호(UP, DN)에 응답하여 충전/방전된 전하량에 상응하는 전압신호를 출력하는 전하 펌프(4)와, 상기 전하 펌프(4)로부터 출력되는 전압신호의 고주파 성분을 필터링하는 루프 필터(5)와, 상기 루프 필터(5)의 출력 전압레벨에 따라 상기 전압 제어 지연부(1) 및 전압 제어 발진기(2)의 동작을 제어하도록 상기 지연 제어신호(CTP, CTN)를 출력하는 전압-전류 변환부(6)로 구성되는 루프를 수백회 내지 수천회 피드백 시킴으로써 입력 클럭신호(RCLK)와 전압 제어 지연부(1)의 출력 클럭신호(DCLK)의 위상 및 주파수를 동기시켜 원하는 다 위상 클럭신호(CLK1~CLKN)를 발생시키게 된다.
그러나 상기한 구성으로 된 D/PLL은 전압 제어 발진기(2)의 적분 특성에 의해 지터 및 각종 잡음이 저장되고, 이로 인해 생성된 다 위상 클럭신호(CLK1~CLKN)의 지터 특성을 저하시킨다. 또한 온도 및 공정 변화로 인한 전압 제어 발진기(2)와 전압 제어 지연부(1)간의 불일치(Mismatch)는 입력 클럭신호(RCLK)와 다 위상 클럭신호(CLK1~CLKN)의 동기를 방해하고, 다 위상 클럭신호(CLK1~CLKN )의 특성을 저하시키며, 고속의 데이터 송신 및 수신을 어렵게 하는 문제점이 있다.
한편 상기한 D/PLL에서 지터 특성을 개선시키고자 전압 제어 발진기(2)를 제거하게 되면, 도 2와 같은 일반적인 형태의 지연 동기 루프(DLL)가 형성된다. 이때 도 2의 위상/주파수 검출부(3)는 클럭 위상차 검출을 위한 입력신호로 입력 클럭신호(RCLK)와 전압 제어 지연부(1)의 출력 클럭신호(DCLK)를 이용하게 된다.
즉 도 3a는 도 2의 전압 제어 지연부(1)의 지연량이 3T/2 이상일 때 위상/주파수 검출부(3)의 출력 신호 파형도를 나타낸 것이다.
도 3a에 도시된 바와 같이, 전압 제어 지연부(1)의 출력 클럭신호(DCLK)의 상승 시점이 입력 클럭신호(RCLK)의 상승 시점(Rising Edge) 앞에 있을 경우( 인 경우) 위상/주파수 검출부(3)는 예컨대, 'HIGH' 레벨의 다운 제어신호(DN)를 출력하며, 이 다운 제어신호(DN)는 전압 제어 지연부(1)의 지연량을 더욱 크게 만들어 전압 제어 지연부(1)의 출력 클럭신호(DCLK)를 입력 클럭신호(RCLK)의 두 배 성분(Harmonic)(인 지점)에 동기시켜 다 위상 클럭신호(CLK1~CLKN)를 발생시키게 된다.
한편 도 3a에서 전압 제어 지연부(1)의 출력 클럭신호(DCLK)의 상승 시점이 입력 클럭신호(RCLK)의 상승 시점 뒤에 있을 경우(인 경우) 위상/주파수 검출부(3)는 예컨대, 'HIGH' 레벨의 업 제어신호(UP)를 출력하며, 업 제어신호(UP)는 전압 제어 지연부(1)의 지연량을 작게 만들고, 출력 클럭신호(DCLK)를 입력 클럭신호(RCLK)의 두 배 성분(인 지점)에 동기시켜 다 위상 클럭신호(CLK1~CLKN)를 발생시키게 된다.
그러나 상기한 과정에 따라 입력 클럭신호(RCLK)의 배수 성분에 동기된 다 위상 클럭신호(CLK1~CLKN)의 주파수는 정상적인 클럭의 주파수에 동기되는 문제점이 있다.
도 3b는 도 2의 전압 제어 지연부(1)의 지연량이 T/2 이하일 때 상기 위상/주파수 검출부(3)의 출력 신호 파형도를 나타낸 것이다.
도 3b에 도시된 바와 같이, 전압 제어 지연부(1)의 출력 클럭신호(DCLK)의 상승 시점은 항상 입력 클럭신호(RCLK)의 상승 시점 뒤에 있으며, 이 경우 위상/주파수 검출부(3)는 클럭 동기가 이루질 때 까지 예컨대, 'HIGH' 레벨의 업 제어신호(UP)만을 출력하게 된다. 이는 전압 제어 지연부(1)의 지연량을 더욱 작게 만들고, 종국에는 물리적인 최소 지연시간 이상 줄일 수 없게 되어 전압 제어 지연부(1)로부터 출력되는 다 위상 클럭신호(CLK1~CLKN)는 입력 클럭신호(RCLK)의 T/2 이내의 어느 한 지점에 계속해서 머무르며, 이 경우 동기가 이루어지지 않는 오동작이 발생된다.
즉 상기한 구성으로 된 도 2의 구성으로 된 지연 동기 루프(DLL)의 경우 전압 제어 지연부(1)의 출력 클럭신호(DCLK) 주파수를 입력 클럭신호(RCLK)에 동기시켜주는 발진기(VCO)가 없기 때문에 전압 제어 지연부(1)의 지연량이 예컨대, 입력 클럭신호(RCLK)의 3T/2(T : 입력 클럭신호의 1주기) 이상이거나 T/2 이하일 때 오동작이 발생되는 문제점이 있다.
이에 본 발명은 상기한 사정을 감안하여 창출된 것으로서, DLL 구성 시 전압 제어 발진기(VCO)를 배제하면서도 생성된 다 위상 클럭이 입력 클럭신호 주파수의 배수 성분에 동기되는 것을 방지하고, 전압 제어 발진기(VCO)의 적분 특성으로 인한 지터 및 잡음 증가를 방지함과 아울러 온도 및 공정 변화에 대해 개선된 지터 특성을 가질 수 있도록 된 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프(DLL)를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프는 외부 입력 클럭신호를 지연시켜 다 위상 클럭신호를 생성하도록 클럭지연수단, 위상검출수단, 전하 펌프, 전압-전류변환수단이 구비된 지연 동기 루프에 있어서, 상기 클럭지연수단은 상기 입력 클럭신호를 순차로 지연시켜 상기 다 위상 클럭신호를 출력하는 다수의 지연 수단을 구비하고, 상기 위상검출수단은 상기 입력 클럭신호와 상기 클럭지연수단의 출력 클럭신호의 위상차를 검출하여 상기 클럭지연수단의 지연량을 조절하는 소정 제어신호를 출력하며, 상기 클럭지연수단으로부터 출력되는 클럭신호의 지연 위치를 검출하여 상기 위상검출수단에 우선하여 상기 클럭지연수단의 지연량을 조절하도록 다른 제어신호를 출력하는 클럭위치검출수단을 포함하여 구성된 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프는 외부 입력 클럭신호를 지연시켜 다 위상 클럭신호를 생성하는 지연 동기 루프에 있어서, 외부로부터 인가된 제1 제어신호의 전류량을 근거로 상기 입력 클력신호의 지연량을 조절하여 순차로 지연된 제1 내지 제N 클럭신호를 출력하는 전압 제어 지연부와, 상기 제1 내지 제N 클럭신호 중 적어도 두 개의 클럭신호를 논리 연산하여 상기 전압 제어 지연부의 지연량을 조절하기 위한 제2 제어신호를 출력하는 클럭 위치 검출부와, 상기 전압 제어 지연부의 출력 클럭신호와 상기 입력 클럭신호의 위상차를 비교하여 상기 제1 제어신호의 전류량 조절을 위한 제3 제어신호를 출력하는 위상/주파수 검출부와, 상기 제3 제어신호와 상기 제3 제어신호에 우선하는 제2 제어신호의 신호 레벨에 따라 각각 전하를 충전/방전하고 그 충전/방전된 전하량에 대응되는 전압신호를 출력하는 전하 펌프와, 상기 전하 펌프의 출력 전압신호의 고주파 성분을 제거하는 루프 필터 및, 상기 루프 필터의 출력 전압레벨의 상승/하강 상태에 대응되게 상기 제1 제어신호를 출력하는 전압-전류 변환부를 포함하여 구성된 것을 특징으로 한다.
또한 본 발명에서 상기 클럭 위치 검출부는 상기 제1 내지 제N 클럭신호 중 적어도 두 개의 클럭신호를 입력 클럭신호의 한 주기 범위 내에서 일정 간격을 두고 입력받아 상기 제N 클럭신호의 지연 위치를 검출하도록 구성된 것을 특징으로 한다.
또한 본 발명에서 상기 클럭 위치 검출부는 상기 입력 클럭신호의 하강 시점에 반응하여 상기 제N 클럭신호의 지연 위치를 검출하도록 구성된 것을 특징으로 한다.
또한 본 발명에서 상기 전압 제어 지연부는 그 지연량이 입력 클럭신호의 T/2 ~ 3T/2 범위에 있는 경우 상기 제3 제어신호의 전압레벨에 따라 지연량이 증감되고, 그 지연량이 입력 클럭신호의 T/2 이하이거나 3T/2 이상의 범위에 있는 경우 상기 제2 제어신호의 전압레벨에 따라 지연량이 증감되는 것을 특징으로 한다.
따라서 상기한 구성에 의하면, 지연 동기 루프로부터 생성되는 다 위상 클럭이 입력 클럭신호 주파수의 배수 성분에 동기 되는 것을 방지하고, 지연 동기 루프 회로 구성 시 발진기를 배제하므로 온도 및 공정 변화에 대해 개선된 지터 특성을 가질 수 있게 된다.
이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 설명하기로 한다.
도 4은 본 발명의 일실시예에 따른 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프(DLL)의 구성을 나타낸 블록 구성도로서, 도 4에서 도 1에 도시된 구성과 동일한 구성에 대하여는 동일한 참조번호(부호)를 붙이고 그 상세한 설명은 생략하기로 한다.
도 4에 도시된 지연 동기 루프(DLL)는 전압 제어 지연부(VCDL)(10), 클럭 위치 검출부(20), 위상/주파수 검출부(PFD)(30), 전하 펌프(40), 루프 필터(5) 및 전압-전류 변환부(6)가 루프를 형성하여 구성된다.
도 4의 상기 전압 제어 지연부(10)는 도 1의 전압 제어 지연부(1)와 동일한 방식으로 전압-전류 변환부(6)에서 출력된 지연 제어신호(CTP, CTN)에 따라 입력 클럭신호(RCLK)를 내부 버퍼를 통해 순차로 지연시켜 N 개(바람직하게 N은 2의 배수인 양의 정수)의 다 위상 클럭신호(CLK1~CLKN)를 출력하되 입력 클럭신호(RCLK)의 지연량 조정을 위해 다 위상 클럭신호(CLK1~CLKN) 중 J 번째 및 K 번째 지연된 클럭신호(CLKJ, CLKK)를 후술할 클럭 위치 검출부(20)로 출력하고, N 번째 지연된 클럭신호(DCLK 즉, CLKN)를 후술할 위상/주파수 비교기(30)로 출력하도록 구성된다. 상기 J 번째 및 K 번째 지연된 클럭신호(CLKJ, CLKK)의 선택 방법은 후술하기로 한다.
도 4의 상기 클럭 위치 검출부(20)는 입력 클럭신호(RCLK)의 하강 시점(Falling Edge)에서 상기 전압 제어 지연부(10)로부터 인가되는 J 번째 클럭신호(CLKJ)와 K 번째 클럭신호(CLKK)의 신호 레벨을 검출하고, 그 신호 레벨을 논리 연산하여 전하 펌프(40)의 충전/방전 전하량을 조절하기 위한 소정 레벨의 무조건(Unconditional) 업 또는 다운 제어신호(UCUP, UCDN)를 출력하게 된다.
본 발명에서는 상기 무조건 업 제어신호(UCUP)가 예컨대, 'HIGH' 레벨로 출력되면, 업 또는 다운 제어신호(UP, DN)의 신호 레벨과 무관하게 전하 펌프(40)는 무조건 전하를 충전하고, 그 결과 전하 펌프(40)의 출력 전압레벨이 상승되어 지연 제어신호(CTP, CTN)의 전류량은 증가되고, 전압 제어 지연부(10)의 지연량은 줄어들게 된다. 상기 무조건 다운 제어신호(UCDN)가 예컨대, 'HIGH' 레벨로 출력되면, 업 또는 다운 제어신호(UP, DN)의 신호 레벨과 무관하게 전하 펌프(40)는 무조건 전하를 방전하고, 그 결과 전하 펌프(40)의 출력 전압레벨이 하강되어 지연 제어신호(CTP, CTN)의 전류량은 감소되고, 전압 제어 지연부(10)의 지연량은 늘어나게 된다.다음의 수학식 1 및 수학식 2는 일반적인 전하펌프를 구동하기 위해 상기 업 다운 제어신호(UP, DN)와 무조건 업 제어신호(UCUP) 및 무조건 다운 제어신호(UCDN)를 로직구성하기 위한 논리식을 나타낸 것이다.
상기한 제어 동작에 따라 클럭 위치 검출부(20)는 전압 제어 지연부(10)의 클럭 지연량이 입력 클럭신호(RCLK)의 3T/2 이상이거나 T/2 이하인 경우에 상기 무조건 업 또는 다운 제어신호(UCUP, UCDN)를 출력하도록 구성되어 업 또는 다운 제어신호(UP, DN)의 신호 레벨과 무관하게 전압 제어 지연부(10)의 지연량을 조절하게 되므로 종래 지연 동기 회로(DLL)에서와 같이 다 위상 클럭신호(CLK1~CLKN)가 입력 클럭신호(RCLK) 주파수의 배수 성분에 동기되거나 동기 불능 상태로 되는 것을 방지하게 된다.
도 4의 상기 위상/주파수 검출부(30)는 입력 클럭신호(RCLK)와 전압 제어 지연부(10)의 출력 클럭신호(DCLK) 간의 위상차를 검출하고, 검출된 위상차를 근거로 업 또는 다운 제어신호(UP, DN)를 출력하여 전하 펌프(40)의 충전/방전 전하량을 조절하게 된다. 즉 종래 위상/주파수 검출부(3)는 전압 제어 발진기(2)의 출력 클럭신호과 전압 제어 지연부(1)의 출력 클럭신호의 위상차를 검출하여 업 또는 다운 제어신호(UP, DN)를 출력하였으나, 상기 위상/주파수 검출부(30)는 전압 제어 발진기(2)의 사용을 배제하도록 입력 클럭신호(RCLK)를 위상차 검출을 위한 입력신호로 이용한다.
도 4의 상기 전하 펌프(40)는 상기 위상/주파수 검출부(30)로부터 출력되는 업 또는 다운 제어 신호(UP, DN)는 물론 상기 클럭 위치 검출부(20)로부터 출력되는 무조건 업 또는 다운 제어 신호(UCUP, UCDN)에 응답하여 전하를 충전/방전하고, 그 충전/방전 전하량에 상응하는 전압신호를 루프 필터(5)로 출력한다. 그리고 상기 전하 펌프(40)로부터 출력되는 전압신호는 루프 필터(5)와 전압-전류 변환부(6)를 통해 지연 제어신호(CTP, CTN)로 변환되어 전압 제어 지연부(10)의 지연량을 조절하게 된다.
이하 도 5 내지 도 7을 참조하여 상기한 본 발명의 구성 및 동작을 보다 상세하게 설명하기로 한다.
도 5는 도 4에 도시된 전압 제어 지연부(10)의 내부 구성을 나타낸 회로도로서, 이는 순차로 직렬 연결된 제1 내지 제N 인버터(101~10N)를 구비하여 구성된다.
도 5에서 제1 인버터(101)는 외부로부터 인가된 입력 클럭신호(RCLK)와 지연 제어신호(CTP, CTN)에 응답하여 입력 클럭신호(RCLK)를 지연 반전시키고, 지연 반전된 클럭은 제1 클럭신호(101)로 출력됨과 아울러 제2 인터버(102)의 입력신호로 이용된다. 동일한 방식으로 제2 내지 제N 인버터(102~10N)는 지연 제어신호(CTP, CTN)에 응답하여 입력된 제1 내지 제N-1 클럭신호(CLK1~CLKN-1)를 각각 지연 반전시키고, 지연 반전된 신호는 각각 제2 내지 제N 클럭신호(CLK2~CLKN)로 출력되어 상기한 다 위상 클럭신호(CLK1~CLKN)가 생성된다.
이때 제J 및 제K 인버터(10J, 10K)(미도시)(J, K는 정수, N은 2의 배수인 정수 : , )로부터 출력되는 제J 및 제K 클럭신호(CLKJ, CLKK)는 클럭 위치 검출부(20)의 입력신호로 공급되어 상기한 무조건 업 또는 다운 제어신호(UCUP, UCDN) 출력을 위한 기준신호로 이용된다. 상기 제J 및 제K 클럭신호(CLKJ, CLKK)는 홀수 번째 출력이면 반전된 클럭신호가 출력되며, 짝수 번째 출력이면 버퍼된 클럭신호가 출력된다. 또한 입력 클럭신호(RCLK)는 소정 시간(T=N*t)(여기서, t는 각 인버터의 지연 시간을 나타냄)동안 순차로 지연되어 위상/주파수 검출부(30)의 입력신호(DCLK)로 공급된다.
그리고 본 출원인의 실험에 의하면, 상기 제J 클럭신호(CLKJ)는 입력 클럭신호(RCLK)의 T/4 내지 T/2 범위에서 선택하며, 상기 제K 클럭신호(CLKK)는 입력 클럭신호(RCLK)의 T/2 내지 3T/4 범위에서 선택하였을 때 지연 동기 루프(DLL)의 오동작을 방지하는 적합한 지연량을 얻을 수 있었다.
한편 상기 제J 및 제K 클럭신호(CLKJ, CLKK)의 선택 범위는 예컨대, 입력 클럭신호(RCLK)의 지연량 조정을 위한 기준신호로 2 개의 내부 클럭을 이용하는 경우를 나타낸 것이고, 보다 정확한 클럭 위치 검출을 위해 2 개 이상의 기준신호를 이용하는 것도 가능하다.
또한 상기 기준신호가 선택되는 입력 클럭신호(RCLK)의 범위는 일 예를 나타낸 것으로서, 이용되는 기준신호의 개수를 감안하여 입력 클럭신호(RCLK)의 한 주기(T) 범위 내에서 일정 간격을 두고 임의로 선택하는 것이 가능하다. 예컨대 지연량 조정을 위한 기준신호로 4 개의 내부 클럭을 이용하고자 하는 경우 각 기준신호는 0 ~ T/4, T/4 ~ T/2, T/2 ~ 3T/4, 3T/4 ~ T의 구간에서 하나씩 선택하는 것이 바람직 할 것이다.
도 6는 도 4에 도시된 클럭 위치 검출부(20)의 내부 구성을 나타낸 회로도로서, 이는 그 입력단으로 각각 제J 및 제K 클럭신호(CLKJ, CLKK)가 인가되고, 반전된 클럭 입력단으로는 입력 클럭신호(RCLK)가 공통으로 인가되는 제1 및 제2 D-플립플롭(21, 22)과, 상기 제1 및 제2 D-플립플롭(21, 22)의 출력단에 그 입력단이 연결된 NAND 게이트(23)와, 상기 제1 D-플립플롭(21, 22)과 NAND 게이트(23)의 출력단에 각각 연결된 인버터(24, 25)로 구성된다.
도 6의 제1 D-플립플롭(21)은 전압 제어 지연부(10)의 제J 클럭신호(CLKJ)을 입력받아 입력 클럭신호(RCLK)의 하강 시점에 반응하여 'HIGH' 또는 'LOW' 레벨의 제J 클럭신호(CLKJ)를 NAND 게이트(23)의 한 입력단과 인버터(24)로 출력한다. 이때 인버터(24)는 제1 D-플립플롭(21)의 출력을 반전하여 무조건 업 제어신호(UCUP)로 출력한다. 또한 제2 D-플립플롭(22)도 전압 제어 지연부(10)의 제K 클럭신호(CLKK)을 입력받아 입력 클럭신호(RCLK)의 하강 시점에 반응하여 'HIGH' 또는 'LOW' 레벨의 제K 클럭신호(CLKK)를 NAND 게이트(23)의 다른 입력단으로 출력하고, 인버터(25)는 NAND 게이트(23)의 출력신호를 반전하여 무조건 다운 제어 신호(UCDN)로 출력한다.
다음 표 1은 입력 클럭신호(RCLK)의 하강 시점에 제J 및 제K 클럭신호(CLKJ, CLKK)의 신호 레벨에 따른 무조건 업 및 다운 제어신호(UCUP, UCDN)의 출력 레벨을 나타낸 것이다.
제J 클럭신호(CLKJ) 제K 클럭신호(CLKK) UCUP UCDN
HIGH LOW LOW LOW
LOW HIGH or LOW HIGH LOW
HIGH HIGH LOW HIGH
표 1에서 제J 클럭신호(CLKJ)가 'HIGH'이고, 제K 클럭신호(CLKK)가 'LOW'인 경우는 전압 제어 지연부(10)의 지연량이 T/2 ~ 3T/2 범위에 있는 경우로 지연 동기 루프(DLL)은 종래와 같이 업 또는 다운 제어신호(UP, DN)만을 이용하여 전압 제어 지연부(10)의 지연량 조절이 가능하다.
그리고 제J 클럭신호(CLKJ)가 'LOW'이고, 제K 클럭신호(CLKK)가 'HIGH' 또는 'LOW'인 경우는 전압 제어 지연부(10)의 지연량이 3T/2 이상인 경우로 클럭 위치 검출부(20)는 도 3a와 지연 동기 루프(DLL)가 입력 클럭신호(RCLK)의 배수 성분에 동기되는 것을 방지하도록 'HIGH' 레벨의 무조건 업 제어신호(UCUP)를 출력하여 전하 펌프(40)를 충전시키고, 전하 펌프(40)의 출력 전압레벨이 높아짐에 따라 전압 제어 지연부(10)의 지연량은 업 또는 다운 제어신호(UP, DN)를 통한 제어가 가능한 T/2 ~ 3T/2 범위로 줄어들게 된다.
그리고 제J 및 제K 클럭신호(CLKJ, CLKK)가 모두 'HIGH'인 경우는 전압 제어 지연부(10)의 지연량이 T/2 이하인 경우로 클럭 위치 검출부(20)는 도 3b와 같이 동기 불능 상태로 되는 것을 방지하도록 'HIGH' 레벨의 무조건 다운 제어신호(UCDN)를 출력하여 전하 펌프(40)를 방전시키고, 전하 펌프(40)의 출력 전압레벨이 낮아짐에 따라 제어 지연부(10)의 지연량은 업 또는 다운 제어신호(UP, DN)를 통한 제어가 가능한 T/2 ~ 3T/2 범위로 늘어나게 된다.
도 7은 도 4에 도시된 위상/주파수 검출부(30)의 내부 구성을 나타낸 회로도로서, 이는 그 클럭 입력단에 입력 클럭신호(RCLK)가 공급되고, 다수의 인버터(331~334)로 구성된 제1 지연수단(33)의 출력단에 그 리셋단자가 연결되며, 그 신호 입력단에 내부 동작전원(VDD)이 공급되는 제3 D-플립플롭(31)과, 그 클럭 입력단에 전압 제어 지연부(10)의 출력 클럭신호(DCLK)가 공급되고, 다수의 인버터(341~344)로 구성된 제2 지연수단(34)의 출력단에 그 리셋단자가 연결되며, 그 신호 입력단에 내부 동작전원(VDD)이 공급되는 제4 D-플립플롭(32)과, 그 입력단으로 전압 제어 지연부(10)의 출력 클럭신호(DCLK)가 인가되는 제1 지연수단(33)과, 그 입력단으로 입력 클럭신호(RCLK)가 인가되는 인가되는 제2 지연수단(34)을 구비하여 구성된다. 도 7에서 상기 제1 및 제2 지연수단(33, 34)은 각각 짝수 개의 인버터로 구성된다.
도 7에서 입력 클럭신호(RCLK)는 제3 D-플립플롭(31)의 동작 클럭으로 공급됨과 아울러 제2 지연수단(34)을 통해 소정 시간 지연되어 제4 D-플립플롭(32)의 리셋단자로 인가되며, 제3 D-플립플롭(31)은 업 제어신호(UP)를 전하 펌프(40)로 출력한다. 한편 전압 제어 지연부(10)의 출력 클럭신호(DCLK)는 제4 D-플립플롭(32)의 동작 클럭으로 공급됨과 아울러 제1 지연수단(34)을 통해 소정 시간 지연되어 제3 D-플립플롭(31)의 리셋단자로 인가되고, 제4 D-플립플롭(32)은 다운 제어신호(DN)를 전하 펌프(40)로 출력한다.
도 7의 구성으로 된 위상/주파수 검출부(30)는 입력 클럭신호(RCLK)가 전압 제어 지연부(10)의 출력 클럭신호(DCLK) 보다 앞에 있을 경우 입력 클럭신호(RCLK)의 상승 시점에 제3 D-플립플롭(31)의 출력인 업 제어신호(UP)는 'HIGH' 레벨이 되며, 전압 제어 지연부(10)의 출력 클럭신호(DCLK)가 상승할 때 제3 D-플립플롭(31)은 리셋되어 업 제어신호(UP)는 'LOW'로 변한다. 이때 위상/주파수 검출부(30)의 업 제어신호(UP)는 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK)간의 위상차와 제1 지연수단(33)의 지연시간을 더한 시간 동안 'HIGH' 레벨 신호를 출력하게 된다.
한편 입력 클럭신호(RCLK)가 전압 제어 지연부(10)의 출력 클럭신호(DCLK) 보다 뒤에 있을 경우 출력 클럭신호(DCLK)의 상승 시점에 제4 D-플립플롭(32)의 출력인 다운 제어신호(DN)는 'HIGH' 레벨이 되며, 입력 클럭신호(RCLK)가 상승할 때 제4 D-플립플롭(31)은 리셋되어 다운 제어신호(DN)는 'LOW'로 변한다. 이때 위상/주파수 검출부(30)의 다운 제어신호(DN)는 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK)간의 위상차와 제2 지연수단(34)의 지연시간을 더한 시간 동안 'HIGH' 레벨 신호를 출력하게 된다.
만약 도 7의 위상/주파수 검출부(30)에서 상기 제1 및 제2 지연수단(33, 34)이 없고, 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK) 사이의 위상차가 제3 및 제4 D-플립플롭(31, 32)의 셋업-홀드 시간(Setup-Hold Time)보다 작은 위상차를 갖는다면, 제3 및 제4 D-플립플롭(31, 32)의 출력 신호는 아무런 변화가 없게 되어, 실제 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK) 사이에 위상차가 있음에도 불구하고 위상/주파수 검출부(30)는 업 또는 다운 제어신호(UP, DN)를 출력하지 못하는 문제점이 발생된다.
따라서 본 발명의 위상/주파수 검출부(30)는 이러한 현상을 제거하기 위해서 제3 및 제4 D-플립플롭(31, 32)에 별도의 지연수단을 연결하여 D-플립플롭의 셋업-홀드 시간을 만족 하도록 함으로써 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK) 간의 미세한 위상차(예컨대, 수십 Pico Second)도 검출할 수 있도록 구성하였다. 그리고 본 발명에 따른 지연 동기 루프(DLL)가 적용되는 전자 기기에 이러한 미세한 위상차 검출이 요구되지 않는 경우 일반적인 위상/주파수 검출부를 사용하는 것도 가능하다.
도 4의 상기 전하 펌프(40)는 상기 위상/주파수 검출부(30)로부터 인가되는 예컨대 'HIGH' 레벨의 업 또는 다운 제어 신호(UP, DN)에 반응하여 전하를 충전/방전하여 그 출력 전압 레벨을 상승/하강 시키고, 상기 클럭 위치 검출부(20)로부터 예컨대 'HIGH' 레벨의 무조건 업 또는 다운 제어 신호(UCUP, UCDN)가 인가되는 경우 상기 업 또는 다운 제어 신호(UP, DN)의 신호 레벨과 무관하게 전하를 충전/방전하여 그 출력 전압 레벨을 상승/하강 시키도록 구성되어 전압 제어 지연부(10)의 클럭 지연량이 입력 클럭신호(RCLK)의 3T/2 이상이거나 T/2 이하인 경우에 발생되는 지연 동기 루프(DLL)의 오동작을 방지하게 된다.
이하 도 8a 내지 도 8c의 파형도를 참조하여 전압 제어 지연부(10)의 지연량에 따른 본 발명의 동작을 상세하게 설명하기로 한다.
도 8a는 전압 제어 지연부(10)의 지연량이 T/2 ~ 3T/2 일 때 위상/주파수 검출부(30)의 출력 신호 파형도를 나타낸 것이다.
이 경우 도 4의 위상/주파수 검출부(30)는 입력 클럭신호(RCLK)와 출력 클럭신호(DCLK)의 위상을 검출하여 입력 클럭신호(RCLK)의 위상이 출력 클럭신호(DCLK)의 위상 보다 앞서는 것으로 판정되면 'HIGH' 레벨의 업 제어신호(UP)를 출력하고, 전하 펌프(40)는 'HIGH' 레벨의 업 제어신호(UP)가 지속되는 동안 전하를 충전하여 그 출력 전압레벨을 상승시키게 된다.
이후 도 4의 루프 필터(5)는 전하 펌프(40)로부터 출력되는 전압신호의 고주파 성분을 필터링하고, 전압-전류 변환기(6)는 필터링된 전압신호에 따라 지연 제어신호(CTP, CTN)를 출력하여 전압 제어 지연부(10)의 지연량을 작게 하여 입력 클럭신호(RCLK)의 1T 시점에 출력 클럭신호(DCLK)를 동기시켜 원하는 다 위상 클럭신호(CLK1~CLKN)를 얻을 수 있게 된다.
한편 도 4의 위상/주파수 검출부(30)는 입력 클럭신호(RCLK)의 위상이 출력 클럭신호(DCLK)의 위상 보다 뒤에 있는 것으로 판정되면, 'HIGH' 레벨의 다운 제어신호(DN)를 출력하고, 전하 펌프(40)는 'HIGH' 레벨의 다운 제어신호(DN)가 지속되는 동안 전하를 방전하여 그 출력 전압레벨을 하강시키게 된다. 이후 전압-전류 변환기(6)로부터 출력된 지연 제어신호(CTP, CTN)는 전압 제어 지연부(10)의 지연량을 크게 하여 입력 클럭신호(RCLK)의 1T 시점에 출력 클럭신호(DCLK)를 동기시켜 원하는 다 위상 클럭신호(CLK1~CLKN)를 얻을 수 있게 된다.
도 8b는 전압 제어 지연부(10)의 지연량이 3T/2 이상일 때 클럭 위치 검출부(20) 및 위상/주파수 검출부(30)의 출력 신호 파형도를 나타낸 것이다.
도 8b에 도시된 바와 같이, 전압 제어 지연부(10)의 출력 클럭신호(DCLK)의 상승 시점이 입력 클럭신호(RCLK)의 상승 시점 앞에 있을 경우( 인 경우) 도 4의 위상/주파수 검출부(30)는 다운 제어신호(DN)를 출력한다. 이때 입력 클럭신호(RCLK)의 하강 시점에서 전압 제어 지연부(10)의 제J 클럭신호(CLKJ)는 'LOW' 레벨 상태이며, 이는 도 6의 클럭 위치 검출부(20)의 제1 D-플립플롭(21)의 출력을 'LOW'로 만들고, 이는 인버터(24)를 통해 반전되어 'HIGH' 레벨의 무조건 업 신호(UCUP)가 전하 펌프(40)로 출력된다.
그리고 도 4의 전하 펌프(40)는 위상/주파수 검출부(30)로부터 출력되는 다운 제어신호(DN)에 관계없이 무조건 업 제어신호(UCUP)에 반응하여 전하를 충전하여 그 출력 전압 레벨을 상승시킨다. 이에 따라 전압 제어 지연부(10)의 지연량은 감소하여, 전압 제어 지연부(10)의 출력 클럭신호(DCLK)는 입력 클럭신호(RCLK)의 3T/2 이내로 들어오게 된다. 이후에는 도 8a와 같은 동작으로 지연 동기 루프(DLL)가 동작되어 출력 클럭신호(DCLK)는 입력 클럭신호(RCLK)의 1T 만큼 지연되어 동기되고(), 지연 동기 루프(DLL)은 입력 클럭신호(RCLK)의 배수 성분에 동기되지 않은 주파수로 다 위상 클럭신호(CLK1~CLKN)를 출력하게 된다.
또한 도 8b에서 전압 제어 지연부(10)의 출력 클럭신호(DCLK)의 상승 시점이 입력 클럭신호(RCLK)의 상승 시점 보다 뒤에 있을 경우( 인 경우) 도 4의 위상/주파수 검출부(30)는 업 제어신호(UP)를 출력한다. 이 경우 또한 입력 클럭신호(RCLK)의 하강 시점에서 전압 제어 지연부(10)의 제J 클럭신호(CLKJ)는 'LOW' 레벨 상태이며, 이는 도 6의 클럭 위치 검출부(20)의 제1 D-플립플롭(21)의 출력을 'LOW' 레벨로 만들고, 인버터(24)를 통해 반전되어 'HIGH' 레벨의 무조건 업 신호(UCUP)가 전하 펌프(40)로 출력되어 마찬가지로 전압 제어 지연부(10)의 출력 클럭신호(DCLK)를 입력 클럭신호(RCLK)의 3T/2 이내로 들어오게 하여 원하는 다 위상 클럭신호(CLK1~CLKN)를 얻을 수 있게 된다.
도 8c는 전압 제어 지연부(10)의 지연량이 T/2 이하일 때 클럭 위치 검출부(20) 및 위상/주파수 검출부(30)의 출력 신호 파형도를 나타낸 것이다.
이 경우 위상/주파수 검출부(30)는 업 제어신호(UP)를 출력하지만, 입력 클럭신호(RCLK)의 하강 시점에서 전압 제어 지연부(10)의 제J 및 제K 클럭신호(CLKJ, CLKK)는 표 1과 같이 'HIGH' 레벨 상태이며, 도 6의 클럭 위치 검출부(20)의 제2 D-플립플롭(22)의 출력을 'LOW' 레벨로 만들고, NAND 게이트(23) 및 인버터(25)를 통해 'HIGH' 레벨의 무조건 다운 신호(UCDN)가 전하 펌프(40)로 출력된다.
그리고 도 4의 전하 펌프(40)는 위상/주파수 검출부(30)로부터 출력되는 업 제어신호(UP)에 관계없이 무조건 다운 제어신호(UCDN)에 반응하여 전하를 방전하여 그 출력 전압 레벨을 하강시킨다. 이에 따라 지연 제어신호(CTP, CTN)의 전류량은 감소되어 전압 제어 지연부(10)의 지연량을 크게 하고, 전압 제어 지연부(10)의 출력 클럭신호(DCLK)는 입력 클럭신호(RCLK)의 T/2 이상으로 지연된다. 이후에는 도 8a와 같은 동작으로 지연 동기 루프(DLL)가 동작되어 출력 클럭신호(DCLK)는 입력 클럭신호(RCLK)의 1T 만큼 지연되어 동기되고(), 지연 동기 루프(DLL)는 입력 클럭신호(RCLK)의 배수 성분에 동기되지 않은 주파수로 다 위상 클럭신호(CLK1~CLKN)를 출력하게 된다.
즉 전압 제어 발진기(VCO)을 사용한 종래 기술의 위상 동기 루프(PLL) 또는 지연 및 위상 동기 루프(D/PLL)에서는 발진기(VCO)의 적분 특성으로 인하여 잡음 및 지터 특성이 점진적으로 커지게 된다. 또한 공정 및 온도 변화로 인한 전압 제어 지연회로(VCDL)과 발진기(VCO) 블록의 불일치는 지연 동기 루프(DLL)가 입력 클럭신호(RCLK)의 1T 시점에 동기되는 것을 막아 지터 특성을 더욱 나쁘게 하고, 이를 통해 생성된 다 위상 클럭신호의 특성을 떨어뜨려 고속 데이터 통신을 어렵게 하는 반면, 상기한 본 발명에 의하면, 발진기(VCO) 대신 클럭 위치 검출기를 사용하여 온도 및 공정 변화로 인한 지터 특성 저하를 없애고, 발진기(VCO)의 사용 시 발생되는 잡음 및 지터의 적분 특성을 제거하여 안정적인 다 위상 클럭신호를 제공 하는 것이 가능하며, 이를 통해 고속 데이터 통신을 용이하게 수행할 수 있게 된다. 본 출원인의 실험에 의하면, 본 발명에 따른 지연 동기 루프(DLL)는 최대 4배의 입력 주파수 변화에 대해서 발진기(VCO)를 사용하지 않고도 안정된 동기 동작을 수행하며, 예컨대, 200MHz 클럭신호에 대해 50 ps 이하의 양호한 지터 특성을 갖을 수 있었다.
이상 설명한 바와 같이 본 발명에 의하면, 지연 동기 루프(DLL) 구성 시 발진기(VCO)를 배제하고, 생성된 다 위상 클럭이 입력 클럭신호 주파수의 배수 성분에 동기되는 것을 방지함으로써 안정된 다 위상 클럭을 제공할 수 있다.
또한 발진기(VCO)를 사용하는 기존 방식의 D/PLL에 비해 온도 및 공정 변화에 대해 향상된 지터 특성을 보이며, 넓은 입력 동작 범위를 가지므로 데이터 클럭 속도의 변화가 심하고, 고속의 데이터 전송 속도가 요구되는 칩에 유용하게 사용될 수 있는 지연 동기 루프(DLL)를 제공할 수 있다.
도 1은 종래 다 위상 클럭신호 발생을 위한 지연 및 위상 동기 루프(D/PLL)의 구성을 나타낸 블록 구성도.
도 2는 발진기(VCO)가 배제된 일반적인 지연 동기 루프(DLL)의 구성을 나타낸 블록 구성도.
도 3a은 도 2의 전압 제어 지연부의 지연량이 3T/2 이상일 때 위상/주파수 검출부의 출력 신호를 나타낸 파형도.
도 3b는 도 2의 전압 제어 지연부의 지연량이 T/2 이하일 때 위상/주파수 검출부의 출력 신호를 나타낸 파형도.
도 4은 본 발명의 일실시예에 따른 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프(DLL)의 구성을 나타낸 블록 구성도.
도 5는 도 4에 도시된 전압 제어 지연부의 내부 구성을 나타낸 회로도.
도 6는 도 4에 도시된 클럭 위치 검출부의 내부 구성을 나타낸 회로도.
도 7은 도 4에 도시된 위상/주파수 검출부의 내부 구성을 나타낸 회로도.
도 8a는 도 4의 전압 제어 지연부의 지연량이 T/2 ~ 3T/2 일 때 위상/주파수 검출부의 출력 신호를 나타낸 파형도.
도 8b는 도 4의 전압 제어 지연부의 지연량이 3T/2 이상일 때 클럭 위치 검출부 및 위상/주파수 검출부의 출력 신호를 나타낸 파형도.
도 8c는 도 4의 전압 제어 지연부의 지연량이 T/2 이하일 때 클럭 위치 검출부 및 위상/주파수 검출부의 출력 신호를 나타낸 파형도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
1, 10 : 전압 제어 지연부, 2 : 전압 제어 발진기,
3, 30 : 위상/주파수 검출부, 4, 40 : 전하 펌프,
5 : 루프 필터, 6 : 전압-전류 변환부,
101~10N, 24, 25, 331~334, 341~344 : 인버터,
20 : 클럭 위치 검출부, 23 : NAND 게이트,
21, 22, 31, 32 : D-플립플롭.

Claims (11)

  1. 외부 입력 클럭신호를 지연시켜 다 위상 클럭신호를 생성하도록 클럭지연수단, 위상검출수단, 전하 펌프, 전압-전류변환수단이 구비된 지연 동기 루프에 있어서,
    상기 클럭지연수단은 상기 입력 클럭신호를 순차로 지연시켜 상기 다 위상 클럭신호를 출력하는 다수의 지연 수단을 구비하고, 상기 위상검출수단은 상기 입력 클럭신호와 상기 클럭지연수단의 출력 클럭신호의 위상차를 검출하여 상기 클럭지연수단의 지연량을 조절하는 소정 제어신호를 출력하며,
    상기 클럭지연수단으로부터 출력되는 클럭신호의 지연 위치를 검출하여 상기 위상검출수단에 우선하여 상기 클럭지연수단의 지연량을 조절하도록 다른 제어신호를 출력하는 클럭위치검출수단을 포함하여 구성되고,
    상기 클럭지연수단은 그 지연량이 입력 클럭신호의 T/2 ~ 3T/2 범위에 있는 경우 상기 위상검출수단으로부터 출력되는 제어신호의 전압레벨에 따라 지연량이 증감되고, 그 지연량이 입력 클럭신호의 T/2 이하이거나 3T/2 이상의 범위에 있는 경우 상기 클럭위치검출수단으로부터 출력되는 제어신호의 전압레벨에 따라 지연량이 증감되는 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  2. 제 1 항에 있어서,
    상기 클럭위치검출수단은 상기 클럭지연수단의 다 위상 클럭신호 중 적어도 두 개의 클럭신호를 입력 클럭신호의 한 주기 범위 내에서 일정 간격을 두고 입력받아 상기 클럭지연수단으로부터 출력되는 클럭신호의 지연 위치를 검출하도록 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 위상검출수단은 내부 회로소자의 셋업 홀드 시간 보다 작은 입력신호 간의 위상차를 감지하도록 그 신호 입력단과 연결된 지연수단을 추가로 구비하여 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  5. 외부 입력 클럭신호를 지연시켜 다 위상 클럭신호를 생성하는 지연 동기 루프에 있어서,
    외부로부터 인가된 제1 제어신호의 전류량을 근거로 상기 입력 클력신호의 지연량을 조절하여 순차로 지연된 제1 내지 제N 클럭신호를 출력하는 전압 제어 지연부,
    상기 제1 내지 제N 클럭신호 중 적어도 두 개의 클럭신호를 논리 연산하여 상기 전압 제어 지연부의 지연량을 조절하기 위한 제2 제어신호를 출력하는 클럭 위치 검출부,
    상기 전압 제어 지연부의 출력 클럭신호와 상기 입력 클럭신호의 위상차를 비교하여 상기 제1 제어신호의 전류량 조절을 위한 제3 제어신호를 출력하는 위상/주파수 검출부,
    상기 제3 제어신호와 상기 제3 제어신호에 우선하는 제2 제어신호의 신호 레벨에 따라 각각 전하를 충전/방전하고 그 충전/방전된 전하량에 대응되는 전압신호를 출력하는 전하 펌프,
    상기 전하 펌프의 출력 전압신호의 고주파 성분을 제거하는 루프 필터 및,
    상기 루프 필터의 출력 전압레벨의 상승/하강 상태에 대응되게 상기 제1 제어신호를 출력하는 전압-전류 변환부를 포함하여 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  6. 제 5 항에 있어서,
    상기 클럭 위치 검출부는 상기 제1 내지 제N 클럭신호 중 적어도 두 개의 클럭신호를 입력 클럭신호의 한 주기 범위 내에서 일정 간격을 두고 입력받아 상기 제N 클럭신호의 지연 위치를 검출하도록 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  7. 제 6 항에 있어서,
    상기 클럭 위치 검출부는 상기 입력 클럭신호의 하강 시점에 반응하여 상기 제N 클럭신호의 지연 위치를 검출하도록 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  8. 제 5 항에 있어서,
    상기 전압 제어 지연부는 그 지연량이 입력 클럭신호의 T/2 ~ 3T/2 범위에 있는 경우 상기 제3 제어신호의 전압레벨에 따라 지연량이 증감되고, 그 지연량이 입력 클럭신호의 T/2 이하이거나 3T/2 이상의 범위에 있는 경우 상기 제2 제어신호의 전압레벨에 따라 지연량이 증감되도록 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  9. 제 5 항에 있어서,
    상기 전압 제어 지연부는 순차로 직렬 연결된 제1 내지 제N 인버터로 구성되고,
    상기 제1 내지 제N 인버터 중 제J 및 제K 인버터로부터 출력되는 제J 및 제K 클럭신호가 상기 클럭 위치 검출부의 입력신호로 공급되며,
    상기 제J 클럭신호는 상기 입력 클럭신호의 T/4 내지 T/2 범위에서 선택되며 상기 제K 클럭신호는 상기 입력 클럭신호의 T/2 내지 3T/4 범위에서 선택되는 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  10. 제 9 항에 있어서,
    상기 클럭 위치 검출부는 그 입력단으로 상기 제J 및 제K 클럭신호가 각각 인가되고 반전된 클럭 입력단으로는 상기 입력 클럭신호가 공통으로 인가되는 제1 및 제2 D-플립플롭,
    상기 제1 및 제2 D-플립플롭의 출력단에 그 입력단이 연결된 NAND 게이트 및,
    상기 제1 D-플립플롭과 상기 NAND 게이트의 출력단에 각각 연결된 인버터를 포함하여 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
  11. 제 5 항에 있어서,
    상기 위상/주파수 검출부는 그 클럭 입력단에 상기 입력 클럭신호가 공급되고, 제1 지연수단의 출력단에 그 리셋단자가 연결되며, 그 신호 입력단에 내부 동작전원이 공급되는 제3 D-플립플롭,
    그 클럭 입력단에 상기 전압 제어 지연부의 클럭신호가 공급되고, 제2 지연수단의 출력단에 그 리셋단자가 연결되며, 그 신호 입력단에 내부 동작전원이 공급되는 제4 D-플립플롭 및,
    상기 제1 지연수단은 그 입력단으로 상기 전압 제어 지연부의 출력 클럭신호가 인가되고, 상기 제2 지연수단은 그 입력단으로 상기 입력 클럭신호가 인가되도록 구성된 것을 특징으로 하는 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기 루프.
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