KR20110043784A - 저전력 무선 주파수 분할기 - Google Patents

저전력 무선 주파수 분할기 Download PDF

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KR20110043784A
KR20110043784A KR1020117006388A KR20117006388A KR20110043784A KR 20110043784 A KR20110043784 A KR 20110043784A KR 1020117006388 A KR1020117006388 A KR 1020117006388A KR 20117006388 A KR20117006388 A KR 20117006388A KR 20110043784 A KR20110043784 A KR 20110043784A
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윌리엄 프레데릭 엘러식
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퀄컴 인코포레이티드
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Abstract

본 발명에 따르면, 고주파수에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (MMD) 는, 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드를 포함할 수도 있다. 또한, MMD 회로는 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 회로를 포함할 수도 있다. 2 또는 3 분할 셀들의 캐스케이드 및 펄스 스트레칭 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. 각각의 2 또는 3 분할 셀은, 2 또는 3 분할 셀의 크리티컬 패스가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 제 1 동적 플립 플롭과 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성될 수도 있다.

Description

저전력 무선 주파수 분할기{LOW POWER RADIO FREQUENCY DIVIDER}
기술 분야
본 발명은 일반적으로 전자 회로들에 관한 것이다. 더 구체적으로, 본 발명은 저전력 무선 주파수 분할기에 관한 것이다.
배경
몇몇 통신 시스템들에서, 주파수 분할기는 입력 신호로부터 더 낮은 주파수를 생성한다. 일 애플리케이션에서, 예컨대, 주파수 분할기는 위상-고정 루프 (phase-locked loop; PLL) 의 부분이며, 위상-고정 루프 (PLL) 는 전압 제어 발진기 (VCO) 를 이용하여 원하는 주파수의 RF 클럭 신호를 생성한다. RF 클럭 신호는 주파수 분할기에 입력되며, 주파수 분할기는 더 낮은 주파수 신호를 생성한다. 더 낮은 주파수 신호는 레퍼런스 신호와 함께 위상-주파수 검출기에 입력된다. 차지 펌프는 위상-주파수 검출기의 출력들에 의해 제어된다. 차지 펌프 출력은 루프 필터에 접속되어, VCO 의 주파수를 제어함으로써, 더 낮은 주파수 신호의 위상 및 주파수가 레퍼런스 신호의 위상 및 주파수에 매칭하도록 한다. 이는, 더 높은 주파수이지만 여전히 레퍼런스 신호에 위상-로킹되는 RF 클럭 신호를 발생시킨다.
레퍼런스 신호는 VCO 출력 신호보다 더 낮은 주파수를 가질 수도 있다. PLL 은 주파수 분할기를 사용하여, VCO 출력 신호 주파수가 레퍼런스 신호 주파수의 배수이도록 할 수도 있다. 디지털 로직은 주파수 분할기를 제어하여, 주파수 분할기로 하여금 VCO 출력 신호를 시변 값들로 분할하게 허용할 수도 있다. 이는, VCO 로 하여금, 주파수들이 레퍼런스 신호의 비정수 배수들일 수도 있는 신호들을 효과적으로 출력하게 허용할 수도 있다.
이 타입의 PLL 은 다양한 송신기들 및 수신기들을 갖는 무선 통신 디바이스에서 이용될 수도 있다. 주파수 분할기를 포함하는 무선 주파수 신호들을 핸들링하는 회로는 동작의 고주파수들을 핸들링하도록 적응되어야 한다.
도면의 간단한 설명
도 1은 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현된 멀티-모듈러스 분할기 (MMD) 를 포함하는 무선 주파수 (RF) 위상-고정 루프 (PLL) 회로를 예시한다.
도 2는 위상-고정 루프 회로를 사용하는 방법을 예시한다.
도 2a는 도 2의 방법에 대응하는 기능식 (means-plus-function) 블록들을 예시한다.
도 3은 MMD 회로에서의 2 또는 3 분할 셀들의 캐스케이드를 예시한다.
도 4는 2 또는 3 분할 셀의 하이-레벨 블록도이다.
도 5는 2 또는 3 분할 셀 내의 제 1 동적 플립 플롭의 트랜지스터-레벨 도면이다.
도 6은 2 또는 3 분할 셀 내의 제 2 동적 플립 플롭 및 게이트를 예시한다.
도 7은 MMD 회로 내의 펄스-스트레칭 회로를 예시하는 트랜지스터-레벨 도면이다.
도 8은 트랜지스터 사이징에 관련된 MMD 회로 내의 최적화의 예를 예시한다.
도 9는 무선 디바이스에서 이용될 수도 있는 다양한 컴포넌트들을 예시한다.
상세한 설명
주파수 분할기 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. 풀-스윙 CMOS 회로들의 사용은 전류 모드 로직 (current mode logic; CML) 구현들과 같은 다른 가능한 구현들에 비해 특정 이점들을 제공할 수도 있다. 예컨대, 풀-스윙 CMOS 회로들을 사용하여 구현된 주파수 분할기 회로들은, CML 을 사용하여 구현된 주파수 분할기 회로들보다, 더 적은 전력을 요구하고, 더 적은 공간을 점유하며, 더 적은 노이즈를 생성할 수도 있다.
그러나, 풀-스윙 CMOS 회로들로 구현된 알려져 있는 주파수 분할기들은 몇몇 애플리케이션들에 대해 충분한 고주파수들에서 동작하는 것이 가능하지 않을 수도 있다. 본 발명은 풀-스윙 CMOS 회로들로 구현되고 고주파수 동작을 위해 구성된 주파수 분할기 회로에 관한 것이다.
본 발명에 따르면, 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (MMD) 회로는, 입력 클럭 신호를 수신하는 클럭 입력, 및 입력 클럭 신호의 분할된 버전을 출력 클럭 신호로서 출력하는 클럭 출력을 포함할 수도 있다. MMD 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성될 수도 있다.
본 발명에 따르면, 원하는 주파수의 출력 신호를 생성하는 위상-고정 루프는 제어 전압을 생성하는 위상 주파수 검출기를 포함할 수도 있다. 또한, 위상-고정 루프는, 주파수가 위상 주파수 검출기에 의해 생성된 제어 전압에 의존하는 신호를 생성하는 전압 제어 발진기를 포함할 수도 있다. 또한, 위상-고정 루프는 전압 제어 발진기로부터 출력된 신호를 분할하는 멀티-모듈러스 분할기 (MMD) 회로를 포함할 수도 있다. MMD 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성될 수도 있다.
본 발명에 따르면, 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (MMD) 회로는 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 수단을 포함할 수도 있다. 또한, MMD 회로는 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 수단을 포함할 수도 있다. MMD 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성될 수도 있다.
본 발명에 따르면, 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (MMD) 회로는 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드를 포함할 수도 있다. 또한, MMD 회로는 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 회로를 포함할 수도 있다. 2 또는 3 분할 셀들의 캐스케이드 및 펄스 스트레칭 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. 각각의 2 또는 3 분할 셀은, 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 제 1 동적 플립 플롭과 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성될 수도 있다.
본 발명에 따르면, 원하는 주파수의 출력 신호를 생성하는 위상-고정 루프는 제어 전압을 생성하는 위상 주파수 검출기, 차지 펌프, 및 루프 필터를 포함할 수도 있다. 또한, 위상-고정 루프는, 주파수가 제어 전압에 의존하는 신호를 생성하는 전압 제어 발진기를 포함할 수도 있다. 또한, 위상-고정 루프는 전압 제어 발진기로부터 출력된 신호를 분할하는 멀티-모듈러스 분할기 (MMD) 회로를 포함할 수도 있다. MMD 회로는 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드를 포함할 수도 있다. 또한, MMD 회로는 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 회로를 포함할 수도 있다. 2 또는 3 분할 셀들의 캐스케이드 및 펄스 스트레칭 회로는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현될 수도 있다. 각각의 2 또는 3 분할 셀은, 2 또는 3 분할 셀의 크리티컬 패스가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 제 1 동적 플립 플롭과 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성될 수도 있다.
도 1은 무선 주파수 (RF) 위상-고정 루프 (PLL) 회로 (102) 를 예시한다. RF PLL 회로 (102) 는 RF 클럭 신호를 생성하는 전압 제어 발진기 (VCO) (104) 를 포함한다. RF 클럭 신호는 송수신기에 제공될 수도 있다. 또한, RF 클럭 신호는 주파수 분할기에 제공되며, 그 주파수 분할기는 도시된 RF PLL 회로 (102) 에서 멀티-모듈러스 분할기 (MMD) 로서 구현된다.
도 1에서 도시된 RF PLL 회로 (102) 는 MMD 회로 (108) 를 포함한다. MMD 회로 (108) 는 풀-스윙 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현된다. MMD 회로 (108) 는 RF 클럭 신호를 분할하여, Fv (110) 를 생성한다.
MMD 회로 (106) 의 사용은 CML 로직으로 구현된 종래 기술의 MMD 회로에 비해 특정 이점들을 제공할 수도 있다. 예컨대, MMD 회로 (108) 는 종래 기술의 CML MMD 회로보다 더 적은 전력을 요구하고, 더 작은 공간을 점유하며, 더 적은 노이즈를 생성할 수도 있다.
유리하게, MMD 회로 (108) 는, MMD 회로 (108) 가 고 클럭 주파수들 (예컨대, 적어도 4 ㎓) 에서 동작할 수 있도록 최적화된다. 이는 최적화들의 결합을 사용하여 달성된다. 예컨대, MMD 회로 (108) 내의 로직이 배열되어, 크리티컬 패스들, 즉, 회로 (106) 가 동작할 수 있는 주파수에 영향을 미치는 패스들에 대한 게이트 지연들을 최소화한다. 다른 최적화는 입력 또는 출력 인버터들을 갖지 않는 동적 플립 플롭들이 사용되는 것이다. 다른 최적화는 사용되는 몇몇의 트랜지스터들이 피크 동작 주파수를 최대화하도록 사이징되는 것이다. 다른 최적화는 MMD 회로 (108) 의 레이아웃이 구조화되어, (즉, 다수의 드레인 공유 및 최소 클럭 라우팅을 이용하여) 고주파수를 달성하는 것이다. 이들 최적화들의 각각이 이하 더 상세히 설명될 것이다.
수정 발진기 (TCXO) (114) 는 레퍼런스 신호 (Fr) 를 생성한다. 레퍼런스 신호 (Fr) 는 수정 발진기 버퍼 (XO BUF) (118) 에 의해 버퍼링된다.
위상 주파수 검출기 (PFD) (120) 는 Fv 와 Fr 의 위상을 비교한다. 이 비교에 기초하여, PFD (120) 는 소스 또는 싱크 차지 중 어느 일방에 대한 차지 펌프 (CP) (122) 를 루프 필터 (124) 로 제어한다. 루프 필터 (124) 는 튜닝 전압 (Vtune) 을 생성한다. 튜닝 전압 (Vtune) 은 VCO (104) 로 피드백되며, 그 튜닝 전압 (Vtune) 은 VCO (104) 의 주파수를 제어한다.
MMD 회로 (108) 가 RF 클럭 신호를 분할하는 인자는 정수 분할비 (N) 에 의존한다. 델타-시그마 변조기 (delta-sigma modulator; DSM) (128) 는 비-정수 값들로 분할하는 것을 가능하게 한다. DSM (128) 은 정수 분할비 (N) 를 변화시켜서, 원하는 평균비를 유지한다. 예컨대, 193.5 로 분할하기 위해, 분할비는 193 과 194 사이에서 균등하게 교번될 수도 있다. 다른 예로서, 193.1 로 분할하기 위해, MMD 회로 (108) 가 9 개의 싸이클들에 대해 193 으로 분할하고, 1 개의 싸이클에 대해 194 로 분할하도록, 분할비가 교번될 수도 있다. 합산기 (134) 는 정수 분할비 (N) 와 DSM (128) 에 의해 생성된 값 (m) 을 가산하여, 순간 (instantaneous) 정수 분할비를 생성한다.
도 2는 위상-고정 루프 회로 (102) 를 사용하는 방법 (200) 을 예시한다. 방법 (200) 에 따르면, 위상 주파수 검출기 (120), 차지 펌프 (112), 및 루프 필터 (124) 는 제어 전압 (Vtune) 을 생성한다 (202). 전압 제어 발진기 (104) 는 주파수가 제어 전압 (Vtune) 에 의존하는 신호 (Fv) 를 생성한다 (204).
MMD 회로 (108) 는 전압 제어 발진기 (104) 로부터 출력된 신호 (Fv) 를 분할한다. MMD 회로 (108) 는, 입력 클럭 신호를 분할하여 (206), 펄스 신호를 생성하도록 동작하는 다수 (예컨대, 7 개) 의 2 또는 3 분할 셀들의 캐스케이드를 포함한다. 또한, MMD 회로 (108) 는, 펄스 신호의 지속기간을 연장하고 (208), 그에 의해 출력 클럭 신호를 출력하도록 동작하는 펄스 스트레칭 회로를 포함한다. 2 또는 3 분할 셀들의 캐스케이드 및 펄스 스트레칭 회로를 포함하는 MMD 회로 (108) 의 동작이 이하 더 상세히 설명될 것이다.
상술된 도 2의 방법 (200) 은 도 2a에서 예시된 기능식 블록들 (200A) 에 대응하는 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)에 의해 수행될 수도 있다. 즉, 도 2에서 예시된 블록들 (202 내지 208) 은 도 2a에서 예시된 기능식 블록들 (202A 내지 208A) 에 대응한다.
도 3은 MMD 회로 (108) 에서의 7 개의 캐스케이드형 2 또는 3 분할 (Div23) 셀들 (336) 을 예시한다. 각각의 Div23 셀 (336) 은 2 로 분할하거나 또는 3 으로 분할할 수 있다.
각각의 Div23 셀 (336) 은 다음의 입력들, 즉, clk, clkB, S, 및 MCINB 을 포함한다. 각각의 Div23 셀 (336) 은 다음의 출력들, 즉, Q, QB, 및 MCOB 을 포함한다. 이들 입력들 및 출력들은 이하 더 상세히 설명될 것이다.
풀-스윙 상보형 클럭들인 신호들 (clk 및 clkB) 은 제 1 Div23 셀 (336a) 에 입력된다. 제 1 Div23 셀 (336a) 은 clk 및 clkB 를 분할하고, 그에 의해 D0 및 D0B 를 생성하며, 그 후, D0 및 D0B 는 제 2 셀 (336b) 로의 입력으로서 제공된다. 제 2 Div23 셀 (336b) 은 D0 및 D0B 를 분할하고, 그에 의해 D1 및 D1B 를 생성하며, 그 후, D1 및 D1B 는 제 3 셀 (336c) 로의 입력으로서 제공된다. 제 3 셀 (336c) 은 D1 및 D1B 를 분할하고, 그에 의해 D2 및 D2B 를 생성하며, 그 후, D2 및 D2B 는 제 4 셀 (336d) 로의 입력으로서 제공된다. 이는, 제 7 셀 (336g) 이 D5 및 D5B 를 분할하고, 그에 의해 D6 및 D6B 를 생성할 때까지 계속된다.
위에서 나타낸 바와 같이, 각각의 Div23 셀 (336) 은 MCOB 출력을 포함한다. 인버팅된 최대 카운트 아웃 신호 (MCOB<n>) 가 MCOB 출력으로부터 출력된다. "최대 카운트" 가 특정한 Div23 셀 (336) 에 대해 도달된 경우에, Div23 셀 (336) 에 의해 출력되는 MCOB<n> 신호가 하이로 된다. 이는 이하 더 상세히 설명될 것이다.
또한, 각각의 Div23 셀 (336) 은 SIV<n> 신호를 수신하는 S 입력을 포함한다. 특정한 Div23 셀 (336) 에 대한 S 입력은, 그 Div23 셀 (336) 이 2 로 분할하는지 또는 3 으로 분할하는지를 나타낸다. S 입력이 로우인 경우에, Div23 셀 (336) 은 2 로 분할한다. S 입력이 하이인 경우에, Div23 셀 (336) 은 3 으로 분할한다.
각각의 Div23 셀 (336) 은 초기에 2 로 분할한다. 제 7 셀 (336f) 이 2 로 분할하면, 그것은 그것의 S 입력을 평가한다. S 입력이 하이인 경우에, 그것은 3 으로 분할할 것이며, 이는 MCOB<6> 가 하이로 되기 전에 (즉, 그것이 그것의 "최대 카운트" 에 도달하기 전에), 하나의 여분의 입력 클럭 싸이클이 존재할 것이라는 의미이다. 다음의 클럭 싸이클에서는, D4 의 다음의 상승 에지에서, 제 6 셀 (336f) 은, 그것의 S 입력이 하이인지 또는 로우인지에 따라, 그것이 다시 보게 되는 제 2 또는 제 3 클럭 중 어느 일방에 대한 MCOB<5> 신호를 생성할 것이다. 이 프로세스는 MCOB<0> 이 하이로 될 때까지 Div23 셀들 (336) 의 캐스케이드를 계속 백업한다.
MCOB<0> 신호는 짧은 (brief) 펄스 신호이다. 그 후, MCOB<0> 신호는 펄스 스트레칭 회로에 제공되며, 펄스 스트레칭 회로는 MCOB<0> 신호의 지속기간을 연장하여, 출력 클럭 신호를 생성한다. 이는 이하 더 상세히 설명될 것이다.
상술된 바와 같이, MMD 회로 (108) 가 고 클럭 주파수들에서 동작할 수 있도록 최적화된다. 이들 최적화들의 일부는 각각의 개별적인 Div23 셀 (336) 의 내부 구성 및 레이아웃에 관련된다.
도 4는 Div23 셀 (336) 의 하이-레벨 블록도이다. Div23 셀 (336) 은 제 1 동적 플립 플롭 (438), 제 2 동적 플립 플롭 (440), 제 1 인버터 (442), 제 2 인버터 (444), 제 3 인버터 (446), 제 1 NAND 게이트 (448), 제 2 NAND 게이트 (450), 제 3 NAND 게이트 (452), 및 NOR 게이트 (454) 를 포함한다.
Div23 셀 (336) 은 clk 입력을 포함한다. clk 입력은, Div23 셀 (336) 이 Div23 셀들 (336a 내지 336g) 의 전체 캐스케이드에서 어디에 위치되는지에 따라, 상보형 입력 클럭 신호들 (즉, clk/clkB 신호들) 또는 상보형 분할된 클럭 신호들 (즉, D0/D0B, D1/D1B 등) 중 어느 일방을 수신한다.
또한, Div23 셀 (336) 은 S 입력을 포함하며, 상술된 바와 같이, S 입력은 Div23 셀 (336) 이 2 로 분할하는지 또는 3 으로 분할하는지를 나타낸다. 또한, Div23 셀 (336) 은 Q 출력 및 QB 출력을 포함하며, Q 및 QB 는 상보형 신호들이다. Q 및 QB 출력들은 상보형 클럭 입력들의 분할된 버전들이다. 예컨대, Div23 셀 (336) 이 전체 캐스케이드에서 제 1 Div23 셀 (336a) 인 경우에, 상보형 클럭 입력들은 clk 및 clkB 이고, 상보형 분할된 출력들은 D0 및 D0B 이다. Div23 셀 (336) 이 전체 캐스케이드에서 제 2 Div23 셀 (336b) 인 경우에, 상보형 클럭 입력들은 D0 및 D0B 이고, 상보형 분할된 출력들은 D1 및 D1B 인 것 등이다.
또한, Div23 셀 (336) 은 인버팅된 최대 카운트 입력 (MCINB) 신호를 포함하며, 이는 인버팅되어 MCIN 신호를 생성한다. MCINB/MCIN 신호들은, 다운스트림 Div23 셀 (336) 이 그것의 최대 카운트에 도달하였는지를 나타낸다. 예컨대, Div23 셀 (336) 이 캐스케이드에서 제 1 Div23 셀 (336a) 인 경우에, MCINB/MCIN 신호들은 제 2 Div23 셀 (336b) 이 그것의 최대 카운트에 도달하였는지를 나타낼 것이다.
Div23 셀 (336) 은, MCINB 가 로우 (그리고 MCIN 이 하이) 여서, 다운스트림 Div23 셀 (336) 이 그것의 최대 카운트에 도달하였다고 나타내는 경우를 제외하고, 2 로 분할한다. 이때, S 입력이 평가된다. S 입력이 하이인 경우에, Div23 셀 (336) 은, MCOB 가 하이로 되기 전에, 하나의 입력 클럭 싸이클을 더 기다린다.
MCINB 는 분할 싸이클 당 한번 로우 (그리고 MCIN 은 하이) 이다. 캐스케이드된 Div23 셀들 (336a 내지 336f) 의 전체 목적은 어떤 수 (N) 로 분할하는 것이다. 결국, N 입력 클럭 싸이클들마다 한번씩, MCINB 가 로우로 되면, 그것은 로우로 유지된다. MCINB 가 로우인 경우에, Div23 셀 (336) 은 S 를 평가한다. S 가 로우인 경우에, MCOB 는 하이로 된다. 그러나, S 가 하이인 경우에, Div23 셀 (336) 은, MCOB 가 하이로 되기 전에, 하나의 여분의 입력 클럭 싸이클을 기다린다.
2_3 신호는 제 1 동적 플립 플롭 (438) 에 의해 출력되고, 제 1 NAND 게이트 (448) 로의 입력으로서 제공된다. MCINB 가 로우이고 S 가 하이인 경우에, 2_3 신호는 로우이고, Q 는 여분의 싸이클에서 하이로 유지된다 (즉, Div23 셀 (336) 은 3 으로 분할한다). 그렇지 않으면, 2_3 신호는 하이이고, Q 는 토글 (toggle) 한다.
제 2 동적 플립 플롭 (440) 으로부터 제 1 동적 플립 플롭 (438) 까지의 패스는 Div23 셀 (336) 의 크리티컬 패스 (488) 인 것으로 고려될 수도 있다. 크리티컬 패스 (488) 는, Div23 셀 (336) (그리고, 결과적으로, 전체 MMD 회로 (108)) 이 정확하게 동작할 수 있는 최고 주파수를 결정하는 하나의 인자이다.
유리하게는, Div23 셀 (336) 내의 로직은 이 크리티컬 패스 (488) 에 대한 게이트 지연들을 최소화하도록 배열된다. 예컨대, 제 1 및 제 2 동적 플립 플롭들 (438, 440) 은 입력 또는 출력 인버터들을 포함하지 않는다. 따라서, 이들 동적 플립 플롭들 (438, 440) 은 2 개의 패스 게이트 지연들 및 1 개의 인버터 지연만을 포함한다. 이는 이하 더 상세히 설명될 것이다.
또한, 제 2 동적 플립 플롭 (440) 과 제 1 동적 플립 플롭 (438) 사이에 위치된 크리티컬 패스 (488) 의 부분은 2 개의 로직 스테이지들, 즉, 제 2 인버터 (442) 및 NOR 게이트 (454) 만을 포함한다. Div23 셀의 이전의 구현들은 플립 플롭들 사이에 적어도 3 개의 로직 스테이지들을 포함한다. 크리티컬 패스 (488) 에서의 3 개의 로직 스테이지들로부터 2 개의 로직 스테이지들로의 감소는, 전체 MMD 회로 (108) 로 하여금 고주파수들에서 동작할 수 있게 하는 것을 가능하게 하도록 돕는 하나의 인자이다.
MCIN 및 S 입력들은 크리티컬 패스 (488) 의 외부에서, 즉 제 2 NAND 게이트 (450) 에 의해 결합됨에 유의해야 한다. 이는, 크리티컬 패스 (488) 에 포함된 로직 스테이지들의 수를 최소화하기 위해 행해졌다.
도 5는 제 1 동적 플립 플롭 (438) 의 트랜지스터-레벨 도면이다. 제 1 동적 플립 플롭 (438) 은 제 1 트랜지스터 (456), 제 2 트랜지스터 (458), 제 3 트랜지스터 (460), 제 4 트랜지스터 (462), 제 5 트랜지스터 (464), 및 제 6 트랜지스터 (466) 를 포함한다.
제 1 트랜지스터 (456) 및 제 2 트랜지스터 (458) 는 제 1 패스 게이트 (468) 를 형성한다. 제 3 트랜지스터 (460) 및 제 4 트랜지스터 (462) 는 인버터 (470) 를 형성한다. 제 5 트랜지스터 (456) 및 제 6 트랜지스터 (466) 는 제 2 패스 게이트 (472) 를 형성한다.
제 1 패스 게이트 (468) 내에서, clkB 신호는 제 1 트랜지스터 (456) 의 게이트에 접속되며, clk 신호는 제 2 트랜지스터 (458) 의 게이트에 접속된다. 제 2 패스 게이트 (472) 내에서, clk 신호는 제 5 트랜지스터 (464) 의 게이트에 접속되며, clkB 신호는 제 6 트랜지스터 (466) 의 게이트에 접속된다.
d0 신호는 제 1 및 제 2 트랜지스터들 (456, 458) 의 드레인들에 접속된다. d0 신호는 제 1 동적 플립 플롭 (438) 으로의 출력인 것으로 고려될 수도 있다.
q0B 신호는 제 5 및 제 6 트랜지스터들 (464, 466) 의 소스들에 접속된다. q0B 신호는 제 1 동적 플립 플롭 (438) 의 출력인 것으로 고려될 수도 있다.
clk 가 로우 (그리고 clkB 가 하이) 인 경우에, 제 1 트랜지스터 (456) 및 제 2 트랜지스터 (458) 는 턴온된다. 결국, d0 는 y0 로 전파하고, 그 후, y0 는 인버터 (470) 에 의해 인버팅되며, 그에 의해 y0B 를 생성한다.
clk 가 상승하는 경우에, 제 1 트랜지스터 (456) 및 제 2 트랜지스터 (458) 는 턴오프된다. 결국, y0 는 고 임피던스 상태이다. 즉, y0 는 분리되고, 제 1 및 제 2 트랜지스터들 (456, 458) 의 기생 캐패시턴스로 인해 동일한 전압으로 유지된다. 따라서, y0 는 클럭 싸이클의 절반 동안에 d0 에서의 변화들을 추적한다. clk 가 하이로 되는 경우에, y0 는 clk 가 하이로 되었을 때 샘플링되었던 값을 보유한다.
clk 가 상승하는 경우에, 제 5 트랜지스터 (464) 및 제 6 트랜지스터 (466) 가 턴온되고, 따라서 y0B 가 q0B 상으로 구동 (drive) 된다. 이는 clk 가 다시 로우로 될 때까지 계속된다. clk 가 로우로 되는 경우에, 제 5 트랜지스터 (464) 및 제 6 트랜지스터 (466) 는 턴오프되고, 따라서 q0B 는 변화하지 않는다.
따라서, 제 1 패스 게이트 (468) 는 y0 로 하여금 clk 가 로우인 경우에만 변화하게 허용한다. 제 2 패스 게이트 (472) 는 q0B 로 하여금 clk 가 하이인 경우에만 변화하게 허용한다. 이들 2 개의 패스 게이트들 (468, 472) 을 합하여, q0B 는 clk 의 상승 에지에서만 변화하게 허용된다. 더 구체적으로, y0 는 clk 가 로우인 동안에 먼저 변화하고, 이는 y0B 가 변화하게 한다. 그러나, y0B 는 clk 가 어떤 짧은 시간의 기간 동안 로우였던 후에만 변화한다. clk 가 어떤 짧은 시간의 기간 동안에 로우였으므로, 이는 제 5 트랜지스터 (464) 및 제 6 트랜지스터 (466) 가 턴오프된 것을 의미한다. 따라서, y0B 가 변화해도, y0B 와 q0B 사이의 트랜지스터들 (464, 466) 이 턴오프되기 때문에, q0B 는 그때 변화하지 않는다. clk 가 하이로 되는 경우에, y0B 는 q0B 상으로 구동된다. clk 가 하이로 되는 순간에, q0B 는 변화할 수 있으며, 그 후, 그것은 clk 의 다음의 상승 에지때까지 다시 변화하지 않는다.
Div23 셀 (336) 에서의 제 2 동적 플립 플롭 (440) 은 도 5에서 도시된 제 1 동적 플립 플롭 (438) 과 유사하게 구성될 수도 있다. 제 2 동적 플립 플롭 (440) 은 도 6에서 도시될 것이며, 이와 관련하여 간단하게 설명될 것이다.
통상적으로, 인버터들은 플립 플롭들의 입력들 및 출력들을 버퍼링하기 위해 사용된다. 그러나, Div23 셀 (336) 에서의 제 1 동적 플립 플롭 (438) 은 입력 인버터 또는 출력 인버터를 포함하지 않는다. 또한, Div23 셀 (336) 에서의 제 2 동적 플립 플롭 (440) 은 입력 인버터 또는 출력 인버터를 갖지 않는다. 따라서, 이들 동적 플립 플롭들 (438, 440) 은 2 개의 패스 게이트 지연들 및 1 개의 인버터 지연만을 포함한다. 입력 인버터들 및 출력 인버터들을 제거함으로써, 크리티컬 패스 (488) 에서의 지연들이 감소된다. 입력 인버터들 및 출력 인버터들의 제거는, 전체 MMD 회로 (108) 가 고주파수들에서 동작할 수 있는 것을 가능하게 하도록 돕는 하나의 인자이다.
도 6은 도 4의 Div23 셀 (336) 에서의 제 2 동적 플립 플롭 (440) 및 NAND 게이트 (452) 를 예시하는 트랜지스터-레벨 도면이다. 제 2 동적 플립 플롭 (440) 은 제 1 트랜지스터 (656), 제 2 트랜지스터 (658), 제 3 트랜지스터 (660), 제 4 트랜지스터 (662), 제 5 트랜지스터 (664), 및 제 6 트랜지스터 (666) 를 포함한다. 제 1 트랜지스터 (656) 및 제 2 트랜지스터 (658) 는 제 1 패스 게이트 (668) 를 형성한다. 제 3 트랜지스터 (660) 및 제 4 트랜지스터 (662) 는 인버터 (670) 를 형성한다. 제 5 트랜지스터 (664) 및 제 6 트랜지스터 (666) 는 제 2 패스 게이트 (672) 를 형성한다.
제 1 패스 게이트 (668) 내에서, clkB 신호는 제 1 트랜지스터 (656) 의 게이트에 접속되며, clk 신호는 제 2 트랜지스터 (658) 의 게이트에 접속된다. 제 2 패스 게이트 (672) 내에서, clk 신호는 제 5 트랜지스터 (664) 의 게이트에 접속되며, clkB 신호는 제 6 트랜지스터 (666) 의 게이트에 접속된다.
d1 신호는 제 1 및 제 2 트랜지스터들 (656, 658) 의 드레인들에 접속된다. d1 신호는 제 2 동적 플립 플롭 (440) 으로의 입력인 것으로 고려될 수도 있다.
q1B 신호는 제 5 및 제 6 트랜지스터들 (664, 666) 의 소스들에 접속된다. q1B 신호는 제 2 동적 플립 플롭 (440) 의 출력인 것으로 고려될 수도 있다.
제 2 동적 플립 플롭 (440) 은 도 5와 관련하여 설명되었던 제 1 동적 플립 플롭 (438) 과 유사하게 동작한다. 제 1 패스 게이트 (668) 는 y1 로 하여금 clk 가 로우인 경우에만 변화하게 허용한다. 제 2 패스 게이트 (672) 는 y1B 로 하여금 clk 가 하이인 경우에만 변화하게 허용한다. 이들 2 개의 패스 게이트들 (668, 672) 을 합하여, q1B 는 clk 의 상승 에지에서만 변화하게 허용된다.
상술된 바와 같이, MMD 회로 (108) 내의 로직은 크리티컬 패스들에 대한 게이트 지연들을 최소화하기 위해 최적화된다. 이들 최적화들 중 하나는, 입력 클럭 신호 (clk) 의 상승 에지로부터 출력 클럭 신호 (FvC1V) 의 상승 에지까지의 고속 패스가 존재한다는 것이다. 이는 공급-유발 지터 (즉, 전력 공급기 상의 노이즈에서의 변화들이 출력 클럭의 타이밍에 영향을 미치는 정도) 를 최소화하도록 돕는다. 입력 클럭의 상승 에지로부터 출력 클럭의 상승 에지까지의 고속 패스는, 입력 클럭의 상승 에지로부터 MCOB<0> 까지의 고속 패스, 및 MCOB<0> 으로부터 FvC1V 의 상승 에지까지의 고속 패스로 구성된다.
clk 의 상승 에지로부터 MCOB<0> 까지의 고속 패스가 도 6에서 도시된다. 상술된 바와 같이, clk 가 하이로 되는 경우에, q1B 가 변화할 수 있다. 이는, clk 가 하이로 되는 경우에 트랜지스터들 (664, 666) 이 턴온되어, y1B 가 q1B 로 전파하게 허용하기 때문이다. q1B 신호는 NAND 게이트 (452) 내의 트랜지스터 (676) 의 게이트에 접속된다. MCOB 신호는 트랜지스터 (676) 의 드레인으로부터 취해진다. 따라서, 입력 클럭의 상승 에지로부터 MCOB<0> 까지 하나의 게이트 지연 (즉, NAND 게이트 (452) 에서의 트랜지스터 (676)) 만이 존재한다. clk 의 상승 에지로부터 MCOB<0> 까지의 고속 패스는, 공급-유발 지터를 최소화하도록 돕는 하나의 인자이며, 이는 MMD 회로 (108) 가 고주파수들에서 동작하는 동안의 MMD 회로 (108) 의 전체 성능을 개선할 수도 있다.
상술된 바와 같이, MCOB<0> 신호는 짧은 펄스 신호이다. MCOB<0> 신호는 펄스 스트레칭 회로에 제공되며, 펄스 스트레칭 회로는 MCOB<0> 신호의 지속기간을 연장하여, 출력 클럭 신호 (FvC1V) 를 생성한다. 도 7은 펄스 스트레칭 회로 (778) 를 예시하는 트랜지스터-레벨 도면이며, 펄스 스트레칭 회로 (778) 는 RS-래치 (778) 로서 구현된다.
RS-래치 (778) 는 제 1 NAND 게이트 (780) 및 제 2 NAND 게이트 (782) 를 포함한다. MCOB<0> 신호는 제 2 NAND 게이트 (782) 에 입력된다. MCOBpulseB 라고 호칭되는 신호가 제 1 NAND 게이트 (780) 에 입력된다. FvC1V 신호는 제 2 NAND 게이트 (782) 에 의해 출력된다.
제 1 및 제 2 NAND 게이트들 (780, 782) 의 출력들은 크로스-커플링된다. 따라서, 2 개의 NAND 게이트들 (780, 782) 은, 하나의 입력이 로우로 될 때마다 그것의 출력이 하이로 되는 RS-래치 (778) 를 형성한다. 특히, MCOB<0> 이 로우로 되는 경우에, 출력 (FvC1V) 는 하이로 된다.
MCOBpulseB 신호는 리셋 신호이다. 그 신호는 총 클럭 싸이클 시간의 어떤 퍼센티지 (예컨대, 20 %) 후에 RS-래치 (778) 를 리셋한다.
상술된 바와 같이, RS-래치 (778) 는 펄스 스트레칭 회로로서 여겨질 수도 있다. MCOB<0> 는 매우 고속인 펄스이다. 이는 하나의 RF 클럭 싸이클 동안만 하이이다. RS-래치 (778) 는 MCOB<0> 을 입력으로서 수신하고, 훨씬 더 낮은 주파수 (예컨대, 40 ㎒) 클럭 싸이클의 어떤 퍼센티지 동안 하이로 유지되는 신호 (FvC1V) 를 출력한다. 즉, 짧은 펄스 (MCOB<0>) 가 RS-래치 (778) 를 설정하기 위해 사용된다. 짧은 펄스 (MCOB<0>) 는 리셋 신호 (MCO6pulseB) 가 로우로 될 때까지 상당수의 클럭 싸이클들 동안 설정된 채로 유지되고, 이는 RS-래치 (778) 를 리셋한다.
상술된 바와 같이, MMD 회로 (108) 내의 로직은 크리티컬 패스들에 대한 게이트 지연들을 최소화하기 위해 최적화된다. 이들 최적화들 중 하나는, 입력 클럭 신호 (clk) 의 상승 에지로부터 출력 클럭 신호 (FvC1V) 의 상승 에지까지 고속 패스가 존재한다는 것이다. 이는 공급-유발 지터를 최소화하도록 돕는다. 입력 클럭의 상승 에지로부터 출력 클럭의 상승 에지까지의 고속 패스는, 입력 클럭의 상승 에지로부터 MCOB<0> 까지의 고속 패스, 및 MCOB<0> 으로부터 FvC1V 의 상승 에지까지의 고속 패스로 구성된다.
MCOB<0> 으로부터 FvC1V 의 상승 에지까지의 고속 패스는 도 7에서 도시된다. 특히, MCOB<0> 과 FvC1V 의 상승 에지 사이에 하나의 게이트 지연 (NAND 게이트 (782) 에서의 트랜지스터 (790)) 만이 존재한다.
따라서, 입력 클럭의 상승 에지로부터 FvC1V 의 상승 에지까지 2 개의 게이트 지연들만이 존재한다. 상술된 바와 같이, 입력 클럭의 상승 에지로부터 MCOB<0> 까지 하나의 게이트 지연 (즉, NAND 게이트 (452) 에서의 트랜지스터 (676)) 만이 존재한다. 그 후, 직전에 언급된 바와 같이, MCOB<0> 와 FvC1V 의 상승 에지 사이에 하나의 게이트 지연 (NAND 게이트 (782) 에서의 트랜지스터 (790)) 만이 존재한다. clk 의 상승 에지로부터 FvC1V 의 상승 에지까지의 고속 패스는 공급-유발 지터를 최소화하도록 돕는 하나의 인자이며, 이는 MMD 회로 (108) 가 고주파수들에서 동작하는 동안의 MMD 회로 (108) 의 전체 성능을 개선할 수도 있다.
상술된 바와 같이, MMD 회로 (108) 는 고 클럭 주파수들에서 동작할 수 있도록 최적화된다. 이들 최적화들 중 수개는 전술되었다. 다른 최적화는, MMD 회로 (108) 에서 사용되는 트랜지스터들의 일부가 피크 동작 주파수를 최대화하도록 사이징되는 것이다.
도 8은 트랜지스터 사이징에 관련된 최적화의 예를 예시한다. 특히, 도 8은 Div23 셀 (336) 에서의 NOR 게이트 (454) 를 예시한다. NOR 게이트 (454) 는 제 1 트랜지스터 (884), 제 2 트랜지스터 (886), 제 3 트랜지스터 (888), 제 4 트랜지스터 (890), 제 5 트랜지스터 (892) 및 제 6 트랜지스터 (894) 를 포함한다. q1 신호는 NOR 게이트 (454) 에 입력된다.
제 1 트랜지스터 (884) 및 제 2 트랜지스터 (886) 는 3.2 μ 의 폭을 갖는다. 제 3 트랜지스터는 700 ㎚ 의 폭을 갖는다 (모든 3 개의 트랜지스터들 (884, 886, 888) 은 100 ㎚ 의 길이를 갖는다). 따라서, 제 1 및 제 2 트랜지스터들 (884, 886) 의 폭과 제 3 트랜지스터 (888) 의 폭 사이의 비는 대략 5:1 이다.
제 4 트랜지스터 (890) 및 제 5 트랜지스터 (892) 의 폭은 제 1 트랜지스터 (884) 및 제 2 트랜지스터 (886) 의 폭 (즉, 3.2 μ) 과 동일하다. 제 6 트랜지스터 (894) 의 폭은 제 3 트랜지스터 (888) 의 폭 (즉, 700 ㎚) 과 동일하다. 따라서, 제 4 및 제 5 트랜지스터들 (890, 892) 의 폭과 제 6 트랜지스터 (894) 의 폭 사이의 비도 또한 대략 5:1 이다.
이 비는 약 4:1 인 NOR 게이트의 종래의 CMOS 구현들에서의 대응하는 비보다 더 크다. 즉, 제 1 및 제 2 트랜지스터들 (884, 886) 및 제 4 및 제 5 트랜지스터들 (890, 892) 은 NOR 게이트의 종래의 CMOS 구현들에서보다 더 넓다.
트랜지스터들 (884, 886) 및 트랜지스터들 (890, 892) 의 폭을 증가시키는 것은, MMD 회로 (108) 에서의 트랜지스터들의 사이징에 관한 최적화의 일례이다. 트랜지트터의 속도가 폭에 따라 증가하기 때문에, 증가된 트랜지스터 폭은, 전체 MMD 회로 (108) 가 고주파수들에서 동작할 수 있는 것을 가능하게 하도록 돕는 하나의 인자이다.
다른 최적화는, MMD 회로 (108) 의 레이아웃이 최적화되어, (즉, 많은 드레인 공유 및 최소 클럭 라우팅을 이용하여) 고주파수를 달성하는 것이다.
도 9는 무선 디바이스 (902) 에서 이용될 수도 있는 다양한 컴포넌트들을 예시한다. 무선 디바이스 (902) 는 본 명세서에서 설명된 MMD 회로 (108) 를 이용할 수도 있는 디바이스의 예이다. 무선 디바이스 (902) 는 기지국 또는 원격국일 수도 있다.
무선 디바이스 (902) 는 무선 디바이스 (902) 의 동작을 제어하는 프로세서 (904) 를 포함할 수도 있다. 또한, 프로세서 (904) 는 중앙 처리 유닛 (CPU) 이라 지칭될 수도 있다. 판독 전용 메모리 (ROM) 및 랜덤 액세스 메모리 (RAM) 양자 모두를 포함할 수도 있는 메모리 (906) 는 명령들 및 데이터를 프로세서 (904) 에 제공한다. 또한, 메모리 (906) 의 일부는 비휘발성 랜덤 액세스 메모리 (NVRAM) 를 포함할 수도 있다. 통상적으로, 프로세서 (904) 는 메모리 (906) 내에 저장된 프로그램 명령들에 기초하여 논리 및 산술 연산들을 수행한다. 메모리 (906) 내의 명령들은 본 명세서에서 설명된 방법들을 구현하기 위해 실행가능할 수도 있다.
또한, 무선 디바이스 (902) 는, 무선 디바이스 (902) 와 원격국 사이의 데이터의 송신 및 수신을 허용하기 위한 송신기 (910) 및 수신기 (912) 를 포함할 수도 있는 하우징 (908) 을 포함할 수도 있다. 송신기 (910) 및 수신기 (912) 는 송수신기 (914) 내에 결합될 수도 있다. 안테나 (916) 는 하우징 (908) 에 부착되고 송수신기 (914) 에 전기적으로 커플링될 수도 있다. 또한, 무선 디바이스 (902) 는 다수의 송신기들, 다수의 수신기들, 다수의 송수신기들 및/또는 다수의 안테나를 포함할 수도 있다 (미도시).
또한, 무선 디바이스 (902) 는, 송수신기 (914) 에 의해 수신된 신호들의 레벨을 검출 및 정량하기 위해 사용될 수도 있는 신호 검출기 (918) 를 포함할 수도 있다. 신호 검출기 (918) 는, 총 에너지, 의사잡음 (PN) 칩들에 대한 파일럿 에너지, 전력 스펙트럼 밀도, 및 다른 신호들로서 그러한 신호들을 검출할 수도 있다. 또한, 무선 디바이스 (902) 는 신호들을 프로세싱하는데 사용하기 위한 디지털 신호 프로세서 (DSP) (920) 를 포함할 수도 있다.
무선 디바이스 (902) 의 다양한 컴포넌트들은 버스 시스템 (922) 에 의해 함께 커플링될 수도 있으며, 버스 시스템 (922) 은 전력 버스, 제어 신호 버스, 및 상태 버스, 및 데이터 버스를 포함할 수도 있다. 그러나, 명료함을 위해, 다양한 버스들이 버스 시스템 (922) 으로서 도 9에서 예시된다.
상술된 정확한 구성 및 컴포넌트들에 청구의 범위가 한정되지 않아야 하는 것이 이해되어야 한다. 다양한 변형들, 변화들, 및 변경들이 본 청구의 범위를 벗어나지 않으면서 본 명세서에서 설명된 시스템들, 방법들, 및 장치의 배열, 동작, 및 세부사항들에서 이루어질 수도 있다.

Claims (34)

  1. 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로로서,
    입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드; 및
    상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 (stretching) 회로를 포함하며,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 멀티-모듈러스 분할기 회로.
  2. 제 1 항에 있어서,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 멀티-모듈러스 분할기 회로.
  3. 제 2 항에 있어서,
    상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 중 어느 것도 입력 인버터 또는 출력 인버터를 포함하지 않는, 멀티-모듈러스 분할기 회로.
  4. 제 2 항에 있어서,
    상기 동적 플립 플롭들 양자 모두는 2 개의 패스 게이트 (pass gate) 들 및 인버터를 포함하며,
    상기 패스 게이트들의 각각은, 상기 입력 클럭 신호의 상승 에지에서만 출력이 변화하게 허용되도록 구성되는, 멀티-모듈러스 분할기 회로.
  5. 제 1 항에 있어서,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개의 게이트 지연들보다 많지 않은 게이트 지연들이 존재하도록 구성되는, 멀티-모듈러스 분할기 회로.
  6. 제 5 항에 있어서,
    상기 2 개의 게이트 지연들은,
    상기 입력 클럭 신호의 상승 에지로부터 상기 펄스 신호까지의 제 1 게이트 지연; 및
    상기 펄스 신호로부터 상기 출력 클럭 신호까지의 제 2 게이트 지연을 포함하는, 멀티-모듈러스 분할기 회로.
  7. 제 1 항에 있어서,
    상기 펄스 스트레칭 회로는 RS-래치를 포함하는, 멀티-모듈러스 분할기 회로.
  8. 제 2 항에 있어서,
    각각의 2 또는 3 분할 셀은, 다수의 입력들이 상기 크리티컬 패스 외부에서 결합되도록 구성되는, 멀티-모듈러스 분할기 회로.
  9. 원하는 주파수의 출력 신호를 생성하는 위상-고정 루프로서,
    제어 전압을 생성하는, 위상 주파수 검출기, 차지 펌프, 및 루프 필터;
    주파수가 상기 제어 전압에 의존하는 신호를 생성하는 전압 제어 발진기; 및
    상기 전압 제어 발진기로부터 출력된 신호를 분할하는 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로로서, 상기 MMD 회로는 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드를 포함하며, 상기 MMD 회로는 상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 (stretching) 회로를 더 포함하는, 상기 멀티-모듈러스 분할기 회로를 포함하며,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 위상-고정 루프.
  10. 제 9 항에 있어서,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 위상-고정 루프.
  11. 제 10 항에 있어서,
    상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 중 어느 것도 입력 인버터 또는 출력 인버터를 포함하지 않는, 위상-고정 루프.
  12. 제 10 항에 있어서,
    상기 동적 플립 플롭들 양자 모두는 2 개의 패스 게이트 (pass gate) 들 및 인버터를 포함하며,
    상기 패스 게이트들의 각각은, 상기 입력 클럭 신호의 상승 에지에서만 출력이 변화하게 허용되도록 구성되는, 위상-고정 루프.
  13. 제 9 항에 있어서,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개의 게이트 지연들보다 많지 않은 게이트 지연들이 존재하도록 구성되는, 위상-고정 루프.
  14. 제 13 항에 있어서,
    상기 2 개의 게이트 지연들은,
    상기 입력 클럭 신호의 상승 에지로부터 상기 펄스 신호까지의 제 1 게이트 지연; 및
    상기 펄스 신호로부터 상기 출력 클럭 신호까지의 제 2 게이트 지연을 포함하는, 위상-고정 루프.
  15. 제 9 항에 있어서,
    상기 펄스 스트레칭 회로는 RS-래치를 포함하는, 위상-고정 루프.
  16. 제 10 항에 있어서,
    각각의 2 또는 3 분할 셀은, 다수의 입력들이 상기 크리티컬 패스의 외부에서 결합되도록 구성되는, 위상-고정 루프.
  17. 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로로서,
    입력 클럭 신호를 수신하는 클럭 입력; 및
    상기 입력 클럭 신호의 분할된 버전을 출력 클럭 신호로서 출력하는 클럭 출력을 포함하며,
    상기 MMD 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 멀티-모듈러스 분할기 회로.
  18. 제 17 항에 있어서,
    상기 입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드; 및
    상기 펄스 신호의 지속기간을 연장하여, 상기 출력 클럭 신호를 출력하는 펄스 스트레칭 (stretching) 회로를 더 포함하며,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 멀티-모듈러스 분할기 회로.
  19. 제 18 항에 있어서,
    상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 중 어느 것도 입력 인버터 또는 출력 인버터를 포함하지 않는, 멀티-모듈러스 분할기 회로.
  20. 제 18 항에 있어서,
    상기 동적 플립 플롭들 양자 모두는 2 개의 패스 게이트 (pass gate) 들 및 인버터를 포함하며,
    상기 패스 게이트들의 각각은, 상기 입력 클럭 신호의 상승 에지에서만 출력이 변화하게 허용되도록 구성되는, 멀티-모듈러스 분할기 회로.
  21. 제 18 항에 있어서,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개 이하의 게이트 지연들이 존재하도록 구성되는, 멀티-모듈러스 분할기 회로.
  22. 원하는 주파수의 출력 신호를 생성하는 위상-고정 루프로서,
    제어 전압을 생성하는 위상 주파수 검출기;
    주파수가 상기 위상 주파수 검출기에 의해 생성된 제어 전압에 의존하는 신호를 생성하는 전압 제어 발진기; 및
    상기 전압 제어 발진기로부터 출력된 신호를 분할하는 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로를 포함하며,
    상기 MMD 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 위상-고정 루프.
  23. 제 22 항에 있어서,
    상기 MMD 회로는,
    입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드; 및
    상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 (stretching) 회로를 포함하며,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 위상-고정 루프.
  24. 제 23 항에 있어서,
    상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 중 어느 것도 입력 인버터 또는 출력 인버터를 포함하지 않는, 위상-고정 루프.
  25. 제 23 항에 있어서,
    상기 동적 플립 플롭들 양자 모두는 2 개의 패스 게이트 (pass gate) 들 및 인버터를 포함하며,
    상기 패스 게이트들의 각각은, 상기 입력 클럭 신호의 상승 에지에서만 출력이 변화하게 허용되도록 구성되는, 위상-고정 루프.
  26. 제 23 항에 있어서,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개 이하의 게이트 지연들이 존재하도록 구성되는, 위상-고정 루프.
  27. 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로를 사용하는 방법으로서,
    입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 다수의 2 또는 3 분할 셀들의 캐스케이드; 및
    상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 펄스 스트레칭 (stretching) 회로를 포함하며,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 멀티-모듈러스 분할기 회로를 사용하는 방법.
  28. 제 27 항에 있어서,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 멀티-모듈러스 분할기 회로를 사용하는 방법.
  29. 제 28 항에 있어서,
    상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 중 어느 것도 입력 인버터 또는 출력 인버터를 포함하지 않는, 멀티-모듈러스 분할기 회로를 사용하는 방법.
  30. 제 28 항에 있어서,
    상기 동적 플립 플롭들 양자 모두는 2 개의 패스 게이트 (pass gate) 들 및 인버터를 포함하며,
    상기 패스 게이트들의 각각은, 상기 입력 클럭 신호의 상승 에지에서만 출력이 변화하게 허용되도록 구성되는, 멀티-모듈러스 분할기 회로를 사용하는 방법.
  31. 제 27 항에 있어서,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개 이하의 게이트 지연들이 존재하도록 구성되는, 멀티-모듈러스 분할기 회로를 사용하는 방법.
  32. 고주파수들에서의 동작을 위해 구성된 멀티-모듈러스 분할기 (multi-modulus divider; MMD) 회로로서,
    입력 클럭 신호를 분할하여, 펄스 신호를 생성하는 수단; 및
    상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 수단을 포함하며,
    상기 MMD 회로는 풀-스윙 (full-swing) 상보형 금속 산화물 반도체 (CMOS) 회로들을 사용하여 구현되고,
    상기 MMD 회로는 적어도 4 ㎓ 의 동작 주파수에 대해 구성되는, 멀티-모듈러스 분할기 회로.
  33. 제 32 항에 있어서,
    상기 입력 클럭 신호를 분할하여, 상기 펄스 신호를 생성하는 수단은, 다수의 2 또는 3 분할 셀들의 캐스케이드를 포함하며,
    각각의 2 또는 3 분할 셀은, 상기 2 또는 3 분할 셀의 크리티컬 패스 (critical path) 가 제 1 동적 플립 플롭, 제 2 동적 플립 플롭, 및 상기 제 1 동적 플립 플롭과 상기 제 2 동적 플립 플롭 사이의 2 개 이하의 로직 스테이지들을 포함하도록 구성되는, 멀티-모듈러스 분할기 회로.
  34. 제 32 항에 있어서,
    상기 펄스 신호의 지속기간을 연장하여, 출력 클럭 신호를 출력하는 수단은, 펄스 스트레칭 (stretching) 회로를 포함하며,
    상기 2 또는 3 분할 셀들의 캐스케이드 및 상기 펄스 스트레칭 회로는, 상기 입력 클럭 신호의 상승 에지와 상기 출력 클럭 신호의 상승 에지 사이에 2 개 이하의 게이트 지연들이 존재하도록 구성되는, 멀티-모듈러스 분할기 회로.
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