JP2012501110A - 低電力無線周波数分周器 - Google Patents
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Abstract
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルを含む。MMD回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含む。カスケードの2又は3分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。各2又は3分周セルは、2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、第1のダイナミックフリップフロップと第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている。
Description
本開示は、一般に電子回路に関する。より具体的には、本開示は、低電力無線周波数分周器(low power radio frequency divider)に関する。
いくつかの通信システムでは、周波数分周器は、入力信号からより低い周波数を生成する。一アプリケーションでは、例えば、周波数分周器はフェイズロックループ(phase-locked loop)(PLL)の一部であり、それは電圧制御発振器(voltage controlled oscillator)(VCO)を用いて所望の周波数のRFクロック信号を発生する。RFクロック信号は周波数分周器に入力され、それはより低い周波数信号を生成する。より低い周波数信号は、参照信号とともに位相周波数検出器(phase-frequency detector)に入力される。チャージポンプが、位相周波数検出器の出力によって制御される。チャージポンプ出力はループフィルタに接続され、より低い周波数信号の位相及び周波数が参照信号のそれとマッチするように、VCOの周波数を制御する。これは、より高い周波数であるが参照信号にフェイズロックされたRFクロック信号に帰着する。
参照信号は、VCO出力信号よりも低い周波数を有しているかもしれない。PLLは、VCO出力信号周波数が参照信号周波数の倍数となるように、周波数分周器を用いるかもしれない。デジタルロジックが周波数分周器を制御して、それが時間変化値(time-varying value)によってVCO出力信号を分周することを許容するかもしれない。これは、VCOが、周波数が参照信号の非整数倍であるかもしれない信号を出力することを、効果的に許容するかもしれない。
このタイプのPLLは、種々の送信機及び受信機を有する無線通信デバイスに利用されるかもしれない。周波数分周器を含む、無線周波数(radio frequency)信号を扱う回路は、高い周波数の動作を扱うことに適合されているべきである。
周波数分周回路(frequency divider circuit)は、フルスイング(full-swing)の相補型金属酸化物半導体(complementary metal-oxide-semiconductor)(CMOS)回路を用いてインプリメント(implement)されるかもしれない。フルスイングのCMOS回路の利用は、電流モードロジック(current mode logic)(CML)インプリメンテーションのような他のインプリメンテーションを上回る効果を提供するかもしれない。例えば、フルスイングのCMOS回路を用いてインプリメントされる周波数分周回路は、CMLを用いてインプリメントされた周波数分周回路よりも、少ない電力を要求し、少ないスペースを占め、及び少ないノイズを発生するかもしれない。
しかしながら、フルスイングのCMOS回路によってインプリメントされる公知の周波数分周器は、いくつかのアプリケーションに対して十分に高い周波数で動作させることができないかもしれない。本開示は、フルスイングのCMOS回路によってインプリメントされ、高い周波数での動作に対して構成された周波数分周器回路に関する。
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器(multi-module divider)(MMD)回路は、入力クロック信号を受け取るクロック入力と、出力クロック信号として入力クロック信号の分周されたバージョンを出力するクロック出力とを含むかもしれない。MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。MMD回路は、少なくとも4GHzの動作周波数について構成されているかもしれない。
本開示によれば、所望の周波数の出力信号を発生するフェイズロックループ(phase-locked loop)は、制御電圧を発生する位相周波数検出器(phase frequency detector)を含むかもしれない。フェイズロックループはまた、周波数が位相周波数検出器によって発生される制御電圧に依存する信号を発生する電圧制御発振器(voltage controlled oscillator)を含むかもしれない。フェイズロックループはまた、電圧制御発振器から出力される信号を分周するマルチモジュール分周器(MMD)回路を含むかもしれない。MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。MMD回路は、少なくとも4GHzの動作周波数について構成されているかもしれない。
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路は、入力クロック信号を分周してパルス信号を生成するための手段を含むかもしれない。MMD回路はまた、パルス信号の期間(duration)を伸張(extend)し、出力クロック信号を出力するための手段を含むかもしれない。MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。MMD回路は、少なくとも4GHzの動作周波数について構成されているかもしれない。
本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セル(cascade of multiple divide-by-2-or-3 cells)を含むかもしれない。MMD回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路(pulse stretching circuit)を含むかもしれない。カスケードの2又は3分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。各2又は3分周セルは、2又は3分周セルのクリティカルパス(critical path)が、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、第1のダイナミックフリップフロップと第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージ(no more than two logic stages)とを備えるようにオーガナイズされている(organized)かもしれない。
本開示によれば、所望の周波数の出力信号を発生するフェイズロックループは、制御電圧を発生する位相周波数検出器(phase frequency detector)、チャージポンプ(charge pump)及びループフィルタ(loop filter)を含むかもしれない。フェイズロックループはまた、周波数が制御電圧に依存する信号を発生する電圧制御発振器を含むかもしれない。フェイズロックループはまた、電圧制御発振器から出力される信号を分周するマルチモジュール分周器(MMD)回路を含むかもしれない。MMDは、入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルを含むかもしれない。MMDはまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含むかもしれない。カスケードの2又は3分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされるかもしれない。各2又は3分周セルは、2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、第1のダイナミックフリップフロップと第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージ(no more than two logic stages)とを備えるようにオーガナイズされているかもしれない。
図1は、無線周波数(radio frequency)(RF)フェイズロックループ(phase locked loop)(PLL)回路102を示している。RFPLL回路102は、RFクロック信号を発生する電圧制御発振器(voltage controlled oscillator)(VCO)104を含んでいる。RFクロック信号は、トランシーバーに供給されるかもしれない。RFクロック信号はまた、周波数分周器(frequency divider)に供給され、それはマルチモジュール分周器(multi-modulus divider)(MMD)として、描かれたRFPLL回路102にインプリメントされているかもしれない。
図1に示されたRFPLL回路102は、MMD回路108を含んでいる。MMD回路108は、フルスイング(full-swing)の相補型金属酸化物半導体(complementary metal-oxide-semiconductor)(CMOS)回路を用いてインプリメントされている。MMD回路108は、RFクロック信号を分周し、Fv110を生成する。MMD回路106を用いることは、CMLロジックによってインプリメントされた従来のMMD回路を上回る効果を提供するかもしれない。例えば、MMD回路108は、従来のCMLMMD回路よりも、少ない電力を要求し、少ないスペースを占め、及び少ないノイズを発生するかもしれない。
有効なこととして、MMD回路108は、高クロック周波数(例えば、少なくとも4GHz)で動作できるように最適化されている。これは、最適化の組み合わせを用いて達成される。例えば、MMD回路108内のロジックは、クリティカルパス(critical path)、すなわち回路106が動作することができる周波数に影響するパス、のためにゲート遅延を最小にするように配置されている。他の最適化は、入力及び出力インバータを有さないダイナミックフリップフロップが用いられることである。他の最適化は、使用されるいくつかのトランジスタが、ピーク動作周波数を最大にするようなサイズであることである。他の最適化は、MMD回路108のレイアウトが、高周波数を達成するために構成されていること(すなわち、多くのドレインシェアリング(drain sharing)及び最小クロックルーティング(clock routing))である。これらの最適化のそれぞれは、以下に詳細に説明されるであろう。
水晶発振器(crystal oscillator)(TCXO)114が、参照信号(reference signal)Frを生成する。参照信号Frは、水晶発振器バッファ(XOBUF)118によってバッファされる。
位相周波数検出器(phase frequency detector)(PFD)120は、Fv及びFrの位相を比較する。この比較に基づいて、PFD120は、チャージポンプ(CP)122を制御して、チャージがループフィルタ124に対してソース(source)或いはシンク(sink)するようにする。ループフィルタ124は、チューニング電圧Vtuneを生成する。チューニング電圧Vtuneは、VCO104にフィードバックされ、それはVCO104の周波数を制御する。
MMD回路108がRFクロック信号を分周するファクタは、整数分周比(integer divide ratio)Nに依存する。デルタ−シグマモジュレータ(delta-sigma modulator)(DSM)128は、非整数値で分周することを可能にする。DSM128は、所望の平均比率を維持するために、整数分周比Nを変化させる。例えば、193.5で分周するために、分周比は193と194との間で平等に(evenly)変えられるかもしれない。他の例として、193.1で分周するために、MMD回路108が9サイクルについて193で分周し且つ1サイクルについて194で分周するように、分周比Nが変えられるかもしれない。加算器(summer)134は、整数分周比NとDSMによって供給される値mとを加算して、瞬時の(instantaneous)整数分周比を生成する。
図2は、フェイズロックループ回路102を用いるための方法200を示している。方法200にしたがえば、位相周波数検出器120、チャージポンプ112及びループフィルタ124が、制御電圧Vtuneを発生する(202)。電圧制御発振器104が、周波数が制御電圧Vtuneに依存する信号Fvを発生する(204)。
MMD回路108は、電圧制御発振器104から出力される信号Fvを分周する。MMD回路108は、入力クロック信号を分周してパルス信号を生成するように動作するカスケードの複数の(例えば、7)2又は3分周セル(cascade of multiple divide-by-2-or-3 cells)を含んでいる(206)。MMD回路108はまた、パルス信号の期間(duration)を伸張(extend)し、出力クロック信号を出力するように動作するパルスストレッチング回路(pulse stretching circuit)を含んでいる(208)。カスケードの2又は3分周セル及びパルスストレッチング回路を含むMMD回路108の動作は、以下に詳細に説明される。
上述した図2の方法200は、図2Aに示されたミーンズプラスファンクション(means-plus-function)ブロック200Aに対応した、種々のハードウェア及び/又はソフトウェアコンポーネント及び/又はモジュールによって実行されるかもしれない。換言すれば、図2に示されたブロック202から208は、図2Aに示されたミーンズプラスファンクションブロック202Aから208Aに対応する。
図3は、MMD回路108における7つのカスケードの2又は3分周(Div23)セル336を示している。各Div23セル336は、2分周又は3分周が可能である。
各Div23セル336は、以下の入力を含んでいる:clk、clkB、S、及びMCINB。各Div23セル336は、以下の出力を含んでいる:Q、QB、及びMCOB。これらの入力及び出力は、以下に詳細に説明されるであろう。
フルスイングの相補的クロック(complementary clocks)である信号clk及びclkBは、Div23セル336aに入力される。第1のDiv23セル336aは、clk及びclkBを分周し、D0及びD0Bを生成し、それは入力として第2のセル336bに供給される。第2のDiv23セル336bは、D0及びD0Bを分周し、D1及びD1Bを生成し、それは入力として第3のセル336cに供給される。第3のDiv23セル336cは、D1及びD1Bを分周し、D2及びD2Bを生成し、それは入力として第4のセル336dに供給される。これは、第7のセル336gがD5及びD5Bを分周して、D6及びD6Bを生成するまで続けられる。
上述したように、各Div23セル336は、MCOB出力を含んでいる。反転された最大カウント出力信号(inverted maximum count out signal)(MCOB<n>)は、MCOB出力から出力される。“最大カウント”が特定のDiv23セル336に対して到達したとき、Div23セル336によるMCOB<n>信号出力がハイになる。これは、以下に詳細に説明される。
さらに、各Div23セル336は、SIV<n>信号を受け取るS入力を含んでいる。特定のDiv23セル336に対するS入力は、Div23セル336が2分周するか3分周するかを示す。S入力がロウであれば、Div23セル336は2分周をする。S入力がハイであれば、Div23セル336は3分周をする。
各Div23セル336は、最初に2分周をする。第7のセル336fが2分周をすると、それはS入力を評価する。S入力がハイであると、3分周となり、それはMCOB<6>がハイとなる前に(すなわち、その“最大カウント”に達する前に)1エクストラ入力クロックサイクルになるであろうことを意味する。次のクロックサイクルでは、次のD4の立ち上がりエッジにおいて、S入力がハイ又はロウのどちらであるかに依存して、再び見る第2又は第3のクロックのいずれかにおいて、第6のセル336fはMCOB<5>信号を生成するであろう。このプロセスは、MCOB<0>がハイとなるまで、カスケードのDiv23セル336を後退させることを続ける。
MCOB<0>信号は、短いパルス信号である。MCOB<0>信号はパルスストレッチング回路に供給され、それは、出力クロック信号を生成するために、MCOB<0>信号の期間(duration)を伸張させる(extend)。これは、以下に詳細に説明されるであろう。
上述したように、MMD回路108は、高クロック周波数で動作することができるように最適化されている。これらの最適化のいくつかは、各個別のDiv23セル336の内部のオーガナイゼーション及びレイアウトに関連している。
図4は、Div23セル336のハイレベルブロック図である。Div23セル336は、第1のダイナミックフリップフロップ438、第2のダイナミックフリップフロップ440、第1のインバータ442、第2のインバータ444、第3のインバータ446、第1のNANDゲート448、第2のNANDゲート450、第3のNANDゲート452、及びNORゲート454を含んでいる。
Div23セル336は、clk入力を含んでいる。clk入力は、Div23セル336が全てのカスケードのDiv23セル336a−gのどこに位置しているかに依存して、相補的入力クロック信号(すなわち、clk/clkB信号)或いは相補的分周クロック信号(すなわち、D0/D0B、D1/D1B、等)のいずれかを受け取る。
Div23セル336はまた、S入力を含み、それは上述したように、Div23セル336が2分周をするか或いは3分周をするかのいずれかを指示する。Div23セル336はまた、Q出力及びQB出力を含み、Q及びQBは相補的信号である。Q及びQB出力は、相補的クロック入力の分周バージョン(divided version)である。例えば、Div23セル336が全てのカスケードの中の第1のDiv23セル336aであるとすると、相補的クロック入力はclk及びclkBであり、相補的分周出力はD0及びD0Bである。Div23セル336が全てのカスケードの中の第2のDiv23セル336bであるとすると、相補的クロック入力はD0及びD0Bであり、相補的分周出力はD1及びD1Bである。
Div23セル336はまた、反転された最大カウント入力(inverted maximum count input)(MCINB)信号を含み、それはMCIN信号を生成するために反転される。MCINB/MCIN信号は、ダウンストリームDiv23セル336が最大カウントに到達したか否かを指し示す。例えば、Div23セル336がカスケードの中の第1のDiv23セル336aであるとすると、MCINB/MCIN信号は、第2のDiv23セル336bが最大カウントに達したか否かを指し示す。
Div23セル336は、MCINBがロウである(MCINがハイである)ときを除いて2分周であり、ダウンストリームDiv23セル336が最大カウントに到達したことを指し示す。その点において、S入力が評価される。S入力がハイであるとすると、Div23セル336は、MCOBがハイになる前にさらに1つの入力クロックサイクルを待つ。
分周サイクル毎に1回、MCINBがロウとなる(MCINがハイとなる)。カスケードのDiv23セル336a−fの全てのゴールは、いくつかのNで分周されることである。したがって、全てのN入力クロックサイクルで、MCINBがロウになると、それはロウにとどまる。MCINBがロウであるときには、Div23セル336はSを評価する。Sがロウであると、MCOBがハイになる。しかしながら、Sがハイであると、MCOBがハイになる前に、Div23セル336は1エクストラ入力クロックサイクルを待つ。
2−3信号が第1のダイナミックフリップフロップ438によって出力され、入力として第1のNANDゲート448に供給される。MCINBがロウで、Sがハイであると、2−3信号がロウであり、エクストラサイクルでQがハイにとどまる(すなわち、Div23セル336は3分周する)。そうでなければ、2−3信号はハイであり、Qはトグル(toggle)となる。
第2のダイナミックフリップフロップ440から第1のダイナミックフリップフロップ438までのパス(path)は、Div23セル336のクリティカルパス488であると考えられるかもしれない。このクリティカルパス488は、Div23セル336が(その結果としてMMD回路全体が)正しく動作することができる最も高い周波数を決める1つのファクタである。
有利なこととして、Div23セル336内のロジックは、このクリティカルパス488に対してゲート遅延を最小にするようにアレンジされている。例えば、第1及び第2のダイナミックフリップフロップ438、448は、入力及び出力インバータを含んでいない。それ故、これらのダイナミックフリップフロップ438、448は、2パスゲート遅延及び1インバータ遅延だけを含む。これは、以下に詳細に説明されるであろう。
さらに、第2のダイナミックフリップフロップ440と第1のダイナミックフリップフロップ438との間に位置するクリティカルパス488の部分は、2つのロジックステージだけ、すなわち第2のインバータ442及びNORゲート454を含んでいる。Div23セルの以前のインプリメンテーションは、フリップフロップ間に少なくとも3つのロジックステージを含んでいる。クリティカルパス488における3ロジックステージから2ロジックステージへの減少は、MMD回路108全体が高周波数で動作することができることを可能とすることを助ける1つのファクタである。
MCIN及びS入力がクリティカルパス488の外側で結合されている、すなわちNANDゲート450によって結合されていることに留意すべきである。これは、クリティカルパス488内に含まれるロジックステージの数を最小にするためになされている。
図5は、第1のダイナミックフリップフロップ438のトランジスタレベルの図である。第1のダイナミックフリップフロップ438は、第1のトランジスタ456、第2のトランジスタ458、第3のトランジスタ460、第4のトランジスタ462、第5のトランジスタ464、及び第6のトランジスタ466を含んでいる。
第1のトランジスタ456及び第2のトランジスタ458は、第1のパスゲート(pass gate)468を形成する。第3のトランジスタ460及び第4のトランジスタ462は、インバータ470を形成する。第5のトランジスタ464及び第6のトランジスタ466は、第2のパスゲート472を形成する。
第1のパスゲート468内において、clkB信号は第1のトランジスタ456のゲートに接続されている。clk信号は第2のトランジスタ458のゲートに接続されている。第2のパスゲート472内において、clk信号は第5のトランジスタ464のゲートに接続されている。clkB信号は第6のトランジスタ466のゲートに接続されている。
d0信号は、第1及び第2のトランジスタ456、458のドレインに接続されている。d0信号は、第1のダイナミックフリップフロップ438への入力であると考えられるかもしれない。
q0B信号は、第5及び第6のトランジスタ464、466のソースに接続されている。q0B信号は、第1のダイナミックフリップフロップ438の出力であると考えられるかもしれない。
clkがロウである(clkBがハイである)とき、第1のトランジスタ456及び第2のトランジスタ458はターンオンする。その結果、d0はy0に伝播し、それはインバータ470によって反転され、y0Bが生成される。
clkが立ち上がると、第1のトランジスタ456及び第2のトランジスタ458はターンオフする。その結果、y0はハイインピーダンス状態になる。言い換えると、第1及び第2のトランジスタ456、458の寄生キャパシタンスのために、y0はアイソレートされて同一の電圧のままである。したがって、クロックサイクルの半分で、y0はd0の変化をトラック(track)する。clkがハイになると、y0はclkがハイになったときにサンプルされた値を維持する。
clkが立ち上がると、第5のトランジスタ464及び第6のトランジスタ466はターンオンし、y0Bはq0B上へドライブされる。それは、clkが再びロウになるまで続く。clkがロウになると、第5のトランジスタ464及び第6のトランジスタ466はターンオフし、q0Bは変化しない。
したがって、第1のパスゲート468は、clkがロウのときにだけ、y0が変化することを許容する。第2のパスゲート472は、clkがハイのときにだけ、q0Bが変化することを許容する。これらの2つのパスゲート468、472を一緒に置くことで、q0Bはclkの立ち上がりエッジでのみ変化することが許容される。より具体的には、y0はclkがロウの最中にまず変化し、それはy0Bを変化させる。しかしながら、短い時間の間、clkがロウであった後でのみy0Bは変化する。短い時間の間、clkがロウであるため、それは第5のトランジスタ464及び第6のトランジスタ466がターンオフすることを意味する。そのため、y0Bが変化しても、q0Bは、それらの間のトランジスタ464、466がターンオフするため、そのときには変化しない。clkがハイになると、y0Bがq0B上にドライブされる。clkがハイになった瞬間に、q0Bは変化することができ、clkの次の立ち上がりエッジまで再び変化することはない。
Div23セル336内の第2のダイナミックフリップフロップ440は、図5に示された第1のダイナミックフリップフロップ438と同様に構成されているかもしれない。第2のダイナミックフリップフロップ440は、図6に示され、それに関連させて短く説明される。
インバータは、典型的には、フリップフロップの入力及び出力をバッファするために用いられる。しかしながら、Div23セル336内の第1のダイナミックフリップフロップ438は、入力インバータ或いは出力インバータを含んでいない。Div23セル336内の第2のダイナミックフリップフロップ440もまた、入力インバータ或いは出力インバータを含んでいない。それ故、ダイナミックフリップフロップ438、440は、2つのパスゲート遅延及び1つのインバータ遅延しか含んでいない。入力インバータ及び出力インバータを除去したことにより、クリティカルパス488内の遅延は減少する。入力インバータ及び出力インバータの除去は、MMD回路108全体が高周波数で動作することができることを可能とすることの助けの1つである。
図6は、図4のDiv23セル336内の第2のダイナミックフリップフロップ440及びNANDゲート452を示したトランジスタレベルの図である。第2のダイナミックフリップフロップ440は、第1のトランジスタ656、第2のトランジスタ658、第3のトランジスタ660、第4のトランジスタ662、第5のトランジスタ664、及び第6のトランジスタ666を含んでいる。第1のトランジスタ656及び第2のトランジスタ658は、第1のパスゲート668を形成する。第3のトランジスタ660及び第4のトランジスタ662は、インバータ670を形成する。第5のトランジスタ664及び第6のトランジスタ666は、第2のパスゲート672を形成する。
第1のパスゲート668内において、clkB信号は第1のトランジスタ656のゲートに接続されており、clk信号は第2のトランジスタ658のゲートに接続されている。第2のパスゲート672内において、clk信号は第5のトランジスタ664のゲートに接続されており、clkB信号は第6のトランジスタ666のゲートに接続されている。
d1信号は、第1及び第2のトランジスタ656、658のドレインに接続されている。d1信号は、第2のダイナミックフリップフロップ440への入力であると考えられるかもしれない。
q1B信号は、第5及び第6のトランジスタ664、666のソースに接続されている。q1B信号は、第2のダイナミックフリップフロップ440の出力であると考えられるかもしれない。
第2のダイナミックフリップフロップ440は、図5に関連して説明された第1のダイナミックフリップフロップ438と同様に動作する。第1のパスゲート668は、clkがロウのときにのみ、y1を変化させる。第2のパスゲート672は、clkがハイのときにのみ、q1Bを変化させる。これらの2つのパスゲート668、672を一緒に置くことで、q1Bはclkの立ち上がりエッジでのみ変化することが許容される。
上述したように、MMD回路108内のロジックは、クリティカルパスに対するゲート遅延を最小にするように最適化されている。これらの最適化の1つは、入力クロック信号(clk)の立ち上がりエッジから出力クロック信号(FvC1V)の立ち上がりエッジまでの速いパス(fast path)があることである。これは、サプライインデューストジッタ(supply-induced jitter)(すなわち、パワーサプライ上のノイズの変動が出力クロックのタイミングに影響する程度)を最小にすることを助ける。入力クロック信号の立ち上がりエッジから出力クロック信号の立ち上がりエッジまでの速いパス(fast path)は、入力クロック信号の立ち上がりエッジからMCOB<0>までの速いパスと、MCOB<0>からFvC1Vの立ち上がりエッジまでの速いパスとからなる。
clkの立ち上がりエッジからMCOB<0>までの速いパス(fast path)は、図6に示されている。上に示したように、clkがハイになると、q1Bは変化することができる。これは、clkがハイになったときにトランジスタ664、666がターンオンし、y1Bをq1Bに伝播させるためである。q1B信号は、NANDゲート452内のトランジスタ676のゲートに接続されている。MCOB信号は、このトランジスタ676のドレインからもたらされる。したがって、入力信号の立ち上がりエッジからMCOB<0>まで丁度1クロックゲート遅延がある(すなわち、NANDゲート452内のトランジスタ676)。clkの立ち上がりエッジからMCOB<0>までの速いパスは、サプライインデューストジッタ(supply-induced jitter)を最小にすることを助ける1つのファクタであり、それは、高周波数で動作させながら、MMD回路108のパフォーマンス全体を向上させるかもしれない。
上に示したように、MCOB<0>信号は、短いパルス信号である。MCOB<0>信号は、パルスストレッチング回路に供給され、出力クロック信号FvC1Vを生成するためにMCOB<0>信号の期間(duration)を伸張する(extend)。図7は、パルスストレッチング回路778を示したトランジスタレベルの図であり、それはRSラッチ778としてインプリメントされる。
RSラッチ778は、第1のNANDゲート780及び第2のNANDゲート782を含んでいる。MCOB<0>信号は、第2のNANDゲート782に入力される。MCOBpulseBと呼ばれる信号は、第1のNANDゲート780に入力される。Fv1CV信号は、第2のNANDゲート782によって出力される。
第1及び第2のNANDゲート780、782の出力は、クロス結合されている(cross-coupled)。それ故、2つのNANDゲート780、782はRSラッチ778を形成し、それは1つの入力がロウとなるとその出力がハイとなる。特に、MCOB<0>がロウになると、出力FvC1Vはハイとなる。
MCOBpulseB信号は、リセット信号である。それは、トータルのクロックサイクル時間のいくらかのパーセンテージ(例えば、20%)の後にRSラッチ778をリセットする。
上に示したように、RSラッチ778は、パルスストレッチング回路として考えられるかもしれない。MCOB<0>は、非常に速いパルス(fast pulse)である。それは、1つのRFクロックサイクルについてだけハイである。RSラッチ778は、入力としてMCOB<0>を受け取り、それは、はるかに低い周波数(例えば、40MHz)クロックサイクルのいくらかのパーセンテージについてハイにとどまる信号(FvC1V)を出力する。言い換えると、短いパルスMCOB<0>は、RSラッチ778をセットするために用いられる。それは、リセット信号MCOBpulseBがロウになるまで数クロックサイクルについてセットにとどまり、それはRSラッチ778をリセットする。
上に示したように、MMD回路108内のロジックは、クリティカルパスに対するゲート遅延を最小にするように最適化されている。これらの最適化の1つは、入力クロック信号(clk)の立ち上がりエッジから出力クロック信号(FvC1V)の立ち上がりエッジまでの速いパス(fast path)があることである。これは、サプライインデューストジッタ(supply-induced jitter)を最小にすることを助ける。入力クロック信号の立ち上がりエッジから出力クロック信号の立ち上がりエッジまでの速いパス(fast path)は、入力クロックの立ち上がりエッジからMCOB<0>までの速いパスと、MCOB<0>からFvC1Vの立ち上がりエッジまでの速いパスとからなる。
MCOB<0>からFvC1Vの立ち上がりエッジまでの速いパスは、図7に示されている。特に、MCOB<0>とFvC1Vの立ち上がりエッジとの間に、丁度1ゲート遅延がある(NANDゲート782内のトランジスタ790)。
それ故、入力クロックの立ち上がりエッジからFvC1Vの立ち上がりエッジまで、2ゲート遅延だけがある。上述したように、入力クロックの立ち上がりエッジからMCOB<0>までに1ゲート遅延がある(すなわち、NANDゲート452内のトランジスタ676)。そして、述べたように、MCOB<0>とFvC1Vの立ち上がりエッジとの間に、丁度1ゲート遅延がある(NANDゲート782内のトランジスタ790)。clkの立ち上がりエッジからFvC1Vの立ち上がりエッジまでの速いパスは、サプライインデューストジッタ(supply-induced jitter)を最小にすることを助ける1つのファクタであり、それは、高周波数で動作させながら、MMD回路108のパフォーマンス全体を向上させるかもしれない。
上に示したように、MMD回路108は、高クロック周波数で動作できるように最適化されている。これらの最適化のいくつかは、すでに述べてきた。他の最適化は、MMD回路108で用いられるいくつかのトランジスタが、ピーク動作周波数を最大にするようなサイズにされていることである。
図8は、トランジスタサイジングに関連した最適化の例を示している。特に、図8は、DiV23セル336内のNORゲート454を示している。NORゲート454は、第1のトランジスタ884、第2のトランジスタ886、第3のトランジスタ888、第4のトランジスタ890、第5のトランジスタ892、及び第6のトランジスタ894を含んでいる。q1信号は、NORゲート454に入力されている。
第1のトランジスタ884及び第2のトランジスタ886は、3.2μの幅を有している。第3のトランジスタは、700nmの幅を有している。(3つのトランジスタ884、886、888は全て、100nmの長さを有している。)それ故、第1及び第2のトランジスタ884、886の幅と第3のトランジスタ888の幅との間の比率は、概ね5:1である。
第4のトランジスタ890及び第5のトランジスタ892の幅は、第1のトランジスタ884及び第2のトランジスタ886の幅と同じである(すなわち、3.2μ)。第6のトランジスタ894の幅は、第3のトランジスタ888の幅と同じである(すなわち、700nm)。それ故、第4及び第5のトランジスタ890、892の幅と第6のトランジスタ894の幅との間の比率は、概ね5:1である。
この比率は、コンベンショナルなNORゲートのCMOSインプリメンテーションの対応する比率、概ね4:1よりも大きい。言い換えると、第1及び第2のトランジスタ884、886と第4及び第5のトランジスタ890、892は、コンベンショナルなNORゲートのCMOSインプリメンテーションよりも広い。
トランジスタ884、886及びトランジスタ890、892の幅が増加することは、MMD回路108内のトランジスタのサイジングに関連した最適化の1つの例である。トランジスタのスピードは幅とともに増加するため、増加したトランジスタの幅は、MMD回路108全体が高周波数で動作することができることを可能とする助けの1つのファクタである。
他の最適化は、MMD回路108のレイアウトが、高周波数を達成するために最適化されていることである(すなわち、多数のドレインシェアリング(lots of drain sharing)及び(最小のクロックルーティング(minimal clock routing))。
図9は、無線デバイス902で用いられるかもしれない種々のコンポーネントを示している。無線デバイス902は、ここで述べたMMD回路108で用いるかもしれないデバイスの例である。無線デバイス902は、ベースステーション或いはリモートステーションである。
無線デバイス902は、無線デバイス902の動作を制御するプロセッサ904を含んでいるかもしれない。プロセッサ904は、中央処理ユニット(CPU)と呼ばれるかもしれない。リードオンリメモリ(ROM)及びランダムアクセスメモリ(RAM)の両方を含むかもしれないメモリ906は、プロセッサ904にインストラクション及びデータを供給する。メモリ906の一部は、不揮発性ランダムアクセスメモリ(NVRAM)を含むかもしれない。プロセッサ904は典型的には、メモリ906に記憶されたプログラムインストラクションに基づいて、ロジカル及びアリスマティックオペレーションを実行する。メモリ906内のインストラクションは、ここで述べられた方法をインプリメントするために実行されるかもしれない。
無線デバイス902は、無線デバイス902と遠隔地との間のデータの送信及び受信を可能にするために、送信機910及び受信機912を含んだハウジング908を含んでいるかもしれない。送信機910及び受信機912は、トランシーバー914へと結合されるかもしれない。アンテナ916は、ハウジング908に取り付けられ、トランシーバー914に電気的に結合されている。無線デバイス902は、複数の送信機、複数の受信機、複数のトランシーバー及び/又はアンテナ(図示せず)を含むかもしれない。
無線デバイス902はまた、トランシーバー914によって受信される信号のレベルを検出し及び量るために用いられる信号検出器918を含んでいるかもしれない。信号検出器918は、トータルエネルギー、擬似ノイズ(PN)チップ毎のパイロットエネルギー、パワースペクトラル密度及び他の信号、といった信号を検出するかもしれない。無線デバイス902はまた、信号を処理するために用いるデジタルシグナルプロセッサ(DSP)920を含んでいるかもしれない。
無線デバイス902の種々のコンポーネントは、データバスに加えて、パワーバス、制御信号バス、ステータス信号バスを含むかもしれないバスシステム922によって、互いに結合されるかもしれない。しかしながら、明確化のために、種々のバスは、バスシステム922として、図9では示されている。
特許請求の範囲は、上述した詳細な構成及びコンポーネントに限定されるものではない。種々の変更、チェンジ及びバリエーションが、特許請求の範囲から逸脱することなく、ここで述べられたシステム、方法及び装置のアレンジメント、動作及び細目においてなされるかもしれない。
Claims (34)
- 高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路であって、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
を備え、
前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
マルチモジュール分周器(MMD)回路。 - 各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項1のMMD回路。 - 前記第1のダイナミックフリップフロップ及び前記第2のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項2のMMD回路。 - 前記ダイナミックフリップフロップのいずれも2つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項2のMMD回路。 - 前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項1のMMD回路。 - 前記2ゲート遅延は、
前記入力クロック信号の前記立ち上がりエッジから前記パルス信号までの第1のゲート遅延と、
前記パルス信号から前記出力クロック信号までの第2のゲート遅延と、
を備える請求項5のMMD回路。 - 前記パルスストレッチング回路は、RSラッチを備える
請求項1のMMD回路。 - 各2又は3分周セルは、複数の入力が前記クリティカルパスの外側で結合されるようにオーガナイズされている
請求項2のMMD回路。 - 所望の周波数の出力信号を発生するフェイズロックループであって、
制御電圧を発生する位相周波数検出器、チャージポンプ及びループフィルタと、
周波数が前記制御電圧に依存する信号を発生する電圧制御発振器と、
前記電圧制御発振器から出力される信号を分周するマルチモジュール分周器(MMD)回路であって、前記MMD回路が、入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルを備え、前記MMD回路が、前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路をさらに備えた、マルチモジュール分周器(MMD)回路と、
を備え、
前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
フェイズロックループ。 - 各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2つよりも多くないロジックステージとを備えるようにオーガナイズされている
請求項9のフェイズロックループ。 - 前記第1のダイナミックフリップフロップ及び前記第2のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項10のフェイズロックループ。 - 前記ダイナミックフリップフロップのいずれも2つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項10のフェイズロックループ。 - 前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項9のフェイズロックループ。 - 前記2ゲート遅延は、
前記入力クロック信号の前記立ち上がりエッジから前記パルス信号までの第1のゲート遅延と、
前記パルス信号から前記出力クロック信号までの第2のゲート遅延と、
を備える請求項13のフェイズロックループ。 - 前記パルスストレッチング回路は、RSラッチを備える
請求項9のフェイズロックループ。 - 各2又は3分周セルは、複数の入力が前記クリティカルパスの外側で結合されるようにオーガナイズされている
請求項10のフェイズロックループ。 - 高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路であって、
入力クロック信号を受け取るクロック入力と、
前記入力クロック信号の分周されたバージョンを出力クロック信号として出力するクロック出力と、
を備え
前記MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
マルチモジュール分周器(MMD)回路。 - 前記入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルと、
前記パルス信号の期間を伸張し、前記出力クロック信号を出力するパルスストレッチング回路と、
をさらに備え、
各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項17のMMD回路。 - 前記第1のダイナミックフリップフロップ及び前記第2のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項18のMMD回路。 - 前記ダイナミックフリップフロップのいずれも2つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項18のMMD回路。 - 前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項18のMMD回路。 - 所望の周波数の出力信号を発生するフェイズロックループであって、
制御電圧を発生する位相周波数検出器と、
周波数が前記位相周波数検出器によって発生された前記制御電圧に依存する信号を発生する電圧制御発振器と、
前記電圧制御発振器から出力される信号を分周するマルチモジュール分周器(MMD)回路と、
を備え、
前記MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
フェイズロックループ。 - 前記MMD回路は、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
備え、
各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項22のフェイズロックループ。 - 前記第1のダイナミックフリップフロップ及び前記第2のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項23のフェイズロックループ。 - 前記ダイナミックフリップフロップのいずれも2つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項23のフェイズロックループ。 - 前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項23のフェイズロックループ。 - 高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路を用いるための方法であって、
入力クロック信号を分周してパルス信号を生成するカスケードの複数の2又は3分周セルと、
前記パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路と、
を備え、
前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
方法。 - 各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項27の方法。 - 前記第1のダイナミックフリップフロップ及び前記第2のダイナミックフリップフロップいずれも、入力インバータ又は出力インバータを含んでいない
請求項28の方法。 - 前記ダイナミックフリップフロップのいずれも2つのパスゲート及びインバータを備え、前記パスゲートのそれぞれは、出力が前記入力クロック信号の立ち上がりエッジでのみ変化することが許容されるように構成されている
請求項28の方法。 - 前記カスケードの2又は3分周セル及び前記パルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項27の方法。 - 高周波数で動作するように構成されたマルチモジュール分周器(MMD)回路であって、
入力クロック信号を分周してパルス信号を生成するための手段と、
前記パルス信号の期間を伸張し、出力クロック信号を出力するための手段と、
を備え、
前MMD回路は、フルスイングの相補型金属酸化物半導体(CMOS)回路を用いてインプリメントされ、
前記MMD回路は、少なくとも4GHzの動作周波数について構成されている
マルチモジュール分周器(MMD)回路。 - 前記入力クロック信号を分周して前記パルス信号を生成するための前記手段は、カスケードの複数の2又は3分周セルを備え、各2又は3分周セルは、前記2又は3分周セルのクリティカルパスが、第1のダイナミックフリップフロップと、第2のダイナミックフリップフロップと、前記第1のダイナミックフリップフロップと前記第2のダイナミックフリップフロップとの間の2よりも多くないロジックステージとを備えるようにオーガナイズされている
請求項32のMMD回路。 - 前記パルス信号の前記期間を伸張するための手段は、パルスストレッチング回路を備え、前記カスケードの2又は3分周セル及びパルスストレッチング回路は、前記入力クロック信号の立ち上がりエッジと前記出力クロック信号の立ち上がりエッジとの間で2よりも多くないゲート遅延があるようにオーガナイズされている
請求項32のMMD回路。
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