CN104639124B - 提高时序器件输入信号的建立时间和保持时间裕量的方法和电路 - Google Patents

Abstract

本发明涉及一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

Description

提高时序器件输入信号的建立时间和保持时间裕量的方法和 电路

技术领域

本发明涉及数字电路，尤其是涉及提高时序器件输入信号的建立时间和保持时间裕量的方法和电路。

背景技术

随着电子技术的发展，数字电子系统的工作频率越来越高，对信号时序关系的要求也越来越严格。为了保证数字电子系统能够稳定地工作，需要对系统中时序器件的时序参数进行测试。这些时序参数包括信号的建立时间(setup time)和保持时间(hold time)。

建立时间和保持时间是测试时序器件对输入信号(例如数字信号、地址信号、片选信号等)和时钟信号之间的时间要求，它们表征了时钟边沿触发前后数据需要在时序器件的输入持续时间，是时序器件本身的特性。其中，建立时间是指触发器的时钟信号上升沿(如果时钟是上升沿有效的话)到来以前，数据稳定不变的时间。输入信号应至少提前时钟上升沿Tsu时间到达时序器件，这个Tsu就是建立时间；如不满足前述条件，这个数据就不能被这一时钟正确触发采样，可能采到错误的信号数值。保持时间是指触发器的时钟信号上升沿到来以后，数据也必须至少保持一段时间Th，数据保持不变以便能够稳定读取。如果数据保持的时间位达到Th，数据便不能被有效读取并转换为输出。图1示出一个信号D0需要满足的建立时间Tsu和保持时间Th的示意图。

对一个时序器件而言，建立时间和保持时间的要求必须同时被满足。对时序设计而言，理想的方法自然是选择具有较短建立时间和保持时间要求的时序器件以同时满足着两个要求，然而这会受限于技术和成本。如果两个要求中只有一个未被满足且另一个有裕量，时序设计时通常可以通过调整输入信号和时钟信号的相对关系来满足该要求。以图2为例，数据信号D0仅能在时钟clk的某一上升沿之前T1时间建立，无法满足建立时间Tsu，但数据信号D0在时钟clk的某一上升沿之后维持了时间T2，能够轻易满足保持时间Th，这时可使时钟信号clk延迟为时钟clk’，可以使得建立时间和保持时间均得到满足。

由于输入信号通常会维持一个时钟周期，而时序器件所要求的建立时间和保持时间之和通常显著小于一个时钟周期，因此上述的输入信号和时钟信号的相对关系调整通常可以同时满足建立时间和保持时间的要求。

然而在实际的数字电子系统中，仍可能有个别时序器件或电路要求较长的建立时间和/或保持时间，其结果是，建立时间和保持时间之和非常接近一个时钟周期。在这种情况下，再通过前述的输入信号和时钟信号的相对关系调整尽管可能恰好同时满足建立时间和保持时间的要求，但如此紧的时序设计意味着没有裕量来应对实际芯片的偏差(On ChipVariation,OCV)，例如时钟信号的抖动(jitter)和偏移(skew)，因此可能导致系统的稳定性不佳。

面对前述问题，有些数字电子系统不得不降低时钟频率，增大时钟周期，以满足建立时间和保持时间的要求，其代价是牺牲了系统的性能。

发明内容

本发明所要解决的技术问题是提供一种提高时序器件输入信号的建立时间和保持时间裕量的方法和电路。

本发明为解决上述技术问题而采用的技术方案是提出一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号。该方法包括：将该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；以及以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

在本发明的一实施例中，上述方法还包括：将该第二时钟信号延迟一第二预定时间后，输出一第三时钟信号；以该第三时钟信号触发一第二锁存器锁存该第一展宽信号，使该第二锁存器输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。

在本发明的一实施例中，上述方法还包括由一初始时钟信号触发该输入信号。

在本发明的一实施例中，该输入信号中的有效电平的宽度大致为该初始时钟信号的一个时钟周期。

在本发明的一实施例中，该初始时钟信号的频率是该第一时钟信号的频率的整数倍。

在本发明的一实施例中，该第一时钟信号在到达该时序器件前有一延迟时间。

在本发明的一实施例中，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。

本发明提出一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

在本发明的一实施例中，上述的电路还包括：第二延迟单元，该第二延迟单元输入该第二时钟信号并延迟一第二预定时间后，输出一第三时钟信号；第二锁存器，该第二锁存器的数据端连接该第一展宽信号，该第二锁存器的时钟端连接该第三时钟信号，该第二锁存器的输出端输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。

在本发明的一实施例中，该输入信号是由一初始时钟信号触发产生。

在本发明的一实施例中，该输入信号中的有效电平的宽度大致为该初始时钟信号的一个时钟周期。

在本发明的一实施例中，该初始时钟信号的频率是该第一时钟信号的频率的整数倍。

在本发明的一实施例中，该第一时钟信号在到达该时序器件前有一延迟时间。

在本发明的一实施例中，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。

本发明还提出一种处理器，包括如上所述的电路。

在本发明的一实施例中，该处理器是Cortex A7处理器。

本发明由于采用以上技术方案，使之与现有技术相比，由于将时序器件的输入信号中的有效电平向后展宽，可以提高时序器件的建立时间和保持时间的裕量，即使考虑了实际芯片的偏差，建立时间和保持时间要求也能够被满足。这样，系统可以在更高的时钟频率上运作，而无需由于建立时间和保持时间的要求而降低时钟频率。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1示出数字电路的建立时间和保持时间的示意图。

图2示出数字电路中调整输入信号和时钟信号的相对关系来满足建立时间和保持时间要求的示意图。

图3示出本发明一实施例的提高时序器件输入信号的建立时间和保持时间裕量的电路示意图。

图4示出具有本发明实施例的电路的处理器的L2缓存。

图5示出图3所示电路的时序图。

图6示出图4所示L2缓存的时序图。

具体实施方式

现在参考附图描述所要求保护的主题，在全部附图中使用相同的参考标号来指相同的元素。在以下描述中，为解释起见，陈述了众多具体细节以提供对所要求保护的主题的全面理解。然而，显而易见的是，这些主题也可以不采用这些具体细节来实施。在其它情况下，以框图形式示出了公知的结构和装置以便于描述本发明。

在实际的数字电子系统中，会有个别时序器件或电路要求较长的建立时间和/或保持时间，其结果是，建立时间和保持时间之和非常接近一个时钟周期。在这种情况下，考虑到实际芯片的偏差(OCV)，最好是为建立时间和保持时间留有一定的裕量。

本发明的实施例将一种提高时序器件输入信号的建立时间和保持时间裕量的电路。这一电路可置于目标时序器件之前以干预信号的输入。

图3示出本发明一实施例的提高时序器件输入信号的建立时间和保持时间裕量的电路示意图。参照图3所示，时序器件10具有信号输入端和时钟输入端。信号输入端可为数据输入端或地址输入端，其类型由时序器件10的功能决定。在此，时序器件10的信号输入端引入一数据信号S0。时序器件10的时钟输入端引入第一时钟信号clk1。该第一时钟信号clk1的边沿(例如上升沿)用于触发输入信号的锁存。为此，时序器件10要求输入信号在时钟信号的上升沿到达之前Tsu时间就已建立，且在此上升沿到达之后Th时间仍然保持。当时序器件10响应较慢时，所要求的建立时间Tsu和保持时间Th就较长。如果Tsu+Th非常接近第一时钟信号clk1的一个周期，再考虑第一时钟信号clk1的抖动(jitter)、偏移(skew)等因素，常规的方法已不能满足前述的建立时间和保持时间。

本实施例引入提高建立时间Tsu和保持时间Th的裕量的电路30。电路30可具有第一输入端、第二输入端和输出端。第一输入端输入数据信号S0，第二输入端输入第一时钟信号clk1，输出端输出数据信号Sn+1。电路30可包括一个或多个锁存器(Latch)31以及一个或多个延迟单元32。这些锁存器31依次连接，并被标记为LAT_0,LAT_1,...,LAT_n等多级，n为自然数。相应地，这些延迟单元32也依次连接，并被标记为D0,D1,D2等多级。

每一级锁存器的数据端连接前一级锁存器的输出端，时钟端连接同级延迟单元的输出端。第一级锁存器的数据端则输入数据信号S0。最后一级锁存器的输出端输出信号Sn+1至时序器件10的信号输入端。

以第一级锁存器LAT_0来说，其数据端输入数据信号S0，时钟端连接延迟单元D0的输出端。以第二级锁存器LAT_1来说，其数据端输入第一级锁存器LAT_0所输出的数据信号S1，时钟端连接延迟单元D1的输出端。

各时钟单元会将所输入的时钟信号延迟一预定时间后，输出延迟的时钟信号。以第一级时钟单元D0来说，其将第一时钟信号clk1延迟一第一预定时间t0后，输出一第二时钟信号clk_lat0。以第二级时钟单元D1来说，其将第二时钟信号clk_lat0延迟一第二预定时间t1后，输出一第三时钟信号clk_lat1。各级时钟单元所延迟的预定时间最好相同，但这并非作为限制。

图5示出图3所示电路的时序图。结合参照图3和图5所示，第一时钟信号clk1是占空比较小(显著小于50％)的时钟信号。第一级锁存器LAT_0的时钟信号clk_lat0相对于第一时钟信号延迟了第一预定时间t0。数据信号S0经过第一级锁存器LAT_0后，通过第一级锁存器低通高关的特性，向后展宽了信号有效电平A0的宽度。第一级锁存器LAT_0输出的数据信号S1经过第二级锁存器LAT_1后，同样通过第二级锁存器低通高关的特性，向后展宽了信号有效电平A0的宽度。

在此，有效电平是承载了数据信号的有用信息的电平。在本实施例中有效电平为高电平，锁存器对应选择低通高阻的类型。在另一实施例中，有效电平可为低电平，锁存器对应选择高通低阻的类型。

由此，数据信号S0经过各级锁存器31后，通过其时钟的控制，其数据信号S0中的有效电平A0被逐渐向后展宽。在此，有效电平A0被展宽的宽度可以由通过各延迟单元的延迟时间以及锁存器的级数来决定。

最后，输出给时序器件10的数据信号Sn+1可以为时序器件保持时间提供较大的裕量。当时序器件10的时钟信号clk_del进行触发时，可以通过调整时钟信号clk_del相对于第一时钟信号clk1的延迟来同时满足其上升沿之前的建立时间要求和保持时间要求。可以理解，由于线路布局本身的延迟，时钟信号clk_del相对于第一时钟信号clk1本身就会有固定的延迟。如果这一延迟无法满足前述的调整，可以额外增加延迟单元。

可以理解的是，经过展宽的有效电平A0的宽度应仍然小于第一时钟信号clk1的一个时钟周期。

因此，由于数据信号S0中的有效电平A0被逐渐向后展宽，可以提高时序器件10的建立时间和保持时间的裕量，即使考虑了实际芯片的偏差，建立时间和保持时间要求也能够被满足。这样，系统可以在更高的时钟频率上运作，而无需由于建立时间和保持时间的要求而降低时钟频率。

图4示出具有本发明实施例的电路的处理器的L2缓存。这一处理器是ARM公司的Cortex A7处理器，A7处理器的L2缓存的数据随机存储器(RAM)容量大，所要求的建立时间和保持时间都比较长。过紧的时序设计，会导致发生建立时间和保持时间互相冲突的问题，严重制约了A7处理器可以运行的最高频率。

本实施例在A7处理器的时序触发器41与L2缓存的RAM 40之间加入了提高建立时间和保持时间裕量的电路30。电路30可具有第一输入端、第二输入端和输出端。第一输入端输入数据信号S0，第二输入端输入RAM 40的时钟信号clk_ram，输出端输出数据信号Sn+1。电路30可包括一个或多个锁存器(Latch)31以及一个或多个延迟单元32。这些锁存器31依次连接，并被标记为LAT_0,LAT_1,...,LAT_n等多级，n为自然数。相应地，这些延迟单元32也依次连接，并被标记为D0,D1,D2等多级。

数据信号S0可以是来自时序触发器41。时序触发器41的数据端输入数据信号Data，时钟端输入处理器的主时钟clk_core。

图6示出图4所示L2缓存的时序图。结合参照图4和图6所示，主时钟clk_core的频率是clk_ram的频率的3倍。主时钟clk_core的占空比是50％，clk_ram的占空比则只有约16.7％。也就是说，RAM 40会每3个主时钟周期才更新1次数据。第一级锁存器LAT_0的时钟信号clk_lat0相对于第一时钟信号延迟了第一预定时间t0。数据信号S0经过第一级锁存器LAT_0后，通过第一级锁存器低通高关的特性，向后展宽了信号有效电平A0的宽度。第一级锁存器LAT_0输出的数据信号S1经过第二级锁存器LAT_1后，同样通过第二级锁存器低通高关的特性，向后展宽了信号有效电平A0的宽度。为简化起见，有效电平A1的展宽未被示出。

最后，输出给RAM 10的数据信号Sn+1可以为RAM保持时间提供较大的裕量。当RAM10的时钟信号clk_ram_x进行触发时，可以通过调整时钟信号clk_ram_x相对于第一时钟信号clk1的延迟来同时满足其上升沿之前的建立时间要求和保持时间要求。可以理解，由于线路布局本身的延迟，时钟信号clk_ram_x相对于时钟信号clk_ram本身就会有固定的延迟。如果这一延迟无法满足前述的调整，可以额外增加延迟单元。

在展宽前，有效电平A0的宽度基本上为触发该有效电平的主时钟clk_core的一个时钟周期。可以看出，经过展宽的有效电平A0的宽度已经大于主时钟clk_core的一个时钟周期。不过，无论如何展宽，有效电平A0的宽度应小于第一时钟信号clk1的一个时钟周期。

因此，由于数据信号S0中的有效电平A0等被逐渐向后展宽，可以提高RAM40的建立时间和保持时间的裕量，即使考虑了实际芯片的偏差(OCV)，建立时间和保持时间要求也能够被满足。

假设新要求建立时间＝600ps，保持时间＝500ps，OCV为20％。那么，原始A7处理器的clk_core的极限频率为：1/((0.6+0.5)*1.2)*1000＝757.58MHz。应用本发明的实施例后，通过有效电平的展宽，相当于把保持时间检查的后沿推后了半个周期，因此，经过优化的处理器的极限频率为：

1/((0.6+0.5)/1.5*1.2)*1000＝1136.36MHz。

这样，频率的提升比例为50％。

通常情况下，这一提升比例取决于有效电平展宽的宽度。

因此，本实施例可以显著提高Cortex A7处理器的工作频率，有效提升CortexA7的性能，解决CortexA7的时序瓶颈。

尽管在图3和图4的实施例中，示出各级锁存器之间直接连接，然而可以理解，根据需要，这些锁存器之间可以插入其它器件，例如缓冲器(buffer)等。缓冲器造成的延迟，可以通过调整送到时序器件(或RAM)的时钟信号的延迟来实现。

归纳而言，本发明提出一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号，该方法包括将该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

在本发明的一实施例中，该方法还包括将该第二时钟信号延迟一第二预定时间后，输出一第三时钟信号；并以该第三时钟信号触发一第二锁存器锁存该第一展宽信号，使该第二锁存器输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (16)

1.一种提高时序器件输入信号的建立时间和保持时间裕量的方法，该时序器件具有一信号输入端及一时钟输入端，该信号输入端用于接收该输入信号，该时钟输入端用于接收一第一时钟信号，该方法包括：

将该第一时钟信号延迟一第一预定时间后，输出一第二时钟信号；

以该第二时钟信号触发一第一锁存器锁存该输入信号，使该第一锁存器输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

2.如权利要求1所述的方法，还包括：

将该第二时钟信号延迟一第二预定时间后，输出一第三时钟信号；

以该第三时钟信号触发一第二锁存器锁存该第一展宽信号，使该第二锁存器输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。

3.如权利要求1所述的方法，其特征在于，还包括由一主时钟信号触发该输入信号。

4.如权利要求3所述的方法，其特征在于，该输入信号中的有效电平的宽度为该主时钟信号的一个时钟周期。

5.如权利要求3所述的方法，其特征在于，该主时钟信号的频率是该第一时钟信号的频率的整数倍。

6.如权利要求1所述的方法，其特征在于，该第一时钟信号在到达该时序器件前有一延迟时间。

7.如权利要求1所述的方法，其特征在于，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。

8.一种提高时序器件输入信号的建立时间和保持时间裕量的电路，具有第一输入端、第二输入端和输出端，该第一输入端输入该输入信号，该第二输入端输入一第一时钟信号，该输出端连接该时序器件，该第一时钟信号也为该时序器件的时钟信号，该电路包括：

第一延迟单元，该第一延迟单元输入该第一时钟信号并延迟一第一预定时间后，输出一第二时钟信号；

第一锁存器，该第一锁存器的数据端连接该输入信号，该第一锁存器的时钟端连接该第二时钟信号，该第一锁存器的输出端输出一第一展宽信号，该第一展宽信号是将该输入信号中有效电平的宽度向后展宽。

9.如权利要求8所述的电路，其特征在于，还包括：

第二延迟单元，该第二延迟单元输入该第二时钟信号并延迟一第二预定时间后，输出一第三时钟信号；

第二锁存器，该第二锁存器的数据端连接该第一展宽信号，该第二锁存器的时钟端连接该第三时钟信号，该第二锁存器的输出端输出一第二展宽信号，该第二展宽信号是将该第一展宽信号中有效电平的宽度向后展宽。

10.如权利要求8所述的电路，其特征在于，该输入信号是由一主时钟信号触发产生。

11.如权利要求10所述的电路，其特征在于，该输入信号中的有效电平的宽度为该主时钟信号的一个时钟周期。

12.如权利要求10所述的电路，其特征在于，该主时钟信号的频率是该第一时钟信号的频率的整数倍。

13.如权利要求8所述的电路，其特征在于，该第一时钟信号在到达该时序器件前有一延迟时间。

14.如权利要求8所述的电路，其特征在于，经过展宽的该输入信号中有效电平的宽度小于该第一时钟信号的一个时钟周期。

15.一种处理器，包括如权利要求8-14任一项所述的电路。

16.如权利要求15所述的处理器，其特征在于，该处理器是Cortex A7处理器。