CN114613402A - 用于输入缓冲器的偏移消除校准电路的自对准控制电路 - Google Patents

用于输入缓冲器的偏移消除校准电路的自对准控制电路 Download PDF

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Abstract

本发明公开一种用于输入缓冲器的偏移消除校准电路的自对准控制电路。通过延迟链基于一个启动信号产生多个时序控制信号，并输出到偏移消除校准电路，从而无需使用时钟来同步信号，可实现时序控制信号的自对准。由此，可节省时钟电路的面积，并可避免因时钟切换而导致功耗增大。此外，自对准可确保不存在时序裕量问题。

Description

用于输入缓冲器的偏移消除校准电路的自对准控制电路
技术领域
本发明涉及半导体器件的输入缓冲器，特别涉及一种用于输入缓冲器的偏移消除校准电路的自对准控制电路。
背景技术
具有动态随机存取存储器(DRAM)等的半导体器件中，输入缓冲器用于将输入信号的电平与参考电平进行比较，判断输入信号的电平是高于还是低于参考电平。然而，器件失配会影响输入缓冲器的比较结果。为此，提出有偏移消除校准的技术。该偏移消除校准的技术用于补偿器件在差分对上的失配。
参照图1和图2来说明输入缓冲器的偏移消除校准的原理。如图1和图2所示，输入缓冲器包括分别接收参考电压信号VREFDQ和输入信号DQ_IN的开关元件P22、P27及多个补偿开关元件P23～P25、P28～P30，且其时钟输入端输入有时钟信号CKb，输入缓冲器输出有输出信号OUT。
如图1所示，如果右侧的阈值电压高于左侧，则利用控制代码CNT<2:0>(CNT<2>～CNT<0>)打开右侧的补偿开关元件P28～P30，以获得更多的电流用于补偿开关元件P27。否则，如图2所示，利用控制代码CNT<5:3>(CNT<5>～CNT<3>)打开左侧的补偿开关元件P23～P25，以获得更多的电流用于补偿开关元件P22。
图1中，开关元件P22的阈值低于开关元件P27，其电流大于开关元件P27。如果阈值偏移量大于最大补偿，则在初始时锁定控制代码CNT<000>，输出信号OUT为高电平。如果阈值偏移量小于最大补偿，则利用计数器将控制代码CNT<2:0>向上计数，直到输出信号OUT从高电平变为低电平，并将控制代码CNT<2:0>锁定在寄存器。
图2中，开关元件P27的阈值低于开关元件P22，其电流大于开关元件P22，输出信号OUT初始为低电平。将控制代码CNT<5:3>从<111>降低到<000>以获得更多电流，直到输出信号OUT变高电平，并将控制代码CNT<5:3>锁定在寄存器。如果阈值偏移量大于最大补偿，则将控制代码CNT<5:3>锁定在<000>。
图3中示出了输入缓冲器的偏移消除控制电路的一例的电路结构。输入缓冲器1的时钟输入端输入有时钟信号DQS_CKb，在偏移消除校准时，同相输入端和反相输入端均输入参考电平VREFDQ，其输出端输出有信号DFS。
偏移消除校准电路10包括计数器11、D触发器12、D触发器13、异或门14、反相器15及D触发器16。
计数器11输入有计数信号CNT，并输出用于对上述多个补偿开关元件P23～P25、P28～P30进行控制的控制代码CNT<5:0>到输入缓冲器1。
D触发器12的数据输入端输入有输入缓冲器1的输出信号DFS，时钟输入端输入有触发信号DFS_trig。
D触发器13的数据输入端输入D触发器12的输出信号DFS_0，时钟输入端输入有触发信号DFS_trig。
异或门14输入有D触发器13的输出信号DFS_1和D触发器12的输出信号DFS_0。反相器15输入有异或门14的输出信号。
D触发器15的数据输入端输入有反相器15的输出信号c_flag，时钟输入端输入有触发信号f_trig，且D触发器15输出有输出信号fix_flag。输出信号fix_flag在校准完成时成为完成信号。
此外，计数器11、D触发器12、D触发器13及D触发器16的复位端RST输入有同一复位信号RSTb。
图3所示的输入缓冲器的偏移消除校准电路10中，计数器11将控制代码CNT<5:0>向上计数，直到补偿完成。最初，控制代码CNT<5:0>设置为111000b。如果输入缓冲器的输出信号为高电平，则表示对于开关元件P27而言最大补偿不够，控制代码CNT<5:0>停止在111000b。否则，控制代码CNT<5:0>向上计数直到输入缓冲器的输出信号从低电平向高电平转变。然后，控制代码锁定，补偿完成。
发明内容
发明所要解决的技术问题
然而，在上述输入缓冲器的偏移消除校准电路中，需要使用时钟来实现信号同步，相应地需要设置时钟电路的面积。此外，时钟切换会导致产生动态电流消耗，导致功耗增大。而且，由于需要多个时序控制信号，因此，存在时序裕量问题。
本发明是为了解决上述问题而完成的，其目的在于提供一种用于输入缓冲器的偏移消除校准电路的自对准控制电路，无需使用时钟来同步信号，可实现时序控制信号的自对准。
解决技术问题的技术方案
本发明提供一种用于输入缓冲器的偏移消除校准电路的自对准控制电路，该输入缓冲器用于将输入信号的电平与参考电平进行比较，该偏移消除校准电路用于补偿该输入缓冲器在差分对上的失配，其设置有多个时序控制信号，在校准完成时输出完成信号，其中，所述自对准控制电路输入有一个启动信号，通过延迟链基于所述启动信号产生所述多个时序控制信号，并输出到所述偏移消除校准电路，利用所述偏移消除校准电路输出的所述完成信号来终止运行。
优选地，所述输入缓冲器中设置有多个补偿开关元件，且其时钟输入端输入有时钟信号，在偏移消除校准时，同相输入端和反相输入端均输入所述参考电平，
优选地，所述偏移消除校准电路包括：计数器，该计数器输入有计数信号，并输出用于对所述多个补偿开关元件进行控制的控制代码到所述输入缓冲器；第一D触发器，该第一D触发器的数据输入端输入有所述输入缓冲器的输出信号，时钟输入端输入有第一触发信号；第二D触发器，该第二D触发器的数据输入端输入所述第一D触发器的输出信号，时钟输入端输入有所述第一触发信号；异或门，该异或门输入有所述第二D触发器的输出信号和所述第一D触发器的输出信号；第一反相器，该第一反相器输入有所述异或门的输出信号；及第三D触发器，该第三D触发器的数据输入端输入有所述第一反相器的输出信号，时钟输入端输入有第二触发信号，且该第三D触发器的输出信号作为所述完成信号来输出，所述计数器、所述第一D触发器、所述第二D触发器及所述第三D触发器的复位端输入有同一复位信号。
优选地，所述自对准控制电路包括：第二反相器，该第二反相器输入有所述启动信号；第三反相器，该第三反相器输入有所述第二反相器的输出信号；第一延迟链，该第一延迟链输入有所述第三反相器的输出信号；与非门，该与非门输入有所述第三反相器的输出信号和所述第一延迟链的输出信号，且其输出信号作为所述复位信号输出到所述偏移消除校准电路；第四反相器，该第四反相器输入有所述与非门的输出信号；第一或非门，该第一或非门的一输入端输入有所述第四反相器的输出信号；第五反相器，该第五反相器输入有所述第一或非门的输出信号；第二延迟链，该第二延迟链输入有所述第五反相器的输出信号；第六反相器，该第六反相器输入有所述第二延迟链的输出信号；第二或非门，该第二或非门输入有所述第六反相器的输出信号和所述完成信号，且其输出信号作为所述计数信号输出到所述偏移消除校准电路的所述计数器；第三延迟链，该第三延迟链输入有所述第二或非门的输出信号，且其输出信号作为所述时钟信号输出到所述输入缓冲器；第四延迟链，该第四延迟链输入有所述第三延迟链的输出信号，且其输出信号作为所述第一触发信号输出到所述偏移消除校准电路的所述第一D触发器和所述第二D触发器；及第五延迟链，该第五延迟链输入有所述第四延迟链的输出信号，且其输出信号输入到所述第一或非门的另一输入端，并作为所述第二触发信号输出到所述偏移消除校准电路的所述第三D触发器。
优选地，所述第一延迟链至所述第五延迟链分别由多个反相器构成。
优选地，在所述第二反相器前还依次连接有第三或非门和第七反相器，所述第七反相器输入有所述启动信号，所述第三或非门输入有所述第七反相器的输出信号和所述完成信号。
优选地，所述偏移消除校准电路的运行过程中有多个循环，所述自对准控制电路在所述多个循环中重复使用。
技术效果
根据本发明的用于输入缓冲器的偏移消除校准电路的自对准控制电路，通过延迟链基于一个启动信号产生多个时序控制信号，并输出到偏移消除校准电路，从而无需使用时钟来同步信号，可实现时序控制信号的自对准。由此，可节省时钟电路的面积，并可避免因时钟切换而导致功耗增大。此外，自对准可确保不存在时序裕量问题。
附图说明
图1是说明输入缓冲器的偏移消除校准的原理的示意图。
图2是说明输入缓冲器的偏移消除校准的原理的示意图。
图3是表示输入缓冲器的偏移消除控制电路的一例的电路结构图。
图4是表示本发明实施方式所涉及的用于输入缓冲器的偏移消除校准电路的自对准控制电路的一例的电路结构图。
图5是表示利用图4所示的自对准控制电路产生的自对准控制的时序的时序图。
图6是表示本发明实施方式所涉及的用于输入缓冲器的偏移消除校准电路的自对准控制电路的变形例的电路结构图。
具体实施方式
在下面参照附图更全面地描述本发明，在其中示出本发明的实施例。然而，本发明可以以不同的方式实施，而不应限制于在此阐述的实施例。除非另外限定，在此使用的术语具有与本发明所属领域的普通技术人员所通常理解相同的含义。术语应理解为具有与相关技术的上下文中的含义一致的含义，并不应以理想化或过度形式化来理解，除非在此明显地这样限定。
本发明提供一种用于输入缓冲器的偏移消除校准电路的自对准控制电路。输入缓冲器用于将输入信号的电平与参考电平进行比较。偏移消除校准电路用于补偿该输入缓冲器在差分对上的失配，其设置有多个时序控制信号，在校准完成时输出完成信号。偏移消除校准电路例如可采用图3所示的电路结构。
自对准控制电路构成为输入有一个启动信号(start signal)，通过延迟链(delaychain)基于该启动信号产生多个时序控制信号，并输出到上述偏移消除校准电路，利用偏移消除校准电路输出的完成信号(completed signal)来终止运行。
<实施方式>
以下，参照图4来说明本发明实施方式所涉及的用于输入缓冲器的偏移消除校准电路的自对准控制电路的一例的电路结构。图4中的偏移消除校准电路设为与图3所示的电路结构相同，因此，此处省略说明。
如图4所示，自对准控制电路20构成为包括反相器201、反相器202、延迟链203、与非门204、反相器205、或非门206、反相器207、延迟链208、反相器209、或非门210、延迟链211、延迟链212及延迟链213。
反相器201输入有启动信号ZQ_ON。反相器202输入有反相器201的输出信号。
延迟链203输入有反相器202的输出信号。与非门204输入有反相器202的输出信号和延迟链203的输出信号，且其输出信号作为复位信号RSTb输出到偏移消除校准电路。反相器205输入有与非门204的输出信号。
或非门206的一输入端输入有反相器205的输出信号，另一输入端输入有延迟链213的输出信号。反相器207输入有或非门206的输出信号。延迟链208输入有反相器207的输出信号。反相器209输入有延迟链208的输出信号。
或非门210输入有反相器209的输出信号和偏移消除校准电路所输出的完成信号fix_flag，且其输出信号作为计数信号CNT输出到偏移消除校准电路的计数器。延迟链211输入有或非门210的输出信号，且其输出信号作为时钟信号DQS_CKb输出到输入缓冲器。
延迟链212输入有延迟链211的输出信号，且其输出信号作为触发信号DFS_trig输出到偏移消除校准电路的D触发器12和D触发器13。延迟链213输入有延迟链212的输出信号，且其输出信号输入到或非门206的另一输入端，并作为触发信号f_trig输出到偏移消除校准电路的D触发器16。
此外，关于延迟链203、208、211至213的具体结构，例如可以设为分别由多个反相器构成，但并不限于此，其可以采用任何能实现延迟功能的电路结构。
另外，偏移消除校准电路的运行过程中可以有多个循环，自对准控制电路20在多个循环中重复使用。由此，通过电路的重复利用，可以节省芯片面积。
图5示出利用图4所示的自对准控制电路产生的自对准控制的时序。如图5所示，多个时序控制信号是逐个按顺序产生的，所有信号都与启动信号同步，依次进行所有动作，该设计中不存在时序裕量问题。
根据本发明的用于输入缓冲器的偏移消除校准电路的自对准控制电路，通过延迟链基于一个启动信号产生多个时序控制信号，并输出到偏移消除校准电路，从而无需使用时钟来同步信号，可实现时序控制信号的自对准。由此，可节省时钟电路的面积，并可避免因时钟切换而导致功耗增大。此外，自对准可确保不存在时序裕量问题。
另外，在整个电路中实际上只有一个控制信号即启动信号，通过延迟链来满足时序要求，仅利用该控制信号就可触发和停止运行过程中的连续动作。
此外，由于利用偏移消除校准电路输出的完成信号来终止运行，因此，当校准完成时，电路将自动停止运行。
以上对本发明实施方式所涉及的用于输入缓冲器的偏移消除校准电路的自对准控制电路的一例进行了说明，但本发明并不限于此，电路结构可以进行各种变形。例如，如图6的变形例所示，在反相器201前还依次连接有或非门214和反相器215。其中，反相器215输入有启动信号ZQ_ON，或非门214输入有反相器215的输出信号和完成信号fix_flag。
当然，图6的变形例也仅是一个示例，在本发明的范围内可对电路结构进行其他变形。
本发明进行了详细的说明，但上述实施方式仅是所有实施方式中的示例，本发明并不局限于此。本发明可以在该发明的范围内对各实施方式进行自由组合，或对各实施方式的任意构成要素进行变形，或省略各实施方式的任意的构成要素。

Claims (6)

1.一种用于输入缓冲器的偏移消除校准电路的自对准控制电路，
该输入缓冲器用于将输入信号的电平与参考电平进行比较，
该偏移消除校准电路用于补偿该输入缓冲器在差分对上的失配，其设置有多个时序控制信号，在校准完成时输出完成信号，
该自对准控制电路的特征在于，
所述自对准控制电路输入有一个启动信号，
通过延迟链基于所述启动信号产生所述多个时序控制信号，并输出到所述偏移消除校准电路，
利用所述偏移消除校准电路输出的所述完成信号来终止运行。
2.如权利要求1所述的用于输入缓冲器的偏移消除校准电路的自对准控制电路，其特征在于，
所述输入缓冲器中设置有多个补偿开关元件，且其时钟输入端输入有时钟信号，在偏移消除校准时，同相输入端和反相输入端均输入所述参考电平，
所述偏移消除校准电路包括：
计数器，该计数器输入有计数信号，并输出用于对所述多个补偿开关元件进行控制的控制代码到所述输入缓冲器；
第一D触发器，该第一D触发器的数据输入端输入有所述输入缓冲器的输出信号，时钟输入端输入有第一触发信号；
第二D触发器，该第二D触发器的数据输入端输入所述第一D触发器的输出信号，时钟输入端输入有所述第一触发信号；
异或门，该异或门输入有所述第二D触发器的输出信号和所述第一D触发器的输出信号；
第一反相器，该第一反相器输入有所述异或门的输出信号；及
第三D触发器，该第三D触发器的数据输入端输入有所述第一反相器的输出信号，时钟输入端输入有第二触发信号，且该第三D触发器的输出信号作为所述完成信号来输出，
所述计数器、所述第一D触发器、所述第二D触发器及所述第三D触发器的复位端输入有同一复位信号。
3.如权利要求2所述的用于输入缓冲器的偏移消除校准电路的自对准控制电路，其特征在于，
所述自对准控制电路包括：
第二反相器，该第二反相器输入有所述启动信号；
第三反相器，该第三反相器输入有所述第二反相器的输出信号；
第一延迟链，该第一延迟链输入有所述第三反相器的输出信号；
与非门，该与非门输入有所述第三反相器的输出信号和所述第一延迟链的输出信号，且其输出信号作为所述复位信号输出到所述偏移消除校准电路；
第四反相器，该第四反相器输入有所述与非门的输出信号；
第一或非门，该第一或非门的一输入端输入有所述第四反相器的输出信号；
第五反相器，该第五反相器输入有所述第一或非门的输出信号；
第二延迟链，该第二延迟链输入有所述第五反相器的输出信号；
第六反相器，该第六反相器输入有所述第二延迟链的输出信号；
第二或非门，该第二或非门输入有所述第六反相器的输出信号和所述完成信号，且其输出信号作为所述计数信号输出到所述偏移消除校准电路的所述计数器；
第三延迟链，该第三延迟链输入有所述第二或非门的输出信号，且其输出信号作为所述时钟信号输出到所述输入缓冲器；
第四延迟链，该第四延迟链输入有所述第三延迟链的输出信号，且其输出信号作为所述第一触发信号输出到所述偏移消除校准电路的所述第一D触发器和所述第二D触发器；及
第五延迟链，该第五延迟链输入有所述第四延迟链的输出信号，且其输出信号输入到所述第一或非门的另一输入端，并作为所述第二触发信号输出到所述偏移消除校准电路的所述第三D触发器。
4.如权利要求3所述的用于输入缓冲器的偏移消除校准电路的自对准控制电路，其特征在于，
所述第一延迟链至所述第五延迟链分别由多个反相器构成。
5.如权利要求3所述的用于输入缓冲器的偏移消除校准电路的自对准控制电路，其特征在于，
在所述第二反相器前还依次连接有第三或非门和第七反相器，
所述第七反相器输入有所述启动信号，
所述第三或非门输入有所述第七反相器的输出信号和所述完成信号。
6.如权利要求1所述的用于输入缓冲器的偏移消除校准电路的自对准控制电路，其特征在于，
所述偏移消除校准电路的运行过程中有多个循环，
所述自对准控制电路在所述多个循环中重复使用。
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