KR20030043600A - 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 - Google Patents

두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 Download PDF

Info

Publication number
KR20030043600A
KR20030043600A KR1020020045725A KR20020045725A KR20030043600A KR 20030043600 A KR20030043600 A KR 20030043600A KR 1020020045725 A KR1020020045725 A KR 1020020045725A KR 20020045725 A KR20020045725 A KR 20020045725A KR 20030043600 A KR20030043600 A KR 20030043600A
Authority
KR
South Korea
Prior art keywords
clock signal
level
phase
signals
circuit
Prior art date
Application number
KR1020020045725A
Other languages
English (en)
Inventor
츠지노미츠노리
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030043600A publication Critical patent/KR20030043600A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

이중 위상 비교기(6)는 내부 클럭 신호 INTCLK의 상승 에지 및 하강 에지에서의 귀환 클럭 신호 FBCLK가 각각 「H」 레벨 및 「L」 레벨인 경우에는 제 1 및 제 2 신호 φK, φD를 모두 「L」 레벨로 하여 귀환 클럭 신호 FBCLK의 위상을 지연시키고, 양 에지에서의 귀환 클럭 신호 FBCLK가 각각 「L」 레벨 및 「H」 레벨인 경우에는 제 1 및 제 3 신호 φK, φU를 모두 「L」 레벨로 하여 귀환 클럭 신호 FBCLK의 위상을 앞서게 하며, 양 에지에서의 귀환 클럭 신호 FBCLK의 레벨이 일치한 경우에는 신호 φK를 「H」 레벨로 하여 귀환 클럭 신호 FBCLK의 위상 제어를 정지시킨다.

Description

두 개의 클럭 신호의 위상을 정확하게 비교하는 위상 비교기 및 그것을 이용한 클럭 발생 회로{PHASE COMPARATOR ACCURATELY COMPARING PHASES OF TWO CLOCK SIGNALS AND CLOCK GENERATION CIRCUIT EMPLOYING THE SAME}
본 발명은 위상 비교기 및 그것을 이용한 클럭 발생 회로에 관한 것으로, 특히, 제 1 및 제 2 클럭 신호의 위상을 비교하는 위상 비교기와, 제 1 클럭 신호에 따라 제 2 클럭 신호를 생성하는 클럭 발생 회로에 관한 것이다.
도 13(a), 13(b)는 종래의 위상 비교기의 동작 원리를 나타내는 타임차트이다. 도 13(a)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는, 귀환 클럭 신호 FBCLK 쪽이 내부 클럭 신호 INTCLK보다도 일찍 「H」 레벨로 상승하므로, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK는 「H」 레벨이 된다.
또한, 도 13(b)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 지연되고 있는 경우에는, 내부 클럭 신호 INTCLK 쪽이 귀환 클럭 신호 FBCLK보다도 일찍 「H」 레벨로 상승하므로, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK는 「L」 레벨이 된다.
이 때문에, 종래의 위상 비교기는 내부 클럭 신호 INTCLK의 상승 에지에 응답하여 귀환 클럭 신호 FBCLK의 레벨을 검출하고, 귀환 클럭 신호 FBCLK가 「H」 레벨인 경우에는 신호 φU, φD를 각각 「H」 레벨 및 「L」 레벨로 하여 귀환 클럭 신호 FBCLK의 위상이 앞서가는 것을 나타내고, 귀환 클럭 신호 FBCLK가 「L」 레벨인 경우에는 신호 φU, φD를 각각 「L」 레벨 및 「H」 레벨로 하여 귀환 클럭 신호 FBCLK의 위상이 지연되고 있는 것을 나타내고 있었다.
따라서, 신호 φU, φD가 각각 「H」 레벨 및 「L」 레벨인 경우에는 귀환 클럭 신호 FBCLK의 위상을 지연시키고, 신호 φU, φD가 각각 「L」 레벨 및 「H」 레벨인 경우에는 귀환 클럭 신호 FBCLK의 위상을 앞서가게 하는 것에 의해, 귀환 클럭 신호 FBCLK와 내부 클럭 신호 INTCLK의 위상을 일치시킬 수 있다.
그러나, 종래의 위상 비교기에서는, 내부 클럭 신호 INTCLK와 그 지연 클럭 신호인 귀환 클럭 신호 FBCLK의 파형이 일치하고 있는 경우에는 문제없지만, 일치하지 않는 경우에는 이하와 같은 문제가 있었다.
즉, 도 14(a)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가지만, 귀환 클럭 신호 FBCLK의 상승이 완만해지는 경우에는, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK는 「L」 레벨이 된다. 이 때문에 신호 φU, φD는 각각 「L」 레벨 및 「H」 레벨이 되어, 이미 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서감에도 불구하고, 귀환 클럭 신호 FBCLK의 위상이 한층 더 앞서가게 된다.
또한, 도 14(b)에 도시하는 바와 같이, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있지만, 귀환 클럭 신호 FBCLK의 듀티비가 50%보다도 큰 경우에는, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK는 「H」 레벨이 된다. 이 때문에 신호 φU, φD는 각각 「H」 레벨 및 「L」 레벨이 되어, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있음에도 불구하고, 귀환 클럭 신호 FBCLK의 위상이 앞서가게 된다.
또한, 도 14(c)에 도시하는 바와 같이, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있지만, 귀환 클럭 신호 FBCLK의 듀티비가 50%보다도 작은 경우에는, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK는 「L」 레벨이 된다. 이것 때문에 신호 φU, φD는 각각 「L」 레벨 및 「H」 레벨이 되어, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있음에도 불구하고, 귀환 클럭 신호 FBCLK의 위상이 지연된다.
이와 같이 종래의 위상 비교기에서는, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 파형이 일치하고 있는 경우에는 문제없지만, 일치하지 않고 있는 경우에는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상을 정확히 비교할 수는 없다는 문제가 있었다.
그런 이유로, 본 발명의 주된 목적은 제 1 및 제 2 클럭 신호의 위상을 정확히 비교할 수 있는 위상 비교기 및 그것을 이용한 클럭 발생 회로를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리의 주요부를 나타내는 블록도,
도 2는 도 1에 나타낸 지연 회로의 구성을 나타내는 회로도,
도 3은 도 1에 나타낸 이중 위상 비교기의 구성을 나타내는 회로 블록도,
도 4는 도 3에 나타낸 위상 비교기(12)의 구성을 나타내는 회로도,
도 5는 도 4에 나타낸 위상 비교기(12)의 동작을 나타내는 타임차트,
도 6은 도 3에 나타낸 위상 비교기(13)의 구성을 나타내는 회로도,
도 7은 도 3에 나타낸 신호 φU1, φD1, φU2, φD2와 신호 φK, φU, φD의 관계를 나타내는 도면,
도 8(a), 8(b)는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 관계를 구체적으로 나타내는 타임차트,
도 9(a) 내지 9(c)는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 관계를 구체적으로 나타내는 다른 타임차트,
도 10은 도 1에 나타낸 제어 회로의 구성을 나타내는 블록도,
도 11은 도 10에 나타낸 래치 회로의 주요부를 나타내는 회로도,
도 12는 도 1 내지 도 11에 나타낸 반도체 메모리의 주요부의 동작을 나타내는 타임차트,
도 13(a), 13(b)는 종래의 위상 비교기의 동작 원리를 나타내는 타임차트,
도 14(a) 내지 14(c)는 종래의 위상 비교기의 문제점을 설명하기 위한 타임차트.
도면의 주요 부분에 대한 부호의 설명
1 : 입력 버퍼2 : 지연 회로
3 : 출력 버퍼4 : 데이터 출력 회로
5 : 데이터 출력 단자6 : 이중 위상 비교기
7 : 제어 회로8 : 레플리카 회로
9.1∼9.n : 지연 단위 회로10, 24, 33∼35 : 인버터
11 : 스위치12, 13 : 위상 비교기
14 : EX-NOR 게이트15, 16 : 게이트 회로
17∼23 : NAND 게이트24, 33∼35 : 인버터
25∼27 : 플립플롭28 : NOR 게이트
30 : 카운터31 : 디코더
32 : 래치 회로32.n : 래치 단위 회로
36 : 클럭 인버터37 : P 채널 MOS 트랜지스터
본 발명에 따른 위상 비교기에서는, 제 1 클럭 신호의 상승 에지에 응답하여제 2 클럭 신호의 레벨을 검출하는 제 1 레벨 검출 회로와, 제 1 클럭 신호의 하강 에지에 응답하여 제 2 클럭 신호의 레벨을 검출하는 제 2 레벨 검출 회로와, 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 1 및 제 2 레벨이 검출된 것에 따라 제 2 클럭 신호의 위상이 제 1 클럭 신호의 위상보다도 앞서가는 것을 나타내는 제 1 신호를 출력하는 제 1 논리 회로와, 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 2 및 제 1 레벨이 검출된 것에 따라 제 2 클럭 신호의 위상이 제 1 클럭 신호의 위상보다도 지연되고 있는 것을 나타내는 제 2 신호를 출력하는 제 2 논리 회로가 마련된다. 따라서, 제 1 클럭 신호의 상승 에지 및 하강 에지의 양쪽에 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하므로, 상승 에지 및 하강 에지 중 어느 한 쪽에만 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하고 있었던 종래에 비해, 제 1 및 제 2 클럭 신호의 위상을 정확히 비교할 수 있다.
또한, 본 발명에 따른 클럭 발생 회로에서는, 제 1 클럭 신호를 지연시켜 제 2 클럭 신호를 생성하는 지연 시간의 제어가 가능한 지연 회로와, 제 1 및 제 2 클럭 신호의 위상을 비교하는 위상 비교기와, 위상 비교기의 비교 결과에 근거하여, 제 1 및 제 2 클럭 신호의 위상이 일치하도록 지연 회로의 지연 시간을 제어하는 제어 회로가 마련되고, 위상 비교기는 제 1 클럭 신호의 상승 에지에 응답하여 제 2 클럭 신호의 레벨을 검출하는 제 2 레벨 검출 회로와, 제 1 클럭 신호의 하강 에지에 응답하여 제 2 클럭 신호의 레벨을 검출하는 제 2 레벨 검출 회로와, 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 1 및 제 2 레벨이 검출된 것에 따라, 제 2 클럭 신호의 위상이 제 1 클럭 신호의 위상보다도 앞서가는 것을 나타내는 제 1 신호를 출력하는 제 1 논리 회로와, 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 2 및 제 1 레벨이 검출된 것에 따라, 제 2 클럭 신호의 위상이 제 1 클럭 신호의 위상보다도 지연되고 있는 것을 나타내는 제 2 신호를 출력하는 제 2 논리 회로를 포함한다. 따라서, 제 1 클럭 신호의 상승 에지 및 하강 에지의 양쪽에 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하므로, 상승 에지 및 하강 에지 중 어느 한 쪽에만 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하고 있었던 종래에 비해, 제 1 및 제 2 클럭 신호의 위상을 정확히 비교할 수 있다. 따라서, 제 1 및 제 2 클럭 신호의 위상을 정확히 일치시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리의 주요부를 나타내는 블록도이다. 도 1에서, 이 반도체 메모리는 입력 버퍼(1), 지연 회로(2), 출력 버퍼(3), 데이터 출력 회로(4), 데이터 출력 단자(5), 이중 위상 비교기(6), 제어 회로(7) 및 레플리카 회로(8)를 구비한다. 데이터 출력 회로(4) 및 데이터 출력 단자(5) 이외의 부분은 DLL(Delay Locked Loop) 회로를 구성하고 있다.
입력 버퍼(1)는 외부 클럭 신호 EXTCLK 및 그 반전 클럭 신호 ZEXTCLK에 응답하여 내부 클럭 신호 INTCLK를 생성하고, 그 내부 클럭 신호 INTCLK를 지연 회로(2) 및 이중 위상 비교기(6)에 인가한다.
지연 회로(2)는 입력 버퍼(1)로부터의 내부 클럭 신호 INTCLK를 제어 신호 VC1∼VCn(단, n은 자연수)에 따른 지연 시간 ΔTDE만큼 지연시켜 클럭 신호 DELCLK를 생성하고, 그 클럭 신호 DELCLK를 출력 버퍼(3)에 인가한다.
즉, 지연 회로(2)는, 도 2에 도시하는 바와 같이, 직렬 접속된 n개의 지연단위 회로(9.1∼9.n)를 포함한다. 지연 단위 회로(9.n)는 직렬 접속된 우수개(도면에서는 2n개)의 인버터(10)와, 인버터(10)열에 병렬 접속된 스위치(11)를 포함한다. 인버터(10)열은 소정의 지연 시간 2n-1ΔTd를 갖는다. 스위치(11)는 제어 신호 VCn에 의해 제어된다. 제어 신호 VCn이 「H」 레벨인 경우에는 스위치(11)가 비도통으로 되어 지연 단위 회로(9.n)의 지연 시간은 2n-1ΔTd로 되고, 제어 신호 VCn이 「L」 레벨인 경우에는 스위치(11)가 도통해서 지연 단위 회로(9.n)의 지연 시간은 0이 된다. 제어 신호 VC1∼VCn의 각각을 「H」 레벨 또는 「L」 레벨로 하는 것에 의해, 지연 회로(2)의 지연 시간 ΔTDE를 2n가지로 변경할 수 있다.
출력 버퍼(3)는 지연 회로(2)의 출력 클럭 신호 DELCLK에 응답하여 클럭 신호 DLLCLK 및 그 반전 클럭 신호 ZDLLCLK를 생성하여 데이터 출력 회로(4)에 인가한다. 데이터 출력 회로(4)는 복수의 메모리 셀(도시하지 않음) 중의 어드레스 신호에 의해 선택된 메모리 셀로부터의 판독 데이터 신호 DO를 출력 버퍼(3)로부터의 클럭 신호 DLLCLK, ZDLLCLK의 상승 에지 및 하강 에지에 동기하여 데이터 출력 단자(5)에 출력한다.
지연 회로(2)의 지연 시간 ΔTDE는 입력 버퍼(1)의 지연 시간 ΔTI와, 지연 회로(2)의 지연 시간 ΔTDE와, 출력 버퍼(3)의 지연 시간 ΔTO와, 데이터 출력 회로(4)의 지연 시간 ΔTDO의 합의 시간 ΔTI+ΔTDE+ΔTO+ΔTDO가 외부 클럭 신호 EXTCLK의 1주기 또는 그 정수배와 같게 되도록 제어된다. 이것에 의해, 외부 클럭 신호 EXTCLK의 예컨대, 상승 에지에 동기하여 판독 데이터 신호 DO를 외부 단자(5)에 출력할 수 있다.
레플리카 회로(8)는 입력 버퍼(1) 및 데이터 출력 회로(4)와 마찬가지의 회로를 포함하고, 출력 버퍼(3)로부터의 클럭 신호 DLLCLK를 소정의 지연 시간 ΔTR=ΔTDO+ΔTI만큼 지연시켜 귀환 클럭 신호 FBCLK를 생성하여, 그 귀환 클럭 신호 FBCLK를 이중 위상 비교기(6)에 인가한다.
이중 위상 비교기(6)는 입력 버퍼(1)로부터의 내부 클럭 신호 INTCLK의 상승 에지 및 하강 에지의 양쪽에 동기하여 레플리카 회로(8)로부터의 귀환 클럭 신호 FBCLK의 레벨을 검출하고, 그 검출 결과에 근거하여 신호 φK, φU, φD를 생성하며, 그들 신호 φK, φU, φD를 제어 회로(7)에 인가한다. 여기서, 신호 φK는 귀환 클럭 신호 FBCLK의 파형이 정상인 경우에 「L」 레벨로 되고, 귀환 클럭 신호 FBCLK의 파형이 정상이 아닌 경우에는 「H」 레벨로 되는 신호이다. 신호 φU는 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 지연되고 있는 경우에는 「L」 레벨로 되고, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는 「H」 레벨로 되는 신호이다. 신호 φD는 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는 「L」 레벨로 되고, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 지연되고 있는 경우에는 「H」 레벨로 되는 신호이다.
즉, 이중 위상 비교기(6)는, 도 3에 도시하는 바와 같이, 두 개의 위상 비교기(12, 13), EX-OR 게이트(14) 및 게이트 회로(15, 16)를 포함한다. 위상 비교기(12)는 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK가 「H」레벨인 경우에는 φU1, φD1을 각각 「H」 레벨 및 「L」 레벨로 하고, 내부 클럭 신호 INTCLK의 상승 시에 귀환 클럭 신호 FBCLK가 「L」 레벨인 경우에는 신호 φU1, φD1을 각각 「L」 레벨 및 「H」 레벨로 한다. 또한, 위상 비교기(13)는 내부 클럭 신호 INTCLK의 하강 시에 귀환 클럭 신호 FBCLK가 「H」 레벨인 경우에는 신호 φU2, φD2를 각각 「H」 레벨 및 「L」 레벨로 하고, 내부 클럭 신호 INTCLK의 하강 시에 귀환 클럭 신호 FBCLK가 「L」 레벨인 경우에는 신호 φU2, φD2를 각각 「L」 레벨 및 「H」 레벨로 한다.
도 4는 위상 비교기(12)의 구성을 나타내는 회로도이다. 도 4에서, 이 위상 비교기(12)는 NAND 게이트(17∼23) 및 인버터(24)를 구비하고, NAND 게이트(17, 18), NAND 게이트(19, 20), NAND 게이트(21, 22)는 각각 플립플롭(25∼27)을 구성한다. 내부 클럭 신호 INTCLK는 플립플롭(25, 26)의 세트 단자 및 NAND 게이트(23)의 제 1 입력 단자에 입력된다. 귀환 클럭 신호 FBCLK는 플립플롭(25)의 리셋 단자에 입력된다. 플립플롭(25)의 출력 신호는 인버터(24)를 거쳐서 NAND 게이트(23)의 제 2 입력 단자에 입력된다. 플립플롭(25)의 반전 출력 신호는 플립플롭(26)의 리셋 단자에 입력된다. 플립플롭(26)의 출력 신호 φ26은 플립플롭(27)의 세트 단자에 입력되고, 또한, NAND 게이트(23)의 제 3 입력 단자에 입력된다. NAND 게이트(23)의 출력 신호 φ23은 플립플롭(27)의 리셋 단자에 입력된다. 플립플롭(27)의 출력 신호 및 반전 출력 신호는 각각 신호 φU1, φD1로 된다.
도 5는 도 4에 나타낸 위상 비교기(12)의 동작을 나타내는 타임차트이다.도 5에서, 초기 상태에서는, 내부 클럭 신호 INTCLK 및 귀환 클럭 신호 FBCLK는 모두 「L」 레벨로 되어 있다. 이 경우에는, NAND 게이트(17, 18)의 출력 신호는 모두 「H」 레벨이 되고, 플립플롭(26)이 세트되어 신호 φ26은 「H」 레벨이 되며, NAND 게이트(23)의 출력 신호 φ23은 「H」 레벨로 되어 있다. 또한, 초기 상태에서는 신호 φU1, φD1이 각각 「H」 레벨 및 「L」 레벨이 되도록 별도의 회로에 의해 설정되어 있다.
귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는, 우선 귀환 클럭 신호 FBCLK가 「L」 레벨로부터 「H」 레벨로 상승된다. 이것에 의해, NAND 게이트(18)의 출력 신호가 「L」 레벨이 되어, NAND 게이트(20)의 출력 신호가 「H」 레벨이 되고, 인버터(24)의 출력 신호가 「L」 레벨이 되지만, 신호 φ26, φ23, φU1, φD1의 레벨은 변화하지 않는다.
이어서, 내부 클럭 신호 INTCLK가 「L」 레벨로부터 「H」 레벨로 상승되면(시각 t1), 플립플롭(26)이 리셋되어 신호 φ26이 「L」 레벨이 된다. 이것에 의해, 플립플롭(27)이 세트되지만, 신호 φU1은 초기 상태에서 「H」 레벨로 되어 있으므로 「H」 레벨대로 변화하지 않는다.
다음에, 귀환 클럭 신호 FBCLK가 「H」 레벨로부터 「L」 레벨로 하강되면, NAND 게이트(18)의 출력 신호가 「H」 레벨이 되고, 인버터(24)의 출력 신호가 「H」 레벨이 되지만, 신호 φ26, φ23, φU1, φD1의 레벨은 변화하지 않는다.
이어서, 내부 클럭 신호 INTCLK가 「H」 레벨로부터 「L」 레벨로 하강되면, 플립플롭(26)이 세트되어 신호 φ26이 「H」 레벨이 되어, NAND 게이트(20)의 출력신호가 「L」 레벨이 되고, NAND 게이트(17)의 출력 신호가 「H」 레벨이 되어, 인버터(24)의 출력 신호가 「L」 레벨이 되지만, 신호 φ23, φU1, φD1의 레벨은 변화하지 않는다.
귀환 클럭 신호 FBCLK의 위상이 서서히 지연되고 귀환 클럭 신호 FBCLK가 「L」 레벨인 기간에 내부 클럭 신호 INTCLK가 「L」 레벨에서 「H」 레벨로 상승되면(시각 t2), 플립플롭(25)이 리셋되어 NAND 게이트(17)의 출력 신호가 「L」 레벨이 되어, 인버터(24)의 출력 신호가 「H」 레벨이 되고, NAND 게이트(23)의 출력 신호 φ23이 「L」 레벨이 된다. 이것에 의해, 플립플롭(27)이 리셋되어 신호 φU1, φD1이 각각 「L」 레벨 및 「H」 레벨이 된다.
이어서, 귀환 클럭 신호 FBCLK가 「L」 레벨로부터 「H」 레벨로 상승된다. 이 때에는, NAND 게이트(17)의 출력 신호가 이미 「L」 레벨로 되어 있으므로, NAND 게이트(18)의 출력 신호는 「H」 레벨대로 변화되지 않고, 신호 φU1, φD1의 레벨도 변화하지 않는다.
다음에, 내부 클럭 신호 INTCLK가 「H」 레벨로부터 「L」 레벨로 하강되면, NAND 게이트(17)의 출력 신호가 「H」 레벨이 되고, NAND 게이트(18)의 출력 신호가 「L」 레벨이 되어, NAND 게이트(20)의 출력 신호가 「H」 레벨이 되고, 인버터(24)의 출력 신호가 「L」 레벨이 되어, NAND 게이트(23)의 출력 신호 φ23이 「H」 레벨이 되지만, 신호 φU1, φD1의 레벨은 변화하지 않는다.
이어서, 귀환 클럭 신호 FBCLK가 「H」 레벨로부터 「L」 레벨로 하강되면, NAND 게이트(18)의 출력 신호가 「H」 레벨이 되어, NAND 게이트(20)의 출력 신호가 「L」 레벨이 되지만, 신호 φ26, φ23, φU1, φD1의 레벨은 변화하지 않는다.
도 6은 위상 비교기(13)의 구성을 나타내는 회로도이다. 도 6을 참조하면, 이 위상 비교기(13)가 도 4의 위상 비교기(12)와 다른 점은 NOR 게이트(28)가 추가되어 있는 점이다. NOR 게이트(28)는 신호 φE 및 내부 클럭 신호 INTCLK를 받아, 그 출력 신호가 플립플롭(25)의 세트 단자에 입력된다. 신호 φE는 초기 상태에서는 「H」 레벨로 되고, 초기 상태가 해제되면 「L」 레벨로 되는 신호이다. 따라서, 초기 상태에서는 NOR 게이트(28)의 출력 신호가 「L」 레벨로 고정되고, 초기 상태가 해제되면 NOR 게이트(28)의 출력 신호는 내부 클럭 신호 INTCLK의 반전 클럭 신호로 된다. 따라서, 이 위상 비교기(13)에서는, 내부 클럭 신호 INTCLK의 하강 시에 귀환 클럭 신호 FBCLK의 레벨에 근거하여 신호 φU2, φD2가 생성된다.
도 3으로 되돌아가, EX-NOR 게이트(14)는 신호 φU1, φU2를 받아 신호 φK를 출력한다. 신호 φK는 신호 φU1과 φU2의 레벨이 다른 경우에는 「L」 레벨로 되고, 신호 φU1과 φU2의 레벨이 일치한 경우에는 「H」 레벨로 된다. 게이트 회로(15)는 신호 φU1, φU2를 받아 신호 φU를 출력한다. 신호 φU는 신호 φU1, φU2가 각각 「H」 레벨 및 「L」 레벨이 된 경우에만 「H」 레벨로 되고, 그 이외의 경우에는 「L」 레벨로 된다. 게이트 회로(16)는 신호 φD1, φD2를 받아 신호 φD를 출력한다. 신호 φD는 신호 φD1, φD2가 각각 「L」 레벨 및 「H」 레벨이 된 경우만 「L」 레벨로 되고, 그 이외의 경우에는 「H」 레벨로 된다.
도 7은 신호 φU1, φD1, φU2, φD2와 신호 φK, φU, φD의 관계를 나타내는 도면이다. 신호 φU1과 φD1, φU2와 φD2, φU와 φD는 각각 서로 상보의 관계를 갖는다. 신호 φU1과 φU2의 레벨이 다르고, 신호 φU1이 「H」 레벨인 제 1 경우와, 신호 φU1과 φU2의 레벨이 다르고, 신호 φU1이 「L」 레벨인 제 2 경우와, 신호 φU1과 φU2의 레벨이 같고, 신호 φU1이 「L」 레벨인 제 3 경우와, 신호 φU1과 φU2의 레벨이 같고, 신호 φU1이 「H」 레벨인 제 4 경우이다.
도 8(a), 8(b)는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 관계를 구체적으로 나타내는 타임차트이다. 도 8(a), (b)는 귀환 클럭 신호 FBCLK의 파형이 정상인 경우를 나타내고 있다.
도 8(a)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는, 내부 클럭 신호 INTCLK의 상승 시에는 귀환 클럭 신호 FBCLK는 「H」 레벨이 되고, 내부 클럭 신호 INTCLK의 하강 시에는 귀환 클럭 신호 FBCLK는 「L」 레벨이 된다. 이것은 도 7의 제 1 경우이며, 신호 φK, φU, φD는 각각 「L」 레벨, 「H」 레벨 및 「L」 레벨이 된다.
도 8(b)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 지연되고 있는 경우에는, 내부 클럭 신호 INTCLK의 하강 시에는 귀환 클럭 신호 FBCLK는 「L」 레벨이 되고, 내부 클럭 신호 INTCLK의 하강 시에는 귀환 클럭 신호 FBCLK는 「H」 레벨이 된다. 이것은 도 7의 제 2 경우이며, 신호 φK, φU, φD는 각각 「L」 레벨, 「L」 레벨 및 「H」 레벨이 된다.
도 9(a)∼9(c)는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 관계를 구체적으로 나타내는 다른 타임차트이다. 도 9(a)∼9(c)는 귀환 클럭 신호 FBCLK의 파형이 정상이 아닌 경우를 나타내고 있다.
도 9(a)에 도시하는 바와 같이, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가지만, 귀환 클럭 신호 FBCLK의 파형이 왜곡되어 상승 및 하강이 완만해져 있는 경우에는, 내부 클럭 신호 INTCLK의 상승 시 및 하강 시의 양쪽에 있어서 귀환 클럭 신호 FBCLK의 레벨이 임계값 전위 Vth보다도 낮게 된다. 이것은 도 7의 제 3 경우이며, 신호 φK, φU, φD는 각각 「H」 레벨, 「L」 레벨 및 「H」 레벨이 된다.
도 9(b)에 도시하는 바와 같이, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있지만, 귀환 클럭 신호 FBCLK의 듀티비가 50%보다도 큰 경우에는, 내부 클럭 신호 INTCLK의 상승 시 및 하강 시의 양쪽에 있어서 귀환 클럭 신호 FBCLK가 「H」 레벨이 된다. 이것은 도 7의 제 4 경우이며, 신호 φK, φU, φD는 각각 「H」 레벨, 「L」 레벨 및 「H」 레벨이 된다.
도 9(c)에 도시하는 바와 같이, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있지만, 귀환 클럭 신호 FBCLK의 듀티비가 50%보다도 작은 경우에는, 내부 클럭 신호 INTCLK의 상승 시 및 하강 시의 양쪽에서 귀환 클럭 신호 FBCLK가 「L」 레벨이 된다. 이것은 도 7의 제 3 경우이며, 신호 φK, φU, φD는 각각 「H」 레벨, 「L」 레벨 및 「H」 레벨이 된다.
도 1로 되돌아가, 제어 회로(7)는 이중 위상 비교기(6)로부터의 신호 φK, φU, φD에 따라 제어 신호 VC1∼VCn을 생성하고, 그 제어 신호 VC1∼VCn을 지연 회로(2)에 인가하여 지연 회로(2)의 지연 시간 ΔTDE를 제어한다.
즉, 제어 회로(7)는, 도 10에 도시하는 바와 같이, 카운터(30), 디코더(31)및 래치 회로(32)를 포함한다. 카운터(30)는 신호 φK가 「L」 레벨인 경우에 활성화되고, 신호 φK가 「H」 레벨인 경우에는 비활성화된다. 활성화된 카운터(30)는 신호 φU, φD가 각각 「H」 레벨 및 「L」 레벨인 경우에는 업 카운터로서 동작하여, 클럭 신호 CLK의 펄스가 입력될 때마다 카운트 신호 C1∼Cm(단, m은 자연수)의 값을 +1 한다. 또한, 활성화된 카운터(30)는 신호 φU, φD가 각각 「L」 레벨 및 「H」 레벨인 경우에는 다운 카운터로서 동작하여, 클럭 신호 CLK의 펄스가 입력될 때마다 카운트 신호 C1∼Cm의 값을 -1 한다. 따라서, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 앞서가는 경우에는 카운트 신호 C1∼Cm의 카운트값은 서서히 증대하고, 귀환 클럭 신호 FBCLK의 위상이 내부 클럭 신호 INTCLK의 위상보다도 지연되고 있는 경우에는 카운트 신호 C1∼Cm의 카운트값은 서서히 감소한다.
디코더(31)는 카운터(30)로부터의 카운트 신호 C1∼Cm을 디코딩하여 제어 신호 VC1∼VCn을 생성하고, 그 제어 신호 VC1∼VCn을 래치 회로(32)를 거쳐서 지연 회로(2)에 인가하여, 지연 회로(2)의 지연 시간 ΔTDE를 제어한다. 디코더(31)는 카운트 신호 C1∼Cm의 카운트값이 증가한 경우에는 지연 시간 ΔTDE를 길게 하여 귀환 클럭 신호 FBCLK의 위상을 지연시키고, 카운트 신호 C1∼Cm의 카운트값이 감소한 경우에는 지연 시간 ΔTDE를 짧게 하여 귀환 클럭 신호 FBCLK의 위상을 앞서가게 한다. 래치 회로(32)는 제어 신호 VC1∼VCn을 받아, 신호 φK가 「L」 레벨인 경우에는 제어 신호 VC1∼CVn을 그대로 지연 회로(2)에 인가하고, 신호 φK가 「L」 레벨로부터 「H」 레벨로 상승된 경우에는 그 직전의 제어 신호 VC1∼VCn을래치하여 지연 회로(2)에 인가한다.
도 11은 래치 회로(32) 중의 제어 신호 VCn에 대응하는 래치 단위 회로(32.n)의 구성을 나타내는 회로도이다. 도 11에서, 래치 단위 회로(32.n)는 인버터(33∼35), 클럭 인버터(36) 및 P 채널 MOS 트랜지스터(37)를 포함한다. 인버터(33), P 채널 MOS 트랜지스터(37) 및 인버터(34)는 입력 노드(32a)와 출력 노드(32b)의 사이에 직렬 접속된다. 클럭 인버터(36)는 인버터(34)에 역병렬로 접속된다. 신호 φK는 P 채널 MOS 트랜지스터(37)의 게이트 및 클럭 인버터(36)의 제어 노드에 직접 입력되고, 또한, 인버터(35)를 거쳐서 클럭 인버터(36)의 반전 제어 노드에 입력된다.
신호 φK가 「L」 레벨인 경우에는, P 채널 MOS 트랜지스터(37)가 도통하고, 또한 클럭 인버터(36)가 비활성 상태가 되어, 신호 VCn이 인버터(33), P 채널 MOS 트랜지스터(37) 및 인버터(34)를 통과해서 지연 회로(2)에 인가된다. 신호 φK가 「L」 레벨로부터 「H」 레벨로 상승되면, P 채널 MOS 트랜지스터(37)가 비도통이 되고, 또한 클럭 인버터(36)가 활성화되어, 출력 노드(32b)의 레벨이 인버터(34, 36)에 의해 래치된다. 따라서, 출력 신호 VCn의 레벨은 신호 φK가 「L」 레벨로부터 「H」 레벨로 변화되기 직전의 레벨로 유지된다.
도 12는 도 1 내지 도 11에서 나타낸 반도체 메모리의 주요부의 동작을 나타내는 타임차트이다. 도 12에서 외부 클럭 신호 EXTCLK는 입력 버퍼(1)에 의해 지연 시간 ΔTI만큼 지연되어, 내부 클럭 신호 INTCLK로 된다. 내부 클럭 신호 INTCLK는 지연 회로(2) 및 이중 위상 비교기(6)에 인가된다.
내부 클럭 신호 INTCLK는 지연 회로(2)에 의해 가변 지연 시간 ΔTDE만큼 지연되어 클럭 신호 DELCLK로 되고, 또한, 출력 버퍼(3)에 의해 지연 시간 ΔTO만큼 지연되어 클럭 신호 DLLCLK로 된다. 데이터 출력 회로(4)는 클럭 신호 DLLCLK의 상승 에지 및 하강 에지에 응답하여, 판독 데이터 신호 DO1', DO2'를 순차적으로 출력한다. 클럭 신호 DLLCLK의 상승 에지로부터 판독 데이터 신호 DO1'의 출력이 시작될 때까지는, 소정의 지연 시간 ΔTDO가 발생한다. 판독 데이터 신호 DO1'의 출력이 시작되는 시각과 외부 클럭 신호 EXTCLK의 상승 에지가 일치하게 되어 있다.
클럭 신호 DLLCLK는 레플리카 회로(8)에 의해 지연 시간 ΔTR=ΔTDO+ΔTI만큼 지연되어 귀환 클럭 신호 FBCLK가 된다. 이중 위상 비교기(6) 및 제어 회로(7)는 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하도록 지연 회로(2)의 지연 시간 ΔTDE를 제어한다.
즉, 내부 클럭 신호 INTCLK의 위상보다도 귀환 클럭 신호 FBCLK의 위상이 앞서가는 경우에는, 지연 회로(2)의 지연 시간 ΔTDE를 길게 하여 귀환 클럭 신호 FBCLK의 위상을 지연시키고, 내부 클럭 신호 INTCLK의 위상보다도 귀환 클럭 신호 FBCLK의 위상이 지연되고 있는 경우에는, 지연 회로(2)의 지연 시간 ΔTDE를 짧게 하여 귀환 클럭 신호 FBCLK의 위상을 앞서가게 한다. 따라서, 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상은 일치한다.
만약에 귀환 클럭 신호 FBCLK의 파형이 왜곡되거나, 귀환 클럭 신호 FBCLK의 듀티비가 50%에서 벗어나고 있는 경우에 내부 클럭 신호 INTCLK와 귀환 클럭 신호FBCLK의 위상이 일치했을 때는, 신호 φK가 「H」 레벨이 되어 카운터(30)의 카운트 동작이 정지되고, 또한 제어 신호 VC1∼VCn이 래치된다. 따라서, 종래와 같이 내부 클럭 신호 INTCLK와 귀환 클럭 신호 FBCLK의 위상이 일치하고 있는 데, 일치하지 않는다고 판단되어 지연 회로(2)의 지연 시간 ΔTDE가 변경되는 경우는 없다.
이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 나타내어지고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 위상 비교기에 의하면, 제 1 클럭 신호의 상승 에지 및 하강 에지의 양쪽에 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하기 때문에, 상승 에지 및 하강 에지 중 어느 한 쪽에만 응답하여 제 1 및 제 2 클럭 신호의 위상을 비교하고 있었던 종래에 비해, 제 1 및 제 2 클럭 신호의 위상을 정확히 비교할 수 있다.

Claims (3)

  1. 제 1 및 제 2 클럭 신호의 위상을 비교하는 위상 비교기로서,
    상기 제 1 클럭 신호의 상승 에지에 응답하여 상기 제 2 클럭 신호의 레벨을 검출하는 제 1 레벨 검출 회로와,
    상기 제 1 클럭 신호의 하강 에지에 응답하여 상기 제 2 클럭 신호의 레벨을 검출하는 제 2 레벨 검출 회로와,
    상기 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 1 및 제 2 레벨이 검출된 것에 따라, 상기 제 2 클럭 신호의 위상이 상기 제 1 클럭 신호의 위상보다도 앞서가는 것을 나타내는 제 1 신호를 출력하는 제 1 논리 회로와,
    상기 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 2 및 제 1 레벨이 검출된 것에 따라, 상기 제 2 클럭 신호의 위상이 상기 제 1 클럭 신호의 위상보다도 지연되고 있는 것을 나타내는 제 2 신호를 출력하는 제 2 논리 회로
    를 구비하는 위상 비교기.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 레벨 검출 회로에 의해 검출된 레벨이 일치한 것에 따라, 상기 제 1 및 제 2 클럭 신호의 파형이 일치하지 않는 것을 나타내는 제 3 신호를 출력하는 제 3 논리 회로를 더 구비하는 위상 비교기.
  3. 제 1 클럭 신호에 따라 제 2 클럭 신호를 생성하는 클럭 발생 회로로서,
    상기 제 1 클럭 신호를 지연시켜 상기 제 2 클럭 신호를 생성하는 지연 시간의 제어가 가능한 지연 회로와,
    상기 제 1 및 제 2 클럭 신호의 위상을 비교하는 위상 비교기와,
    상기 위상 비교기의 비교 결과에 근거하여, 상기 제 1 및 제 2 클럭 신호의 위상이 일치하도록 상기 지연 회로의 지연 시간을 제어하는 제어 회로를 구비하되,
    상기 위상 비교기는,
    상기 제 1 클럭 신호의 상승 에지에 응답하여 상기 제 2 클럭 신호의 레벨을 검출하는 제 1 레벨 검출 회로와,
    상기 제 1 클럭 신호의 하강 에지에 응답하여 상기 제 2 클럭 신호의 레벨을 검출하는 제 2 레벨 검출 회로와,
    상기 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 1 및 제 2 레벨이 검출된 것에 따라, 상기 제 2 클럭 신호의 위상이 상기 제 1 클럭 신호의 위상보다도 앞서가는 것을 나타내는 제 1 신호를 출력하는 제 1 논리 회로와,
    상기 제 1 및 제 2 레벨 검출 회로에 의해 각각 제 2 및 제 1 레벨이 검출된 것에 따라, 상기 제 2 클럭 신호의 위상이 상기 제 1 클럭 신호의 위상보다도 지연되고 있는 것을 나타내는 제 2 신호를 출력하는 제 2 논리 회로를 포함하는
    클럭 발생 회로.
KR1020020045725A 2001-11-26 2002-08-02 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 KR20030043600A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001358838A JP2003163592A (ja) 2001-11-26 2001-11-26 位相比較器およびそれを用いたクロック発生回路
JPJP-P-2001-00358838 2001-11-26

Publications (1)

Publication Number Publication Date
KR20030043600A true KR20030043600A (ko) 2003-06-02

Family

ID=19169950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020045725A KR20030043600A (ko) 2001-11-26 2002-08-02 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로

Country Status (3)

Country Link
US (1) US6700414B2 (ko)
JP (1) JP2003163592A (ko)
KR (1) KR20030043600A (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1527515A1 (en) * 2002-08-01 2005-05-04 Koninklijke Philips Electronics N.V. Phase detector with selection of differences between input signals
US6829548B2 (en) * 2003-04-03 2004-12-07 Sun Microsystems, Inc. DLL static phase error measurement technique
US7129794B2 (en) * 2003-07-21 2006-10-31 Micron Technology, Inc. Phase detector for reducing noise
JP4703997B2 (ja) 2004-09-28 2011-06-15 富士通セミコンダクター株式会社 半導体集積回路
KR100630731B1 (ko) * 2005-01-10 2006-10-02 삼성전자주식회사 클럭 트리에서 온도-전압 변화에 따른 지연시간드리프트를 보상하는 회로를 구비하는 반도체 장치
US7277357B1 (en) 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
JP4249769B2 (ja) 2006-08-31 2009-04-08 エルピーダメモリ株式会社 Ｄｌｌ回路及びこれを備える半導体装置
KR100902050B1 (ko) * 2007-06-26 2009-06-15 주식회사 하이닉스반도체 전원 제어 장치 및 이를 포함하는 ｄｌｌ 회로
JP4438877B2 (ja) * 2008-03-12 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
US9780795B2 (en) * 2013-09-16 2017-10-03 Rambus Inc. Source-synchronous receiver using edge-detection clock recovery

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4764737A (en) * 1987-11-20 1988-08-16 Motorola, Inc. Frequency synthesizer having digital phase detector with optimal steering and level-type lock indication
KR930000695B1 (ko) * 1990-05-11 1993-01-29 재단법인 한국전자통신연구소 비트 동기를 위한 아날로그 및 디지틀 위상 검출기
US5142555A (en) * 1990-11-13 1992-08-25 Dallas Semiconductor Corporation Phase detector
JP2811994B2 (ja) 1991-05-08 1998-10-15 日本電気株式会社 位相同期回路
JPH0629835A (ja) 1992-07-06 1994-02-04 Mitsubishi Electric Corp ループ形位相調整回路
JP3408030B2 (ja) * 1995-09-21 2003-05-19 日本プレシジョン・サーキッツ株式会社 位相比較器
JP2954070B2 (ja) * 1997-03-26 1999-09-27 日本電気アイシーマイコンシステム株式会社 デジタルｐｌｌ回路
JP4443728B2 (ja) * 2000-06-09 2010-03-31 株式会社ルネサステクノロジ クロック発生回路

Also Published As

Publication number Publication date
US6700414B2 (en) 2004-03-02
US20030098721A1 (en) 2003-05-29
JP2003163592A (ja) 2003-06-06

Similar Documents

Publication Publication Date Title
US7202721B2 (en) Delay locked loop and semiconductor memory device having the same
US7977986B2 (en) Semiconductor device having delay locked loop and method for driving the same
JP3717289B2 (ja) 集積回路装置
US6642760B1 (en) Apparatus and method for a digital delay locked loop
US6424193B1 (en) Circuit for synchronizing frequencies of clock signals
US8988126B2 (en) Apparatus and method for latency control in high frequency synchronous semiconductor device
US7457191B2 (en) Apparatus and method of generating output enable signal for semiconductor memory apparatus
KR100701423B1 (ko) 듀티 보정 장치
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
US20050206426A1 (en) Integrated circuit systems and devices having high precision digital delay lines therein
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
JPH10171774A (ja) 半導体集積回路
JP2010213308A (ja) 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法
KR100237567B1 (ko) 지연잠금 회로
KR100280447B1 (ko) 디지털지연동기루프회로
JPH10149227A (ja) 半導体集積回路
KR20030043600A (ko) 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로
US6940325B2 (en) DLL circuit
KR20200145266A (ko) 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치
JP2001195149A (ja) 内部クロック信号発生回路
JP3982934B2 (ja) 入力回路および該入力回路を有する半導体集積回路
JP2000049595A (ja) Ｄｌｌ回路
JP2000188540A (ja) クロック発生回路
KR100422583B1 (ko) 반도체기억장치용 위상비교기 및 그 제어방법
KR100685613B1 (ko) 고속 동작을 위한 ｄｌｌ 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application