JP4249769B2 - Ｄｌｌ回路及びこれを備える半導体装置 - Google Patents

Description

本発明はＤＬＬ（Delay Locked Loop）回路及びこれを備える半導体装置に関し、特に、基準となるクロックを分周する多相式のＤＬＬ回路及びこれを備える半導体装置に関する。

近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロックに対して正確に同期させる必要があることから、外部クロックに同期した内部クロックを生成するためのＤＬＬ回路が必須である（特許文献１参照）。

ＤＬＬ回路としては、図７に示す１相式のＤＬＬ回路が最も一般的である。

図７に示すように、１相式のＤＬＬ回路は、外部クロックＣＫの遅延量を調整する遅延調整回路部１０と、遅延調整回路部１０の出力である内部クロックＬＣＬＫを受けるクロックドライバ部２０とを有している。クロックドライバ部２０は、内部クロックＬＣＬＫをクロックツリー部３０の正規パス３１に供給するクロックドライバ２１と、内部クロックＬＣＬＫをクロックツリー部３０のレプリカパス３２に供給するクロックドライバ２２とを含んでいる。

正規パス３１を経由した内部クロックＬＣＬＫは、バッファ回路部４０に含まれる出力バッファ４１に供給される。出力バッファ４１は、内部クロックＬＣＬＫに同期してリードデータＤＲＦＩＦＯを入出力データピンＤＱに出力する回路である。一方、レプリカパス３２を経由した内部クロックＬＣＬＫは、レプリカバッファ４２に供給される。レプリカバッファ４２は、内部クロックＬＣＬＫに同期してレプリカクロックＲＣＬＫを出力する回路である。

レプリカバッファ４２の出力であるレプリカクロックＲＣＬＫは、遅延調整回路部１０にフィードバックされる。遅延調整回路部１０は、位相検知回路１１及び遅延調整回路１２によって構成され、位相検知回路１１の反転入力端（−）にレプリカクロックＲＣＬＫが供給される。位相検知回路１１の非反転入力端（＋）には、外部クロックＣＫが供給される。

これにより、レプリカクロックＲＣＬＫのエッジと外部クロックＣＫのエッジとの差に応じたフィードバック信号ＦＢが生成され、これが遅延調整回路１２に供給される。遅延調整回路１２は、フィードバック信号ＦＢに基づいて、レプリカクロックＲＣＬＫのエッジが外部クロックＣＫのエッジと一致するよう、内部クロックＬＣＬＫの遅延量を調整する。

また、クロックドライバ２２には、分周回路５１及び遅延調整回路５２が設けられている。分周回路５１は、レプリカパス３２を経由する内部クロックＬＣＬＫを分周することによって消費電力を低減させる目的で挿入される。また、遅延調整回路５２は、入出力データピンＤＱに現れるリードデータとレプリカクロックＲＣＬＫとの差を相殺するための回路である。つまり、出力バッファ４１とレプリカバッファ４２との間には、出力負荷の差などに起因する動作速度差が存在するとともに、位相検知回路１１の不感帯によって生じる遅延量の差分が存在する。遅延調整回路５２は、これらによるタイミング差を相殺するために挿入されている。

このような構成を有する１相式のＤＬＬ回路は、回路構成が比較的簡単であるという利点を有している。その一方で、外部クロックＣＫの周波数が高くなると、遅延調整回路部１０の動作が追いつかなくなり、正しく動作を行うことができないというデメリットがある。

このような問題は、ＤＬＬ回路を多相式とすることによって解決することができる。多相式のＤＬＬ回路は、外部クロックＣＫをそのまま用いて内部クロックＬＣＬＫの遅延量を調整するのではなく、外部クロックＣＫを分周して得られる分周信号に対して遅延量の制御を行う。このため、遅延制御回路部の動作速度に余裕が生じることから、外部クロックＣＫの周波数が高い場合であっても正しく動作を行うことが可能となる。
特開２００２−３２４３９８号公報

しかしながら、多相式のＤＬＬ回路は、電源電圧が変動するとスキューが増大したり、デューティが変動しやすいという問題があった。これは、多相式のＤＬＬ回路では１つの外部クロックＣＫを複数の分周信号に分け、これら分周信号のそれぞれに対して遅延量の制御を行っていることから、電源電圧が変動すると、その影響が各分周信号に対して不均一となることが主な原因であると考えられる。

したがって、本発明の目的は、電源電圧が変動してもスキューやデューティ変動の生じにくい多相式のＤＬＬ回路及びこれを用いた半導体装置を提供することを目的とする。

本発明によるＤＬＬ回路は、第１のクロックを分周することにより、互いに位相の異なる少なくとも第１及び第２の分周信号を生成する分周回路部と、第１のフィードバック信号に基づいて第１の分周信号の遅延量を調整する第１の遅延調整回路と、第２のフィードバック信号に基づいて第２の分周信号の遅延量を調整する第２の遅延調整回路と、少なくとも第１及び第２の遅延調整回路の出力を合成することにより第２のクロックを生成し、これをクロックツリー部の正規パスに供給する合成回路と、第１の遅延調整回路の出力を受け、これをクロックツリー部のレプリカパスに供給する第１のクロックドライバと、第２の遅延調整回路の出力を受ける第２のクロックドライバとを備え、第１のクロックドライバと第２のクロックドライバが実質的に同一の回路構成を有していることを特徴とする。

特に限定されるものではないが、第１のクロックを外部クロックとすることができ、第２のクロックを内部クロックとすることができる。

第１のフィードバック信号は、レプリカパスを経由した第１の分周信号に基づき生成される第３のクロックと第１のクロックとのエッジのずれを示す信号であることが好ましい。また、第２のフィードバック信号は、第２のクロックのデューティを示す信号であることが好ましい。

また、本発明による半導体装置は、上述したＤＬＬ回路を備える半導体装置であって、正規パスを経由した第２のクロックに同期してデータを出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、レプリカパスを経由した第１の分周信号に同期して第３のクロックを出力するするレプリカバッファとを備えていることを特徴とする。

本発明による半導体装置は、レプリカパスとレプリカバッファとの間に設けられ、出力バッファの動作速度とレプリカバッファの動作速度との差を吸収する第３の遅延調整回路をさらに備えていることが好ましい。この場合、外部より電源電位が供給される電源ピンをさらに備え、第３の遅延調整回路と電源ピンとの距離は、少なくとも第１のクロックドライバと電源ピンとの距離よりも短いことが好ましい。

本発明によれば、分周信号を伝達する複数のクロックドライバが実質的に同一の回路構成を有していることから、電源電圧が変動した場合であっても、その影響が各分周信号に対してほぼ均等となる。このため、電源変動によるＤＬＬ回路の機能低下を防止することが可能となる。

したがって、本発明は、ＤＤＲ型のシンクロナスメモリのように、入出力データを外部クロックに対して正確に同期させる必要のある半導体装置への適用において非常に好適である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるＤＬＬ回路の構成を示すブロック図である。

図１に示すように、本実施形態によるＤＬＬ回路は、分周回路部１００と、遅延調整回路部１１０と、クロックドライバ部１２０によって構成されている。

分周回路部１００は、外部クロックＣＫを２分周することにより分周信号ＣＫ１を生成する分周回路１０１と、分周信号ＣＫ２を生成する分周回路１０２とを含んでいる。正確には、これら分周回路１０１，１０２が分周する信号は、外部クロックＣＫ及びその反転信号／ＣＫをコンパレータ９０によって比較した信号であるが、便宜上、コンパレータ９０の出力についても外部クロックＣＫと表記する。

分周回路１０１と分周回路１０２は、互いに位相の異なる分周信号を生成する。例えば、分周回路１０１が外部クロックＣＫの立ち上がりエッジに連動した分周を行うとすれば、分周回路１０２は外部クロックＣＫの立ち下がりエッジに連動した分周を行えばよい。これにより、分周信号ＣＫ１，ＣＫ２の位相は、互いに９０°ずれることになる。

遅延調整回路部１１０は、フィードバック信号ＦＢ１に基づいて分周信号ＣＫ１の遅延量を調整する遅延調整回路１１１と、フィードバック信号ＦＢ２に基づいて分周信号ＣＫ２の遅延量を調整する遅延調整回路１１２とを含んでいる。フィードバック信号ＦＢ１は位相検知回路１１３によって生成され、フィードバック信号ＦＢ２はデューティ検知回路１１４によって生成される。遅延調整回路１１１，１１２によって遅延量が調整された分周信号ＣＫ１，ＣＫ２は、いずれもクロックドライバ部１２０に供給される。

クロックドライバ部１２０は、遅延調整回路１１１，１１２より出力された分周信号ＣＫ１，ＣＫ２を合成することにより、内部クロックＬＣＬＫを生成する合成回路１２１を含んでいる。合成回路１２１はＥＸＯＲ回路によって構成することができる。合成回路１２１の出力である内部クロックＬＣＬＫは、クロックツリー部１３０の正規パス１３１に供給される。

さらに、クロックドライバ部１２０は、２つのクロックドライバ１２２，１２３を含んでいる。クロックドライバ１２２は、遅延調整回路１１１より出力された分周信号ＣＫ１を受け、これをクロックツリー部１３０のレプリカパス１３２に供給する回路である。一方、クロックドライバ１２３は、遅延調整回路１１２より出力された分周信号ＣＫ２を受ける回路であり、クロックドライバ１２２と同一の回路構成を有している。

クロックドライバ１２２，１２３には、それぞれ分周回路１５２，１５３が設けられている。分周回路１５２は、レプリカパス１３２を経由する分周信号ＣＫ１をさらに分周することによって消費電力を低減させるための回路である。したがって、本発明においてこれを設けることは必須でない。もちろん、分周回路１５２を省略する場合には、分周回路１５３も省略することによって、クロックドライバ１２２，１２３の回路構成を一致させる必要がある。また、図７に示したＤＬＬ回路とは異なり、クロックドライバ１２２には遅延調整回路は挿入されていない。

クロックドライバ１２３は、分周信号ＣＫ１と分周信号ＣＫ２の負荷を一致させるために設けられており、その出力は使用されない。つまり、ダミー回路である。このような目的を達成するためには、クロックドライバ１２３の代わりにダミー容量を用いることも考えられる。しかしながら、後述するように、クロックドライバ１２２の負荷は電源電圧によって変動する一方、ダミー容量ではそのような変動が生じない。このため、クロックドライバ１２３の代わりにダミー容量を用いると、電源電圧が変動した場合において、分周信号ＣＫ１と分周信号ＣＫ２の負荷が不均一となってしまう。このような点を考慮して、クロックドライバ１２２と同一の回路構成を有するクロックドライバ１２３を用いているのである。

クロックツリー部１３０の正規パス３１を経由した内部クロックＬＣＬＫは、バッファ回路部１４０に含まれる出力制御回路１４１に供給される。出力制御回路１４１は、これに基づき、リードデータＤＲＦＩＦＯを出力バッファ１４２に供給するタイミングなどを制御する。出力バッファ１４２の出力は、入出力データピンＤＱに供給される。

一方、クロックツリー部１３０のレプリカパス１３２を経由した分周信号ＣＫ１は、遅延調整回路１４３を介してレプリカバッファ１４４に供給される。レプリカバッファ１４４は、分周信号ＣＫ１に同期してレプリカクロックＲＣＬＫを出力する回路であり、出力バッファ１４２と実質的に同一の回路構成を有している。出力バッファ１４２は、リードデータに対応した出力を行うのに対し、レプリカバッファ１４４は分周信号ＣＫ１に同期してクロック出力を行う。

遅延調整回路１４３は、入出力データピンＤＱに現れるリードデータとレプリカクロックＲＣＬＫとのタイミング差を相殺するための回路である。既に説明したように、出力バッファ１４２とレプリカバッファ１４４との間には、出力負荷の差などに起因する動作速度差が存在するとともに、位相検知回路１１３の不感帯によって生じる遅延量の差分が存在する。遅延調整回路１４３は、これらによるタイミング差を相殺するために挿入されている。

このような遅延調整回路１４３は、図７に示したＤＬＬ回路ではクロックドライバ部に設けられている。しかしながら、遅延調整回路１４３をクロックドライバ部１２０に配置すると、クロックドライバ１２２とクロックドライバ１２３の回路構成が相違してしまう。この点を考慮して、本実施形態ではバッファ回路部１４０に遅延調整回路１４３を配置している。また、後述するように、本実施形態ではレプリカバッファ１４４に対応する出力制御回路を削除しており、これによって空いたスペースに遅延調整回路１４３を配置している。

レプリカバッファ１４４の出力であるレプリカクロックＲＣＬＫは、位相検知回路１１３の反転入力端（−）にフィードバックされる。位相検知回路１１の非反転入力端（＋）には、外部クロックＣＫが供給される。

これにより、レプリカクロックＲＣＬＫのエッジと外部クロックＣＫのエッジとの差に応じたフィードバック信号ＦＢ１が位相検知回路１１３によって生成され、これが遅延調整回路１１１に供給される。遅延調整回路１１１は、フィードバック信号ＦＢ１に基づいて、レプリカクロックＲＣＬＫのエッジが分周信号ＣＫ１のエッジと一致するよう、分周信号ＣＫ１の遅延量を調整する。

ここで、分周信号ＣＫ１は、外部クロックＣＫを２分周した信号であることから、遅延調整回路１１１によって外部クロックＣＫの両エッジ（立ち上がりエッジ及び立ち下がりエッジ）に対する調整はできない。つまり、外部クロックＣＫの一方のエッジ（例えば立ち上がりエッジ）が分周信号ＣＫ１のエッジと一致するよう、分周信号ＣＫ１の遅延量を調整することになる。

一方、合成回路１２１によって生成された内部クロックＬＣＬＫは、デューティ検知回路１１４に供給される。デューティ検知回路１１４は、内部クロックＬＣＬＫのデューティ、すなわちハイレベルとなっている期間を検知する回路であり、検知した結果に基づいてフィードバック信号ＦＢ２を生成する。フィードバック信号ＦＢ２は、遅延調整回路１１２に供給される。

遅延調整回路１１２は、フィードバック信号ＦＢ２に基づいて分周信号ＣＫ２の遅延量を調整する。例えば、内部クロックＬＣＬＫのデューティが小さすぎる場合には、分周信号ＣＫ２の遅延量を大きくし、内部クロックＬＣＬＫのデューティが大きすぎる場合には、分周信号ＣＫ２の遅延量を小さくすればよい。

このようにして遅延量が調整された分周信号ＣＫ１，ＣＫ２は、上述の通り、合成回路１２１によって合成され、内部クロックＬＣＬＫが生成される。したがって、内部クロックＬＣＬＫの立ち上がりエッジについては遅延調整回路１１１による制御によって正しく調整され、内部クロックＬＣＬＫのデューティについては遅延調整回路１１２による制御によって正しく調整される。

図２は、出力制御回路１４１及び出力バッファ１４２の構成をより詳細に示すブロック図である。

図２に示すように、出力制御回路１４１は、リードデータＤＲＦＩＦＯを受けるコントローラ２００と、コントローラ２００の出力であるサブリードデータＤＲＤ１〜ＤＲＤｎをそれぞれ受ける前段回路２１１〜２１ｎによって構成されている。また、出力バッファ１４２は、前段回路２１１〜２１ｎにそれぞれ対応する単位バッファ２２１〜２２ｎによって構成されている。

コントローラ２００は、リードデータＤＲＦＩＦＯに基づき、内部クロックＬＣＬＫに同期して１又は２以上のサブリードデータＤＲＤ１〜ＤＲＤｎを活性化させる回路である。どのサブリードデータＤＲＤ１〜ＤＲＤｎを活性化させるかは、選択信号ＭＲＲによって指定することができる。

サブリードデータＤＲＤ１〜ＤＲＤｎは、それぞれ対応する前段回路２１１〜２１ｎに供給される。前段回路２１１〜２１ｎは、対応するサブリードデータＤＲＤ１〜ＤＲＤｎが活性化すると、対応する単位バッファ２２１〜２２ｎを駆動する。したがって、出力バッファ１４２のインピーダンスを低く設定する場合には、選択信号ＭＲＲを用いて同時に活性化させるサブリードデータＤＲＤ１〜ＤＲＤｎの数を増やし、これによって、並列に動作させる単位バッファ２２１〜２２ｎの数を増やせばよい。逆に、出力バッファ１４２のインピーダンスを高く設定する場合には、同時に活性化させるサブリードデータＤＲＤ１〜ＤＲＤｎの数を減らし、これによって、並列に動作させる単位バッファ２２１〜２２ｎの数を減らせばよい。

前段回路２１１〜２１ｎには、さらにインピーダンス制御信号ＤＲＺＱが供給される。つまり、単位バッファ２２１〜２２ｎはインピーダンスの微調整が可能に構成されており、単位バッファ２２１〜２２ｎのインピーダンスを指定する信号がインピーダンス制御信号ＤＲＺＱである。

一方、図１に示したように、レプリカバッファ１４４に対しては、このような出力制御回路１４１が設けられていない。厳密には、分周信号ＣＫ１に同期してレプリカバッファ１４４を活性化させるための回路、つまり、図２に示すコントローラ２００の一部に相当する回路が設けられているが、その他の回路、つまり、レプリカバッファ１４４のインピーダンスを微調整するための前段回路などについては省略されている。このため、出力制御回路１４１に相当するエリアに空きスペースが生じ、ここに遅延調整回路１４３を配置している。上述の通り、遅延調整回路１４３は、入出力データピンＤＱに現れるリードデータとレプリカクロックＲＣＬＫとのタイミング差を相殺するための回路である。

図３は、本実施形態によるＤＬＬ回路を備える半導体装置３００のレイアウトを説明するための略平面図である。

図３に示す半導体装置３００は、例えばＤＤＲ型のシンクロナスＤＲＡＭ（Dynamic Random Access Memory）であり、４つのメモリセルエリア３０１〜３０４を備えている。メモリセルエリア３０１と３０２の間、並びに、メモリセルエリア３０３と３０４の間は、入出力データピンＤＱや電源ピンなどを含む複数のパッドが配列されたパッド列３１０として用いられる。

このような構成を有する半導体装置３００において、本実施形態によるＤＬＬ回路を構成する遅延調整回路部１１０及びクロックドライバ部１２０の大部分がメモリセルエリア３０１と３０３の間の領域に配置されている。また、クロックツリー部１３０及びバッファ回路部１４０は、メモリセルエリア３０１と３０２の間の領域に配置されている。

図４は、半導体装置３００内におけるＤＬＬ回路の配置をより詳細に示す拡大図である。

図４に示すように、メモリセルエリア３０１と３０３の間の領域は、横方向に細長い形状を有しているため、分周信号ＣＫ１を伝達するパスと、分周信号ＣＫ２を伝達するパスを横方向に並べて配置している。そして、これらのレイアウトを左右対称としている。図示しないが、これらのパスに電源を供給する電源ラインについても左右対称に配置している。これにより、これらパスの長さが一致するばかりでなく、電源変動や電源ノイズによって分周信号ＣＫ１が受ける影響と分周信号ＣＫ２が受ける影響が均等となる。

また、メモリセルエリア３０１と３０３の間の領域は横方向に細長いため、パッド列３１０からの距離が遠い。このため、電源電圧が変動しやすい領域である。したがって、図７に示したＤＬＬ回路のように、クロックドライバ１２２の近傍に遅延調整回路１４３を配置すると、電源変動によって調整量が変化してしまう。この点を考慮して、本実施形態では、図４に示すように、遅延調整回路１４３をパッド列３１０の近傍の電源変動が生じにくい領域に配置している。このため、遅延調整回路１４３による遅延量の正確性を確保することが可能となる。

また、上述の通り、ダミー容量を用いるのではなく、クロックドライバ１２２と同一の回路構成を有するクロックドライバ１２３を用いていることから、当該領域において電源変動が生じたとしても、その影響は分周信号ＣＫ１，ＣＫ２に対してほぼ均等となる。このため、電源変動によるＤＬＬ回路の動作特性の変化が少なくなる。

図５は、電源電圧に応じたリードデータの無効期間の変化を説明するためのタイミング図である。

シンクロナスＤＲＡＭにおいては、外部クロックＣＫに同期してリードデータを出力するため、外部クロックＣＫのエッジ（ＤＤＲ型においては両エッジ）にてリードデータが切り替わる。リードデータの切り替えにはある程度の時間が必要であるが、リードデータの出力タイミングを外部クロックＣＫに正しく同期させるためには、外部クロックＣＫのエッジを中心として無効期間が均等であることが重要である。

図５に示すように、電源電圧が所望の電圧である場合（±０）における無効期間ＩＮＶ０は、外部クロックＣＫのエッジを中心として均等となるよう設計される。無効期間ＩＮＶ０は、符号Ａに示すように、リードデータＤ０の出力終了時期ＥＮＤ０から、次のリードデータＤ１の出力開始時期ＳＴＡＲＴ０までの期間によって定義される。

本実施形態によるＤＬＬ回路は、図５に示すように、出力終了時期ＥＮＤ０及び出力開始時期ＳＴＡＲＴ０が電源電圧にほとんど依存しない。このため、無効期間ＩＮＶ０は、電源変動が生じても、外部クロックＣＫのエッジを中心として常に均等となる。つまり、リードデータＤ０からリードデータＤ１への切り替えは、電源変動の影響を受けることなく、外部クロックＣＫのエッジに同期して正しく行われる。

これに対し、例えば、クロックドライバ１２３の代わりにダミー容量を用いた場合を想定すると、図５に示すように、出力終了時期ＥＮＤ１及び出力開始時期ＳＴＡＲＴ１が電源電圧によって大きく変動する。具体的には、電源電圧が高くなると（＋）、出力終了時期ＥＮＤ１及び出力開始時期ＳＴＡＲＴ１とも遅くなり、符号Ｂで示すように、リードデータＤ０からリードデータＤ１への切り替えが、外部クロックＣＫのエッジよりも遅れてしまう。逆に、電源電圧が低くなると（−）、出力終了時期ＥＮＤ１及び出力開始時期ＳＴＡＲＴ１とも早くなり、符号Ｃで示すように、リードデータＤ０からリードデータＤ１への切り替えが、外部クロックＣＫのエッジよりも早くなってしまう。

このようなズレは、リードデータの信号品質を劣化させる原因になるが、本実施形態によるＤＬＬ回路ではこのようなズレがほとんど生じないことから、高い信号品質を得ることが可能となる。

特に、ＤＤＲ型のシンクロナスＤＲＡＭにおいては、リードデータのデューティ確保が非常に重要である。図６に示すように、本実施形態によるＤＬＬ回路では、クロックドライバ１２２に供給される電源電圧ＶＤＤ１が変動すると、クロックドライバ１２３に供給される電源電圧ＶＤＤ２も同じように変動するため、分周信号ＣＫ１のエッジが遅れると分周信号ＣＫ２のエッジも同じように遅れる。このため、電源が変動しても、入出力データピンＤＱより出力されるリードデータのデューティが不足することがほとんどない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明を２相式のＤＬＬ回路に適用した例について説明したが、本発明がこれに限定されるものではなく、広く多相式のＤＬＬ回路に適用することが可能である。

本発明の好ましい実施形態によるＤＬＬ回路の構成を示すブロック図である。 出力制御回路１４１及び出力バッファ１４２の構成をより詳細に示すブロック図である。 本発明の好ましい実施形態によるＤＬＬ回路を備える半導体装置３００のレイアウトを説明するための略平面図である。 半導体装置３００内におけるＤＬＬ回路の配置をより詳細に示す拡大図である。 電源電圧に応じたリードデータの無効期間の変化を説明するためのタイミング図である。 電源電圧とリードデータのデューティとの関係を説明するためのタイミング図である。 １相式のＤＬＬ回路の構成を示すブロック図である。

符号の説明

１０，１１０ 遅延調整回路部
１１，１１３ 位相検知回路
１２，５２，１１１，１１２，１４３ 遅延調整回路
２０，１２０ クロックドライバ部
２１，２２，１２２，１２３ クロックドライバ
３０，１３０ クロックツリー部
３１，１３１ 正規パス
３２，１３２ レプリカパス
４０，１４０ バッファ回路部
４１，１４２ 出力バッファ
４２，１４４ レプリカバッファ
５１，１０１，１０２，１５２，１５３ 分周回路
９０ コンパレータ
１００ 分周回路部
１１４ デューティ検知回路
１２１ 合成回路
１４１ 出力制御回路
２００ コントローラ
２１１〜２１ｎ 前段回路
２２１〜２２ｎ 単位バッファ
３００ 半導体装置
３０１〜３０４ メモリセルエリア
３１０ パッド列

Claims (5)

1. 第１のクロックを分周することにより、互いに位相の異なる少なくとも第１及び第２の分周信号を生成する分周回路部と、
   第１のフィードバック信号に基づいて前記第１の分周信号の遅延量を調整する第１の遅延調整回路と、
   第２のフィードバック信号に基づいて前記第２の分周信号の遅延量を調整する第２の遅延調整回路と、
   前記第１及び第２の遅延調整回路の出力を合成することにより第２のクロックを生成し、これをクロックツリー部の正規パスに供給する合成回路と、
   前記第１の遅延調整回路の出力を受け、これを前記クロックツリー部のレプリカパスに供給する第１のクロックドライバと、
   前記第２の遅延調整回路の出力を受ける第２のクロックドライバとを備え、
   前記第１のクロックドライバと前記第２のクロックドライバは、実質的に同一の回路構成を有し、
   前記第１のフィードバック信号は、前記レプリカパスを経由した前記第１の分周信号に基づき生成される第３のクロックと前記第１のクロックとのエッジのずれを示す信号であることを特徴とするＤＬＬ回路。
2. 前記第２のフィードバック信号は、前記第２のクロックのデューティを示す信号であることを特徴とする請求項１に記載のＤＬＬ回路。
3. 請求項1又は２に記載のＤＬＬ回路を備える半導体装置であって、
   前記正規パスを経由した前記第２のクロックに同期してデータを出力する出力バッファと、前記出力バッファと実質的に同一の回路構成を有し、前記レプリカパスを経由した前記第１の分周信号に同期して前記第３のクロックを出力するするレプリカバッファとを備えていることを特徴とする半導体装置。
4. 前記レプリカパスと前記レプリカバッファとの間に設けられ、前記出力バッファの動作速度と前記レプリカバッファの動作速度との差を吸収する第３の遅延調整回路をさらに備えていることを特徴とする請求項３に記載の半導体装置。
5. 外部より電源電位が供給される電源ピンをさらに備え、前記第３の遅延調整回路と前記電源ピンとの距離は、少なくとも前記第１のクロックドライバと前記電源ピンとの距離よりも短いことを特徴とする請求項４に記載の半導体装置。

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