JP2003198339A - 半導体装置 - Google Patents

半導体装置

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JP2003198339A
JP2003198339A JP2001390117A JP2001390117A JP2003198339A JP 2003198339 A JP2003198339 A JP 2003198339A JP 2001390117 A JP2001390117 A JP 2001390117A JP 2001390117 A JP2001390117 A JP 2001390117A JP 2003198339 A JP2003198339 A JP 2003198339A
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circuit
delay
signal
internal
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Jingo Nakanishi
甚吾 中西
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 消費電流が小さく、レイアウト面積が小さな
半導体装置を提供する。 【解決手段】 半導体集積回路チップ１は、参照クロッ
ク信号ＲＣＬＫを遅延させるレプリカ回路５と、レプリ
カ回路５の遅延時間が参照クロック信号ＲＣＬＫの１／
４周期分になるようにレプリカ回路５の遅延時間を制御
する遅延検出器４と、参照クロック信号ＲＣＬＫおよび
レプリカ回路５の出力クロック信号ＲＣＬＫＤ２を受
け、参照クロック信号ＲＣＬＫを２逓倍した内部クロッ
ク信号ｉｎｔＣＬＫをロジック回路７に与えるＥＸ−Ｏ
Ｒゲート６とを備える。したがって、内部クロック信号
ｉｎｔＣＬＫがクロックラインＣＬを伝搬していた従来
に比べ、消費電力が小さくですむ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、内部クロック信号に同期して動作する内部回
路を備えた半導体装置に関する。
【０００２】
【従来の技術】図３３は、従来の半導体集積回路チップ
７１の構成を示す回路ブロック図である。図３３におい
て、この半導体集積回路チップ７１は、半導体基板７２
と、その表面に形成されたＰＬＬ（Phase Locked Loo
p）回路７３、クロックバッファ７４および複数（図で
は２つ）のロジック回路７５を備える。ＰＬＬ回路７３
は、外部からクロック端子Ｔを介して与えられた参照ク
ロック信号ＲＣＬＫを複数逓倍して内部クロック信号ｉ
ｎｔＣＬＫを生成する。内部クロック信号ｉｎｔＣＬＫ
は、クロックバッファ７４およびクロックラインＣＬを
介して複数のロジック回路７５に伝達される。各ロジッ
ク回路７５は、内部クロック信号ｉｎｔＣＬＫに同期し
て所定の動作を行なう。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路チップ７１では、参照クロック信号ＲＣＬＫの
複数倍の周波数を有する内部クロック信号ｉｎｔＣＬＫ
をクロックバッファ７４およびクロックラインＣＬを介
して各ロジック回路７５に与えていたので、クロックラ
インＣＬを充放電するための消費電力が大きいという問
題があった。
【０００４】ロジック回路７５と同数のＰＬＬ回路７３
を設けて各ＰＬＬ回路７３を対応のロジック回路７５の
近傍に設け、クロックラインＣＬを介して各ＰＬＬ回路
７３に参照クロック信号ＲＣＬＫを与えれば、参照クロ
ック信号ＲＣＬＫの周波数は内部クロック信号ｉｎｔＣ
ＬＫの周波数よりも低いので、クロックラインＣＬの消
費電力は小さくなる。しかし、増加したＰＬＬ回路７３
の分だけレイアウト面積が増大してしまう。
【０００５】それゆえに、この発明の主たる目的は、消
費電力が小さく、レイアウト面積が小さな半導体装置を
提供することである。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、内部クロック信号に同期して動作する内部回路
と、制御信号によって制御される第１の遅延時間を有
し、参照クロック信号を遅延させる第１の遅延回路と、
制御信号によって制御され、かつ第１の遅延時間に第１
の比例定数を乗じて得られる第２の遅延時間を有し、参
照クロック信号を遅延させる第２の遅延回路と、参照ク
ロック信号と第１の遅延回路の出力クロック信号との位
相を比較し、それらの位相差が予め定められた値になる
ように制御信号を生成して第１および第２の遅延回路に
与える位相制御回路と、参照クロック信号と第２の遅延
回路の出力クロック信号とに基づき、参照クロック信号
を逓倍した内部クロック信号を生成して内部回路に与え
る内部クロック発生回路とを備えたものである。
【０００７】好ましくは、内部クロック発生回路は、参
照クロック信号と第２の遅延回路の出力クロック信号と
の排他的論理和信号を生成する第１の論理回路を含む。
【０００８】また好ましくは、内部クロック発生回路
は、さらに、制御信号によって制御され、かつ第２の遅
延時間に第２の比例定数を乗じて得られる第３の遅延時
間を有し、第１の論理回路の出力クロック信号を遅延さ
せる第３の遅延回路と、第１の論理回路の出力クロック
信号と第３の遅延回路の出力クロック信号との排他的論
理和信号を生成する第２の論理回路を含む。
【０００９】また好ましくは、内部クロック発生回路
は、さらに、制御信号によって制御され、かつ第２の遅
延時間と等しい第３の遅延時間を有し、第２の遅延回路
の出力クロック信号を遅延させる第３の遅延回路と、制
御信号によって制御され、かつ第２の遅延時間と等しい
第４の遅延時間を有し、第３の遅延回路の出力クロック
信号を遅延させる第４の遅延回路と、第３および第４の
遅延回路の出力クロック信号の排他的論理和信号を生成
する第２の論理回路と、第１および第２の論理回路の出
力クロック信号の排他的論理和信号を生成する第３の論
理回路とを含む。
【００１０】また好ましくは、位相制御回路は、位相差
がなくなるように制御信号を生成する。
【００１１】また好ましくは、第１の遅延回路は、参照
クロック信号を第１の遅延時間だけ遅延させるとともに
反転させて出力する。
【００１２】また好ましくは、位相制御回路は、位相差
が９０°になるように制御信号を生成する。
【００１３】また好ましくは、さらに、第２の遅延回路
の近傍に設けられ、位相制御回路で生成された制御信号
を受け、受けた制御信号を参照クロック信号に同期して
第２の遅延回路に与えるフリップフロップを備える。
【００１４】また好ましくは、さらに、セレクト信号に
従って内部クロック信号および参照クロック信号のうち
のいずれか１つのクロック信号を選択するセレクタが設
けられ、内部回路は、セレクタによって選択されたクロ
ック信号に同期して動作する。
【００１５】また好ましくは、さらに、外部クロック信
号を分周して参照クロック信号を生成する分周器が設け
られる。
【００１６】また好ましくは、さらに、外部クロック信
号を逓倍して参照クロック信号を生成する位相同期ルー
プ回路が設けられる。
【００１７】また好ましくは、さらに、外部クロック信
号に従って参照クロック信号を生成するクロックバッフ
ァが設けられる。
【００１８】また好ましくは、位相制御回路は、外部ク
ロック信号と第１の遅延回路の出力クロック信号との位
相を比較する。
【００１９】また好ましくは、複数組の内部回路、第２
の遅延回路および内部クロック発生回路が設けられ、第
１の遅延回路および位相制御回路は複数組の内部回路、
第２の遅延回路および内部クロック発生回路に共通に設
けられている。
【００２０】また、この発明に係る他の半導体装置は、
内部クロック信号に同期して動作する内部回路と、外部
クロック信号を分周して参照クロック信号を生成する分
周器と、制御信号によって制御される第１の遅延時間を
有し、外部クロック信号を遅延させる第１の遅延回路
と、制御信号によって制御され、かつ第１の遅延時間に
予め定められた比例定数を乗じて得られる第２の遅延時
間を有し、参照クロック信号を遅延させる第２の遅延回
路と、外部クロック信号と第１の遅延回路の出力クロッ
ク信号との位相を比較し、それらの位相差が予め定めら
れた値になるように制御信号を生成して第１および第２
の遅延回路に与える位相制御回路と、参照クロック信号
と第２の遅延回路の出力クロック信号とに基づき、参照
クロック信号を逓倍した内部クロック信号を生成して内
部回路に与える内部クロック発生回路とを備えたもので
ある。
【００２１】好ましくは、内部クロック発生回路は、参
照クロック信号と第２の遅延回路の出力クロック信号と
の排他的論理和信号を生成する論理回路を含む。
【００２２】好ましくは、複数の分周器が設けられ、複
数の分周器は互いに異なる分周比を有する。さらに、セ
レクト信号に従って複数の分周器のうちのいずれかの分
周器を選択し、選択した分周器の出力クロック信号を参
照クロック信号として第２の遅延回路および内部クロッ
ク発生回路に与える第１のセレクタが設けられる。
【００２３】また好ましくは、複数の第２の遅延回路が
設けられ、複数の第２の遅延回路は互いに異なる第２の
遅延時間を有する。さらに、セレクト信号に従って複数
の第２の遅延回路のうちのいずれかの第２の遅延回路を
選択し、選択した第２の遅延回路の出力クロック信号を
内部クロック発生回路に与える第２のセレクタが設けら
れる。
【００２４】また、この発明に係るさらに他の半導体装
置は、内部クロック信号に同期して動作する内部回路
と、制御信号によって制御される周期を有する第１のク
ロック信号を生成するリングオシレータと、制御信号に
よって制御され、かつ第１のクロック信号の周期に予め
定められた比例定数を乗じて得られる遅延時間を有し、
第１のクロック信号を遅延させる遅延回路と、第１のク
ロック信号を分周して第２のクロック信号を生成する分
周器と、参照クロック信号と第２のクロック信号との位
相を比較し、それらの位相差が予め定められた値になる
ように制御信号を生成してリングオシレータおよび遅延
回路に与える位相制御回路と、第１のクロック信号と遅
延回路の出力クロック信号とに基づき、参照クロック信
号を逓倍した内部クロック信号を生成して内部回路に与
える内部クロック発生回路とを備えたものである。
【００２５】好ましくは、内部クロック発生回路は、第
１のクロック信号と遅延回路の出力クロック信号との排
他的論理和信号を生成する論理回路を含む。
【００２６】また好ましくは、さらに、参照クロック信
号を伝達するための第１のクロックラインと、内部クロ
ック信号を伝達するための第２のクロックラインとが設
けられ、第２のクロックラインの長さは第１のクロック
ラインの長さよりも短い。
【００２７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による半導体集積回路チップ１の構成
を示す回路ブロック図である。図１において、この半導
体集積化路チップ１は、半導体基板２と、その表面に形
成されたクロックバッファ３、遅延検出器４、レプリカ
回路５、ＥＸ−ＯＲゲート６およびロジック回路７を備
える。遅延検出器４、レプリカ回路５およびＥＸ−ＯＲ
ゲート６は、ロジック回路７の近傍に設けられる。
【００２８】クロックバッファ３は、外部からクロック
端子Ｔを介して与えられた参照クロック信号ＲＣＬＫを
クロックラインＣＬを介してチップ１の内部に伝達され
る。レプリカ回路５はクロックバッファ３からの参照ク
ロック信号ＲＣＬＫを可変遅延時間だけ遅延させる。遅
延検出器４は、クロックバッファ３からの参照クロック
信号ＲＣＬＫに基づいて、レプリカ回路５の可変遅延時
間が参照クロック信号ＲＣＬＫの１／４周期分になるよ
うにレプリカ回路５を制御する。
【００２９】詳しく説明すると、遅延検出器４は、図２
に示すように、ＤＬＬ（Delay Locked Loop）回路を応
用したものであり、遅延回路８、位相比較器９および制
御回路１０を含む。遅延回路８は、図３に示すように、
入力ノード８ａと出力ノード８ｂの間に直列接続された
ｎ個（ただし、ｎは自然数である）の遅延単位回路１
１．１〜１１．ｎと、それぞれ遅延単位回路１１．１〜
１１．ｎに並列接続されたスイッチ１２．１〜１２．ｎ
とを含む。
【００３０】遅延単位回路１１．１は、所定の遅延時間
Ｔｄを有する。遅延単位回路１１．１〜１１．ｎの遅延
時間は順次２倍にされており、遅延単位回路１１．ｎの
遅延時間は２n-1Ｔｄとなっている。スイッチ１２．１
〜１２．ｎは、それぞれ制御回路１０からの制御信号Ｖ
Ｃ１〜ＶＣｎによって制御される。スイッチ１２．ｎ
は、制御信号ＶＣｎが「Ｌ」レベルの場合に導通し、制
御信号ＶＣｎが「Ｈ」レベルの場合に非導通になる。た
とえば、制御信号ＶＣ１〜ＶＣｎがともに「Ｌ」レベル
にされた場合はスイッチ１２．１〜１２．ｎが導通して
遅延回路８の遅延時間は０になり、制御信号ＶＣ１〜Ｖ
Ｃｎがともに「Ｈ」レベルにされた場合はスイッチ１
２．１〜１２．ｎが非導通になって遅延回路８の遅延時
間は遅延単位回路１１．１〜１１．ｎの遅延時間Ｔｄ〜
２n-1Ｔｄの総和になる。制御信号ＶＣ１〜ＶＣｎの各
々を「Ｈ」レベルまたは「Ｌ」レベルにすることによ
り、遅延回路８の遅延時間を２n通りに変えることがで
きる。
【００３１】図２に戻って、位相比較器９は、クロック
バッファ３からの参照クロック信号ＲＣＬＫに同期し
て、参照クロック信号ＲＣＬＫと遅延回路８の出力クロ
ック信号ＲＣＬＫＤ１との位相を比較し、クロック信号
ＲＣＬＫＤ１の位相が参照クロック信号ＲＣＬＫの位相
よりも遅れている場合はパルス信号φＵを出力し、クロ
ック信号ＲＣＬＫＤ１の位相が参照クロック信号ＲＣＬ
Ｋの位相よりも進んでいる場合はパルス信号φＤを出力
する。
【００３２】制御回路１０は、図４に示すように、カウ
ンタ１３およびデコーダ１４を含む。カウンタ１３は、
パルス信号φＵに応答してカウント信号Ｃ１〜Ｃｍ（た
だし、ｍは自然数である）のカウント値を−１し、パル
ス信号φＤに応答してカウント信号Ｃ１〜Ｃｍのカウン
ト値を＋１する。したがって、遅延クロック信号ＲＣＬ
ＫＤ１の位相が参照クロック信号ＲＣＬＫの位相よりも
遅れている場合はカウント信号Ｃ１〜Ｃｍのカウント値
は徐々に減少し、遅延クロック信号ＲＣＬＫＤ１の位相
が参照クロック信号ＲＣＬＫの位相よりも進んでいる場
合はカウント信号Ｃ１〜Ｃｍのカウント値は徐々に増大
する。
【００３３】デコーダ１４は、カウンタ１３からのカウ
ント信号Ｃ１〜Ｃｍをデコードして制御信号ＶＣ１〜Ｖ
Ｃｎを生成し、その制御信号ＶＣ１〜ＶＣｎを遅延回路
８に与えて遅延回路８の遅延時間を制御する。デコーダ
１４は、カウント信号Ｃ１〜Ｃｍのカウント値が減少し
た場合は遅延回路８の遅延時間を短くして遅延クロック
信号ＲＣＬＫＤ１の位相を進ませ、カウント信号Ｃ１〜
Ｃｍのカウント値が増加した場合は遅延回路８の遅延時
間を長くして遅延クロック信号ＲＣＬＫＤ１の位相を遅
らせる。したがって、遅延クロック信号ＲＣＬＫＤ１と
参照クロック信号ＲＣＬＫの位相は一致するに至る。こ
のとき、遅延クロック信号ＲＣＬＫＤ１の位相は参照ク
ロック信号ＲＣＬＫの位相よりもちょうど１周期分だけ
遅れている。
【００３４】レプリカ回路５は、図５に示すように、入
力ノード５ａと出力ノード５ｂの間に直列接続されたｎ
個の遅延単位回路１５．１〜１５．ｎと、それぞれ遅延
単位回路１５．１〜１５．ｎに並列接続されたスイッチ
１６．１〜１６．ｎとを含む。
【００３５】遅延単位回路１５．１〜１５．ｎは、それ
ぞれ遅延回路８の遅延単位回路１１．１〜１１．ｎの遅
延時間Ｔｄ〜２n-1Ｔｄの１／４の遅延時間Ｔｄ／４〜
２n-3Ｔｄを有する。たとえば、遅延単位回路１５．１
は４段のインバータで構成され、遅延単位回路１１．１
は１６段のインバータで構成される。スイッチ１６．１
〜１６．ｎは、それぞれ制御回路１０からの制御信号Ｖ
Ｃ１〜ＶＣｎによって制御される。スイッチ１６．ｎ
は、制御信号ＶＣｎが「Ｌ」レベルの場合に導通し、制
御信号ＶＣｎが「Ｈ」レベルの場合に非導通になる。し
たがって、レプリカ回路５の遅延時間は、常に遅延回路
８の遅延時間の１／４になる。
【００３６】図１に戻って、ＥＸ−ＯＲゲート６は、ク
ロックバッファ３からの参照クロック信号ＲＣＬＫとレ
プリカ回路５の出力クロック信号ＲＣＬＫＤを受け、内
部クロック信号ｉｎｔＣＬＫを出力する。図６に示すよ
うに、遅延クロック信号ＲＣＬＫＤ２の位相は、参照ク
ロック信号ＲＣＬＫの位相よりも１／４周期分すなわち
９０°遅れている。内部クロック信号ｉｎｔＣＬＫは、
クロック信号ＲＣＬＫとＲＣＬＫＤ２のレベルが一致し
た場合に「Ｌ」レベルになり、一致していない場合に
「Ｈ」レベルになる。したがって、内部クロック信号ｉ
ｎｔＣＬＫは、参照クロック信号ＲＣＬＫを２逓倍した
クロック信号となる。ロジック回路７は、内部クロック
信号ｉｎｔＣＬＫに同期して所定の動作を行なう。
【００３７】次に、この半導体集積回路チップ１の動作
について簡単に説明する。外部からクロック端子Ｔ、ク
ロックバッファ３およびクロックラインＣＬを介して遅
延検出器４、レプリカ回路５およびＥＸ−ＯＲゲート６
に参照クロック信号ＲＣＬＫが与えられる。遅延検出器
４では、遅延回路８の出力クロック信号ＲＣＫＬＤ１の
位相が参照クロック信号ＲＣＬＫの位相よりも１周期分
（３６０°）だけ遅れるように、制御信号ＶＣ１〜ＶＣ
ｎが生成される。
【００３８】制御信号ＶＣ１〜ＶＣｎは、レプリカ回路
５にも与えられる。レプリカ回路５の遅延時間は、常に
遅延回路８の遅延時間の１／４になる。したがって、レ
プリカ回路５の出力クロック信号ＲＣＬＫＤ２の位相
は、参照クロック信号ＲＣＬＫの位相よりも１／４周期
分（９０°）だけ遅れる。参照クロック信号ＲＣＬＫお
よび遅延クロック信号ＲＣＬＫＤ２は、ＥＸ−ＯＲゲー
ト６に与えられる。ＥＸ−ＯＲゲート６の出力クロック
信号ｉｎｔＣＬＫは、参照クロック信号ＲＣＬＫを２逓
倍したクロック信号となる。ロジック回路７は、参照ク
ロック信号ＲＣＬＫの２倍の周波数で動作する。
【００３９】この実施の形態１では、内部クロック信号
ｉｎｔＣＬＫを生成する遅延検出器４、レプリカ回路５
およびＥＸ−ＯＲゲート６がロジック回路７の近傍に設
けられ、参照クロック信号ＲＣＬＫはクロック端子Ｔ、
クロックバッファ３およびクロックラインＣＬを介して
遅延検出器４、レプリカ回路５およびＥＸ−ＯＲゲート
６に与えられる。したがって、内部クロック信号ｉｎｔ
ＣＬＫがクロックバッファ７４およびクロックラインＣ
Ｌを介してロジック回路７５に与えられていた従来に比
べ、クロックバッファおよびクロックラインＣＬにおけ
る消費電力が小さくてすむ。
【００４０】なお、この実施の形態１では、ＥＸ−ＯＲ
ゲート６によって内部クロック信号ｉｎｔＣＬＫを生成
したが、ＥＸ−ＯＲゲート６をＥＸ−ＮＯＲゲートで置
換してもよいことは言うまでもない。
【００４１】以下、種々の変更例について説明する。図
７の半導体集積回路チップ１７では、遅延検出器４、レ
プリカ回路５、ＥＸ−ＯＲゲート６およびロジック回路
７が複数組（図では２組）が設けられる。クロックライ
ンＣＬの分岐点Ｐから２つのＥＸ−ＯＲゲート６までの
クロックラインＣＬ１，ＣＬ２の長さは同じ長さにされ
る。これにより、クロックラインＣＬ１，ＣＬ２におけ
る参照クロック信号ＲＣＬＫの遅延時間を等しくするこ
とができ、２つの内部クロック信号ｉｎｔＣＬＫの位相
を揃えることができる。
【００４２】図８の半導体集積回路チップ１８では、レ
プリカ回路５、ＥＸ−ＯＲゲート６およびロジック回路
７が複数組（図では２組）設けられ、遅延検出器４は２
組のレプリカ回路５、ＥＸ−ＯＲゲート６およびロジッ
ク回路７に共通に設けられる。この場合は、遅延検出器
４が１つですむので、回路規模およびレイアウト面積が
小さくてすむ。
【００４３】図９の半導体集積回路チップ１９が図８の
半導体集積回路チップ１８と異なる点は、遅延検出器４
がクロックラインＣＬを介して参照クロック信号ＲＣＬ
Ｋを受けるのではなく、クロック端子Ｔを介して参照ク
ロック信号ＲＣＬＫを受ける点である。この場合は、遅
延検出器４をチップ１９の周辺部に配置することがで
き、遅延検出器４を容易にレイアウトすることができ
る。
【００４４】［実施の形態２］図１０は、この発明の実
施の形態２による半導体集積回路チップの要部を示す回
路ブロック図である。図１０を参照して、この半導体集
積回路チップが図１のチップ１と異なる点は、レプリカ
回路２０およびＥＸ−ＯＲゲート２１が追加されている
点である。
【００４５】レプリカ回路２０は、ＥＸ−ＯＲゲート６
の出力クロック信号ＣＬＫ６を参照クロック信号ＲＣＬ
Ｋの１／８周期分だけ遅延させる。すなわちレプリカ回
路２０は、図１１に示すように、入力ノード２０ａと出
力ノード２０ｂの間に直列接続されたｎ個の遅延単位回
路２２．１〜２２．ｎと、それぞれ遅延単位回路２２．
１〜２２．ｎに並列接続されたスイッチ２３．１〜２
３．ｎとを含む。
【００４６】遅延単位回路２２．１〜２２．ｎは、それ
ぞれ遅延回路８の遅延単位回路１１．１〜１１．ｎの遅
延時間Ｔｄ〜２n-1Ｔｄの１／８の遅延時間Ｔｄ／８〜
２n-4Ｔｄを有する。たとえば、遅延単位回路２２．１
は２段のインバータで構成され、遅延単位回路１１．１
は１６段のインバータで構成される。スイッチ２３．１
〜２３．ｎは、それぞれ制御回路１０からの制御信号Ｖ
Ｃ１〜ＶＣｎで制御される。スイッチ２３．ｎは、制御
信号ＶＣｎが「Ｌ」レベルの場合に導通し、制御信号Ｖ
Ｃｎが「Ｈ」レベルの場合に非導通になる。したがっ
て、レプリカ回路２０の遅延時間は、常に遅延回路８の
遅延時間の１／８になる。
【００４７】図１０に戻って、ＥＸ−ＯＲゲート２１
は、ＥＸ−ＯＲゲート６の出力クロック信号ＣＬＫ６と
レプリカ回路２０の出力クロック信号ＲＣＬＫＤ３とを
受け、内部クロック信号ｉｎｔＣＬＫを生成する。
【００４８】図１２は、この半導体集積回路チップの動
作を示すタイムチャートである。図１２において、レプ
リカ回路５の出力クロック信号ＲＣＬＫＤ２は、参照ク
ロック信号ＲＣＬＫを参照クロック信号ＲＣＬＫの１／
４周期分だけ遅延させたクロック信号となる。ＥＸ−Ｏ
Ｒゲート６の出力クロック信号ＣＬＫ６は、参照クロッ
ク信号ＲＣＬＫを２逓倍したクロック信号となる。レプ
リカ回路５の出力クロック信号ＲＣＬＫＤ３は、ＥＸ−
ＯＲゲート６の出力クロック信号ＣＬＫ６を参照クロッ
ク信号ＲＣＬＫの１／８周期分だけ遅延させたクロック
信号となる。内部クロック信号ｉｎｔＣＬＫは、クロッ
ク信号ＣＬＫ６とＲＣＬＫＤ３のレベルが一致した場合
に「Ｌ」レベルとなり、一致しない場合に「Ｈ」レベル
となる。したがって、内部クロック信号ｉｎｔＣＬＫ
は、参照クロック信号ＲＣＬＫを４逓倍したクロック信
号となる。
【００４９】なお、参照クロック信号ＲＣＬＫの１／１
６周期分（２２．５°），１／３２周期分（１１．２５
°），…だけ遅延させるレプリカ回路を用いることによ
り、参照クロック信号ＲＣＬＫを８逓倍，１６逓倍，…
した内部クロック信号ｉｎｔＣＬＫを生成することがで
きることは言うまでもない。
【００５０】［実施の形態３］図１３は、この発明の実
施の形態３による半導体集積回路チップの要部を示す回
路ブロック図である。図１３を参照して、この半導体集
積回路チップが図１の半導体集積回路チップ１と異なる
点は、レプリカ回路５およびＥＸ−ＯＲゲート６がレプ
リカ回路２４〜２６およびＥＸ−ＯＲゲート２７〜２９
で置換されている点である。
【００５１】レプリカ回路２４〜２６の各々は、図１１
で示したレプリカ回路２０と同じ構成である。レプリカ
回路２４は、参照クロック信号ＲＣＬＫを参照クロック
ＲＣＬＫの１／８周期分（４５°）だけ遅延させる。レ
プリカ回路２５は、レプリカ回路２４の出力クロック信
号ＣＬＫ２４を参照クロック信号ＲＣＬＫの１／８周期
分だけ遅延させる。レプリカ回路２６は、レプリカ回路
２５の出力クロック信号ＣＬＫ２５を参照クロック信号
ＲＣＬＫの１／８周期分だけ遅延させる。
【００５２】ＥＸ−ＯＲゲート２７は、参照クロック信
号ＲＣＬＫとレプリカ回路２４の出力クロック信号ＣＬ
Ｋ２４とを受け、クロック信号ＣＬＫ２７を出力する。
ＥＸ−ＯＲゲート２８は、レプリカ回路２５，２６の出
力クロック信号ＣＬＫ２５，ＣＬＫ２６を受け、クロッ
ク信号ＣＬＫ２８を出力する。ＥＸ−ＯＲゲート２９
は、ＥＸ−ＯＲゲート２７，２８の出力クロック信号Ｃ
ＬＫ２７，ＣＬＫ２８を受け、内部クロック信号ｉｎｔ
ＣＬＫを出力する。
【００５３】図１４は、この半導体集積回路チップの動
作を示すタイムチャートである。図１４を参照して、レ
プリカ回路２４〜２６の出力クロック信号ＣＬＫ２４〜
ＣＬＫ２６は、それぞれ参照クロック信号ＲＣＬＫを参
照クロック信号ＲＣＬＫの１／８周期分、２／８周期
分、３／８周期分だけ遅延させたクロック信号となる。
ＥＸ−ＯＲゲート２７の出力クロック信号ＣＬＫ２７
は、クロック信号ＲＣＬＫとＣＬＫ２４のレベルが一致
した場合に「Ｌ」レベルになり、一致しない場合に
「Ｈ」レベルになる。ＥＸ−ＯＲゲート２８の出力クロ
ック信号ＣＬＫ２８は、クロック信号ＣＬＫ２５とＣＬ
Ｋ２６のレベルが一致した場合に「Ｌ」レベルになり、
一致しない場合に「Ｈ」レベルになる。ＥＸ−ＯＲゲー
ト２９の出力クロック信号ｉｎｔＣＬＫは、クロック信
号ＣＬＫ２７とＣＬＫ２８のレベルが一致した場合に
「Ｌ」レベルになり、一致しない場合に「Ｈ」レベルに
なる。したがって、内部クロック信号ｉｎｔＣＬＫは、
参照クロック信号ＲＣＬＫを４逓倍したクロック信号と
なる。
【００５４】この実施の形態３では、３つのレプリカ回
路２４〜２６の遅延時間を同じにすることができるの
で。実施の形態２よりも容易に製造することができる。
【００５５】なお、実施の形態２と３を組合せてより高
い周波数の内部クロック信号ｉｎｔＣＬＫを生成しても
よいことは言うまでもない。
【００５６】［実施の形態４］図１５は、この発明の実
施の形態４による半導体集積回路チップの要部を示す回
路ブロック図である。図１５を参照して、この半導体集
積回路チップは実施の形態１の半導体集積回路チップ１
と異なる点は、インバータ３０が追加され、遅延検出器
４が遅延検出器３１で置換されている点である。遅延検
出器３１は、図２の遅延検出器４の遅延回路８を遅延回
路３２で置換したものである。
【００５７】参照クロック信号ＲＣＬＫは、位相比較器
９に直接与えられるとともに、インバータ３０を介して
遅延回路３２に与えられる。位相比較器９および制御回
路１０は、参照クロック信号ＲＣＬＫと遅延回路３２の
出力クロック信号ＲＣＬＫＤ１との位相が一致するよう
に、遅延回路３２の遅延時間を制御する。
【００５８】図２の遅延回路８は参照クロック信号ＲＣ
ＬＫを参照クロック信号ＲＣＬＫの１周期分（３６０
°）だけ遅延させる必要があったのに対し、図１５の遅
延回路３２は参照クロック信号ＲＣＬＫの反転クロック
信号／ＲＣＬＫを参照クロック信号ＲＣＬＫの１／２周
期分（１８０°）だけ遅延させれば足りる。したがっ
て、遅延回路３２の回路規模は遅延回路８の１／２で足
りる。たとえば、遅延回路８に含まれる初段の遅延単位
回路１１．１が１６段のインバータで構成されていると
すれば、遅延回路３２に含まれる初段の遅延単位回路は
８段のインバータで構成される。なお、レプリカ回路５
の遅延時間は、常に遅延回路３２の遅延時間の１／２と
なる。
【００５９】［実施の形態５］図１６は、この発明の実
施の形態５による半導体集積回路チップの要部を示すブ
ロック図である。図１６を参照して、この半導体集積回
路チップが実施の形態１の半導体集積回路チップ１と異
なる点は、遅延検出器４が遅延検出器３３で置換されて
いる点である。遅延検出器３３は、図２の遅延検出器４
の遅延回路８および位相比較器９をそれぞれ遅延回路３
４および９０度位相比較器３５で置換したものである。
【００６０】図９の位相比較器９は、入力クロック信号
ＲＣＬＫとＲＣＬＫＤ１の位相差がなくなったときに安
定状態となり、パルス信号φＵ，φＤの出力を停止する
のに対し、９０度位相比較器３５はクロック信号ＲＣＬ
ＫとＲＣＬＫＤ１の位相差が９０°になったときに安定
状態となるものである。したがって、９０度位相比較器
３５および制御回路１０は、参照クロック信号ＲＣＬＫ
と遅延クロック信号ＲＣＬＫＤ１の位相差が９０°にな
るように、遅延回路３４の遅延時間を制御する。
【００６１】図２の遅延回路８は参照クロック信号ＲＣ
ＬＫを参照クロック信号ＲＣＬＫの１周期分（３６０
°）だけ遅延させる必要があったのに対し、図１６の遅
延回路３４は参照クロック信号ＲＣＬＫを参照クロック
信号ＲＣＬＫの１／４周期分（９０°）だけ遅延させれ
ば足りる。たとえば、遅延回路８に含まれる初段の遅延
単位回路１１．１が１６段のインバータで構成されてい
るとすれば、遅延回路３４に含まれる初段の遅延単位回
路は４段のインバータで構成される。なお、レプリカ回
路５の遅延時間は、常に遅延回路３４の遅延時間と同じ
になる。
【００６２】［実施の形態６］実施の形態１において、
デューティ比が５０％の内部クロック信号ｉｎｔＣＬＫ
を生成したい場合は、参照クロック信号ＲＣＬＫのデュ
ーティ比が５０％である必要がある。しかし、外部から
与えられる参照クロック信号ＲＣＬＫのデューティ比が
５０％でない場合もある。この実施の形態６では、参照
クロック信号ＲＣＬＫのデューティ比が５０％でない場
合でも、デューティ比が５０％の内部クロック信号ｉｎ
ｔＣＬＫを得ることが可能となる。
【００６３】図１７は、この発明の実施の形態６による
半導体集積回路チップ４０の構成を示す回路ブロック図
である。図１７において、この半導体集積回路チップ４
０が図１の半導体集積回路チップ１と異なる点は、１／
２分周器４１が追加されている点である。１／２分周器
４１は、クロック端子Ｔとクロックバッファ３の間に介
挿され、外部からクロック端子Ｔを介して与えられた参
照クロック信号ＲＣＬＫ′を１／２分周するとともに、
参照クロック信号ＲＣＬＫ′のデューティ比を５０％に
補正する。
【００６４】すなわち１／２分周器４１は、図１８に示
すように、フリップフロップ４２およびインバータ４３
を含む。参照クロック信号ＲＣＬＫ′は、フリップフロ
ップ４２のクロック端子Ｃに入力される。インバータ４
３は、フリップフロップ４２のデータ出力端子Ｑとデー
タ入力端子Ｄとの間に接続される。フリップフロップ４
２の出力信号は、１／２分周器４１の出力信号ＲＣＬＫ
となる。
【００６５】図１９は、１／２分周器４１の動作を示す
タイムチャートである。参照クロック信号ＲＣＬＫ′の
デューティ比は、たとえば７５％にされている。フリッ
プフロップ４２は、参照クロック信号ＲＣＬＫ′が
「Ｌ」レベルの期間にクロック信号ＲＣＬＫの反転クロ
ック信号ＲＣＬＫのレベルを取込み、参照クロック信号
ＲＣＬＫ′が「Ｌ」レベルから「Ｈ」レベルに立上げら
れたことに応じて、取込んだレベルを出力する。したが
って、１／２分周器４１の出力クロック信号ＲＣＬＫ
は、参照クロック信号ＲＣＬＫ′の２倍の周期を有し、
デューティ比が５０％のクロック信号となる。
【００６６】なお、半導体集積回路チップ４０では内部
クロック信号ｉｎｔＣＬＫの周波数は参照クロック信号
ＲＣＬＫ′の周波数と同じになるが、１／２分周器４１
を図１０，１３の半導体集積回路チップに設ければ参照
クロック信号ＲＣＬＫ′を２逓倍した内部クロック信号
ｉｎｔＣＬＫを得ることができる。
【００６７】また、この実施の形態６では、１／２分周
器４１を用いたが、より大きな分周比を有する分周器を
用いてもよい。
【００６８】また、図２０に示すように、遅延検出器４
の入力ノードをチップ４４のクロック端子Ｔに接続して
もよい。図１７のチップ４０では、遅延検出器４内の遅
延回路８はクロック信号ＲＣＬＫをクロック信号ＲＣＬ
Ｋの１周期分だけ遅延させる必要があるのに対し、図２
０のチップ４４では、遅延検出器４内の遅延検出器８は
参照クロック信号ＲＣＬＫ′を参照クロック信号ＲＣＬ
Ｋ′の１周期分だけ遅延させればよい。したがって、チ
ップ４４では、チップ４０に比べて、遅延検出器４内の
遅延回路８の回路規模を１／２にすることができる。
【００６９】［実施の形態７］図２１は、この発明の実
施の形態７による半導体集積回路チップ４５の構成を示
す回路ブロック図である。図２１を参照して、この半導
体集積回路チップ４５が図１の半導体集積回路チップ１
と異なる点は、クロック端子Ｔとクロックバッファ３の
間にＰＬＬ回路４６が介挿されている点である。ＰＬＬ
回路４６は、参照クロック信号ＲＣＬＫを複数逓倍（た
とえば２逓倍）してクロック信号ＣＬＫ４６を生成し、
そのクロック信号ＣＬＫ４６をクロックバッファ３に与
える。
【００７０】ＰＬＬ回路４６は、図２２に示すように、
図２の遅延検出器４の遅延回路８をリングオシレータ４
７で置換し、分周器４８を追加したものである。リング
オシレータ４７は、図２３に示すように、リング状に接
続されたインバータ４９およびｎ個の遅延単位回路５
０．１〜５０．ｎと、それぞれ遅延端子回路５０．１〜
５０．ｎに並列接続されたスイッチ５１．１ならびに５
１．ｎとを含む。
【００７１】遅延単位回路５０．１は、所定の遅延時間
ＴＤを有する。遅延単位回路５０．１〜５０．ｎの時間
は順次２倍されており、遅延単位回路５０．ｎの遅延時
間は２n-1ＴＤとなっている。スイッチ５１．１〜５
１．ｎは、それぞれ制御回路１０からの制御信号ＶＣ１
〜ＶＣｎによって制御される。スイッチ５１．ｎは、制
御信号ＶＣｎが「Ｌ」の場合に導通し、制御信号ＶＣｎ
が「Ｈ」レベルの場合に非導通になる。制御信号ＶＣ１
〜ＶＣｎの各々を「Ｈ」レベルまたは「Ｌ」レベルにす
ることにより、リングオシレータ４７の発振周波数を２
n通りに変えることができる。
【００７２】図２２に戻って、分周器４８は、リングオ
シレータ４７の出力クロック信号ＣＬＫ４６を複数分の
１（この場合は２分の１）に分周してクロック信号ＣＬ
Ｋ４８を生成し、そのクロック信号ＣＬＫ４８を位相比
較器９に与える。位相比較器９および制御回路１０は、
参照クロック信号ＲＣＬＫとクロック信号ＣＬＫ４８の
位相および周波数が一致するようにリングオシレータ４
７を制御する。
【００７３】図２４は、ＰＬＬ回路４６の動作を示すタ
イムチャートである。図２４において、参照クロック信
号ＲＣＬＫと分周器４８の出力クロック信号ＣＬＫ４８
との周波数および位相が一致するようにリングオシレー
タ４７が制御される。リングオシレータ７４の出力クロ
ック信号ＣＬＫ４６を複数分の１（図では２分の１）に
分周したクロック信号がクロック信号ＣＬＫ４８とな
る。したがって、クロック信号ＣＬＫ４８を２逓倍した
クロック信号がクロック信号ＣＬＫ４６となる。
【００７４】この実施の形態７では、ＰＬＬ回路４６
と、遅延検出器４、レプリカ回路５およびＥＸ−ＯＲゲ
ート６との２段階で逓倍するので、より高い周波数の内
部クロック信号ｉｎｔＣＬＫを生成することができる。
なお、図２５に示すように、遅延検出器４の入力ノード
をＰＬＬ回路４６とクロックバッファ３の間のノードに
接続してもよい。この場合は、遅延検出器４をチップ５
２の周辺部に配置することができるので、遅延検出器４
を容易にレイアウトすることができる。
【００７５】また、図２６に示すように、遅延検出器４
を省略し、ＰＬＬ回路４６の制御信号ＶＣ１〜ＶＣｎを
レプリカ回路５に与えてもよい。この場合は、遅延検出
器４の分だけ回路規模およびレイアウト面積が小さくて
すむ。ただし、レプリカ回路５の遅延時間がＰＬＬ回路
４６の出力クロック信号ＣＬＫ４６の１／４周期になる
ように遅延単位回路１５．１〜１５．ｎ，５０．１〜５
０．ｎの遅延時間を設定する必要がある。
【００７６】［実施の形態８］図２７は、この発明の実
施の形態８による半導体集積回路チップの要部を示す回
路ブロック図である。図２７において、この半導体集積
回路チップが図１の半導体集積回路チップ１と異なる点
は、セレクタ５４が追加されている点である。
【００７７】セレクタ５４は、クロックバッファ３から
の参照クロック信号ＲＣＬＫとＥＸ−ＯＲゲート６の出
力クロック信号ＣＬＫ６とを受け、セレクト信号Ｓ１に
従って２つのクロック信号ＲＣＬＫとＣＬＫ６のうちの
いずれか１つのクロック信号を選択し、選択したクロッ
ク信号を内部クロック信号ｉｎｔＣＬＫとしてロジック
回路７に与える。
【００７８】この実施の形態８では、参照クロック信号
ＲＣＬＫとＥＸ−ＯＲゲート６の出力クロック信号ＣＬ
Ｋ６とのうちのいずれか一方のクロック信号を選択でき
るので、ロジック回路７の動作速度を２段階で切換える
ことができる。
【００７９】なお、この実施の形態８では、２つのクロ
ック信号ＲＣＬＫ，ＣＬＫ６のうちのいずれか１つを選
択したが、たとえば図１０の半導体集積回路チップにお
いて、３つのクロック信号ＲＣＬＫ，ＣＬＫ６，ｉｎｔ
ＣＬＫのうちのいずれか１つのクロック信号を選択して
もよい。
【００８０】［実施の形態９］図２８は、この発明の実
施の形態９による半導体集積回路チップ５５の構成を示
す回路ブロック図である。図２８を参照して、この半導
体集積回路チップ５５が図１の半導体集積回路チップ１
と異なる点は、１／４分周器５６、１／２分周器５７お
よびセレクタ５８が追加されている点と、遅延検出器４
の入力ノードがクロック端子Ｔに接続されている点であ
る。
【００８１】１／４分周器５６は、参照クロック信号Ｒ
ＣＬＫを４分の１に分周する。１／２分周器５７は、参
照クロック信号ＲＣＬＫを２分の１に分周する。セレク
タ５８は、１／４分周器５６の出力クロック信号ＣＬＫ
５６と１／２分周器５７の出力クロック信号ＣＬＫ５７
と参照クロック信号ＲＣＬＫとを受け、セレクタ信号Ｓ
２に従って３つのクロック信号ＣＬＫ５６，ＣＬＫ５
７，ＲＣＬＫのうちのいずれかの１つのクロック信号を
選択し、そのクロック信号をクロックバッファ３に与え
る。
【００８２】図２９は、セレクタ５８の出力クロック信
号ＣＬＫ５８と、レプリカ回路５の出力クロック信号Ｒ
ＣＬＫＤ２と、ＥＸ−ＯＲゲート６の出力クロック信号
ｉｎｔＣＬＫとの関係を示すタイムチャートである。図
２９において、時刻ｔ０ではセレクタ５８によって参照
クロック信号ＲＣＬＫが選択され、時刻ｔ１ではセレク
タ５８によって１／２分周器５７の出力クロック信号Ｃ
ＬＫ５７が選択され、時刻ｔ２ではセレクタ５８によっ
て１／４分周器５６の出力クロック信号ＣＬＫ５６が選
択される。
【００８３】レプリカ回路５の出力クロック信号ＲＣＬ
ＫＤ２は、参照クロック信号ＲＣＬＫの１／４周期分だ
けセレクタ５８の出力クロック信号ＣＬＫ５８を遅延さ
せたクロック信号となる。したがって、ＥＸ−ＯＲゲー
ト６の出力クロック信号ｉｎｔＣＬＫは、時刻ｔ０〜ｔ
１では参照クロック信号ＲＣＬＫの２倍の周波数を有
し、デューティ比が５０％のクロック信号となり、時刻
ｔ１〜ｔ２では参照クロック信号ＲＣＬＫと同じ周波数
を有しデューティ比が２５％のクロック信号となり、時
刻ｔ１以降では参照クロック信号ＲＣＬＫの１／２倍の
周波数を有し、デューティ比が１２．５％のクロック信
号となる。
【００８４】この実施の形態９では、内部クロック信号
ｉｎｔＣＬＫの周波数を参照クロック信号ＲＣＬＫの周
波数の２倍，１倍，１／２倍の３段階で切換えることが
でき、ロジック回路７の動作速度を３段階で切換えるこ
とができる。
【００８５】［実施の形態１０］図３０は、この発明の
実施の形態１０による半導体集積回路チップの要部を示
す回路ブロック図である。図３０において、この半導体
集積回路チップが図２８の半導体集積回路チップ５５と
異なる点は、レプリカ回路６０，６１およびセレクタ６
２が追加されている点である。レプリカ回路６０は、レ
プリカ回路５の出力クロック信号ＣＬＫ５を参照クロッ
ク信号ＲＣＬＫの１／４周期分だけ遅延させる。レプリ
カ回路６１は、レプリカ回路６０の出力クロック信号Ｃ
ＬＫ６０を参照クロック信号ＲＣＬＫの１／２周期分だ
け遅延させる。
【００８６】したがって、レプリカ回路５の出力クロッ
ク信号ＣＬＫ５はセレクタ５８の出力クロック信号ＣＬ
Ｋ５６を参照クロック信号ＲＣＬＫの１／４周期分だけ
遅延させたクロック信号となり、レプリカ回路６０の出
力クロック信号ＣＬＫ６０はセレクタ５８の出力クロッ
ク信号ＣＬＫ５６を参照クロック信号のＲＣＬＫの１／
２周期分だけ遅延させたクロック信号となり、レプリカ
回路６１の出力クロック信号ＣＬＫ６１はセレクタ５８
の出力信号ＣＬＫ５６を参照クロック信号ＲＣＬＫの１
周期分だけ遅延させたクロック信号となる。
【００８７】セレクタ６２は、３つのレプリカ回路５，
６０，６１の出力クロック信号ＣＬＫ５，ＣＬＫ６０，
ＣＬＫ６１を受け、セレクタ信号Ｓ２に従って３つのク
ロック信号ＣＬＫ５，ＣＬＫ６０，ＣＬＫ６１のうちの
いずれか１つのクロック信号を選択し、選択したクロッ
ク信号をクロック信号ＲＣＬＫＤ２としてＥＸ−ＯＲゲ
ート６に与える。セレクタ５８によって参照クロック信
号ＲＣＬＫが選択された場合は、セレクタ６２によって
クロック信号ＣＬＫ５が選択される。セレクタ５８によ
ってクロック信号ＣＬＫ５７が選択された場合は、セレ
クタ６２によってクロック信号ＣＬＫ６０が選択され
る。セレクタ５８によって参照クロック信号ＲＣＬＫが
選択された場合は、セレクタ６２によってクロック信号
ＣＬＫ６１が選択される。
【００８８】図３１は、セレクタ５８の出力クロック信
号ＣＬＫ５８と、セレクタ６２の出力クロック信号ＲＣ
ＬＫＤ２と、ＥＸ−ＯＲゲート６の出力クロック信号ｉ
ｎｔＣＬＫとの関係を示すタイムチャートである。図３
１において、時刻ｔ０ではセレクタ５８，６２によって
クロック信号ＲＣＬＫ，ＣＬＫ５が選択され、時刻ｔ１
ではセレクタ５８，６２によってクロック信号ＣＬＫ５
７，ＣＬＫ６０が選択され、時刻ｔ２ではセレクタ５
８，６２によってクロック信号ＣＬＫ５６，ＣＬＫ６１
が選択される。
【００８９】したがって、内部クロック信号ｉｎｔＣＬ
Ｋは、時刻ｔ０〜ｔ１では参照クロック信号ＲＣＬＫの
２倍の周波数を有し、デューティ比が５０％のクロック
信号となり、時刻ｔ１〜ｔ２では参照クロック信号ＲＣ
ＬＫと同じ周波数を有し、デューティ比が５０％のクロ
ック信号となり、時刻ｔ２以降では参照クロックＲＣＬ
Ｋの１／２倍の周波数を有し、デューティ比が５０％の
クロック信号となる。
【００９０】この実施の形態１０では、実施の形態９と
同じ効果が得られる他、内部クロック信号ｉｎｔＣＬＫ
のデューティ比を常に５０％に保つことができる。
【００９１】［実施の形態１１］図３２は、この発明の
実施の形態１１による半導体集積回路チップの要部を示
す回路ブロック図である。図３２を参照して、この半導
体集積回路チップが図９の半導体集積回路チップ１９と
異なる点は、各レプリカ回路５に対応してｎビットのフ
リップフロップ６３が設けられている点である。フリッ
プフロップ６３は、対応のレプリカ回路５の近傍に設け
られる。フリップフロップ６３のクロック端子Ｃはクロ
ックバッファ３からの参照クロック信号ＲＣＬＫを受
け、フリップフロップ６３のデータ入力端子Ｄは遅延検
出器４からの制御信号ＶＣ１〜ＶＣｎを受け、フリップ
フロップ６３の出力信号ＶＣ１〜ＶＣｎは対応のレプリ
カ回路５に与えられる。
【００９２】この実施の形態１１では、複数のレプリカ
回路５に制御信号ＶＣ１〜ＶＣｎを参照クロック信号Ｒ
ＣＬＫに同期して伝達するので、チップ内の制御性が向
上する。なお、実施の形態１〜１１を適宜組合せてもよ
いことは言うまでもない。
【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９４】
【発明の効果】以上のように、この発明に係る半導体装
置では、内部クロック信号に同期して動作する内部回路
と、制御信号によって制御される第１の遅延時間を有
し、参照クロック信号を遅延させる第１の遅延回路と、
制御信号によって制御され、かつ第１の遅延時間に第１
の比例定数を乗じて得られる第２の遅延時間を有し、参
照クロック信号を遅延させる第２の遅延回路と、参照ク
ロック信号と第１の遅延回路の出力クロック信号との位
相を比較し、それらの位相差が予め定められた値になる
ように制御信号を生成して第１および第２の遅延回路に
与える位相制御回路と、参照クロック信号と第２の遅延
回路の出力クロック信号とに基づき、参照クロック信号
を逓倍した内部クロック信号を生成して内部回路に与え
る内部クロック発生回路とが設けられる。したがって、
内部回路が複数の場合でも、複数組の第２の遅延回路お
よび内部クロック発生回路に対して１組の第１の遅延回
路および位相制御回路を設ければよいので、消費電力の
低減化およびレイアウト面積の縮小化を図ることができ
る。
【００９５】好ましくは、内部クロック発生回路は、参
照クロック信号と第２の遅延回路の出力クロック信号と
の排他的論理和信号を生成する第１の論理回路を含む。
この場合は、参照クロック信号を２逓倍したクロック信
号を生成することができる。
【００９６】また好ましくは、内部クロック発生回路
は、さらに、制御信号によって制御され、かつ第２の遅
延時間に第２の比例定数を乗じて得られる第３の遅延時
間を有し、第１の論理回路の出力クロック信号を遅延さ
せる第３の遅延回路と、第１の論理回路の出力クロック
信号と第３の遅延回路の出力クロック信号との排他的論
理和信号を生成する第２の論理回路とを含む。この場合
は、参照クロック信号を４逓倍したクロック信号を生成
することができる。
【００９７】また好ましくは、内部クロック発生回路
は、さらに、制御信号によって制御され、かつ第２の遅
延時間と等しい第３の遅延時間を有し、第２の遅延時間
の出力クロック信号を遅延させる第３の遅延回路と、制
御信号によって制御され、かつ第２の遅延時間と等しい
第４の遅延時間を有し、第３の遅延回路の出力クロック
信号を遅延させる第２の遅延回路と、第３および第４の
遅延回路の出力信号の排他的論理和信号を生成する第２
の論理回路と、第１および第２の論理回路の出力クロッ
ク信号の排他的論理和信号を生成する第３の論理回路と
を含む。この場合にも、参照クロック信号を４逓倍した
クロック信号を生成することができる。
【００９８】また好ましくは、位相制御回路は、位相差
がなくなるように制御信号を生成する。この場合は、位
相制御を容易に行なうことができる。
【００９９】また好ましくは、第１の遅延回路は、参照
クロック信号を第１の遅延時間だけ遅延させるとともに
反転させて出力する。この場合は、第１の遅延回路は参
照クロック信号を１／２周期分だけ遅延させるので、１
周期分遅延させる場合に比べて第１の遅延回路の回路規
模が小さくてすむ。
【０１００】また好ましくは、位相制御回路は、位相差
が９０°になるように制御信号を生成する。この場合
は、第１の遅延回路は参照クロック信号を１／４周期分
だけ遅延させるので、１周期分遅延させる場合に比べて
第１の遅延回路の回路規模が小さくてすむ。
【０１０１】また好ましくは、さらに、第２の遅延回路
の近傍に設けられて位相制御回路で生成された制御信号
を受け、受けた制御信号を参照クロック信号に同期して
第２の遅延回路に与えるフリップフロップが設けられ
る。この場合は、第２の遅延回路の制御性が向上する。
【０１０２】また好ましくは、さらに、セレクト信号に
従って内部クロック信号および参照クロック信号のうち
のいずれか１つのクロック信号を選択するセレクタが設
けられ、内部回路は、セレクタによって選択されたクロ
ック信号に同期して動作する。この場合は、内部回路の
動作速度を２段階に切換えることができる。
【０１０３】また好ましくは、さらに、外部クロック信
号を分周して参照クロック信号を生成する分周器が設け
られる。この場合は、外部クロック信号のデューティ比
が５０％でない場合でもデューティ比が５０％の内部ク
ロック信号を生成することができる。
【０１０４】また好ましくは、さらに、外部クロック信
号を逓倍して参照クロック信号を生成する位相同期ルー
プ回路が設けられる。この場合は、より高い周波数の内
部クロック信号を生成することができる。
【０１０５】また好ましくは、さらに、外部クロック信
号に従って参照クロック信号を生成するクロックバッフ
ァが設けられる。この場合は、参照クロック信号を容易
に生成することができる。
【０１０６】また好ましくは、位相制御回路は、外部ク
ロック信号と第１の遅延回路の出力クロック信号との位
相を比較する。この場合は、位相制御回路および第１の
遅延回路をチップ周辺部に配置することができ、位相制
御回路および第１の遅延回路を容易にレイアウトするこ
とができる。
【０１０７】また好ましくは、複数組の内部回路、第２
の遅延回路および内部クロック発生回路が設けられ、第
１の遅延回路および位相制御回路は複数組の内部回路、
第２の遅延回路および内部クロック発生回路に共通に設
けられている。この場合は、複数の内部回路に対して位
相制御回路および第１の遅延回路が１組ですむので、レ
イアウト面積が小さくてすむ。
【０１０８】また、この発明に係る他の半導体装置で
は、内部クロック信号に同期して動作する内部回路と、
外部クロック信号を分周して参照クロック信号を生成す
る分周器と、制御信号によって制御された第１の遅延時
間を有し、外部クロック信号を遅延させる第１の遅延回
路と、制御信号によって制御され、かつ第１の遅延時間
に予め定められた比例定数を乗じて得られる第２の遅延
時間を有し、参照クロック信号を遅延させる第２の遅延
回路と、外部クロック信号と第１の遅延回路の出力クロ
ック信号との位相を比較し、それらの位相差が予め定め
られた値になるように制御信号を生成して第１および第
２の遅延回路に与える位相制御回路と、参照クロック信
号と第２の遅延回路の出力クロック信号とに基づき、参
照クロック信号を逓倍した内部クロック信号を生成して
内部回路に与える内部クロック発生回路とが設けられ
る。したがって、内部回路が複数の場合でも、複数組の
第２の遅延回路および内部クロック発生回路に対して１
組の第１の遅延回路および位相制御回路を設ければよい
ので、消費電力の低減化およびレイアウト面積の縮小化
を図ることができる。また、第１の遅延回路は外部クロ
ック信号を遅延させるので、分周器で生成された参照ク
ロック信号を遅延させる場合に比べて第１の遅延回路の
回路規模が小さくてすむ。
【０１０９】好ましくは、内部クロック発生回路は、参
照クロック信号と第２の遅延回路の出力クロック信号と
の排他的論理和信号を生成する論理回路を含む。この場
合は、参照クロック信号を２逓倍したクロック信号を生
成することができる。
【０１１０】また好ましくは、複数の分周器が設けら
れ、複数の分周器は互いに異なる分周比を有する。さら
に、セレクト信号に従って複数の分周器のうちのいずれ
かの分周器を選択し、選択した分周器の出力クロック信
号を参照クロック信号として第２の遅延回路および内部
クロック発生回路に与える第１のセレクタが設けられ
る。この場合は、内部回路の動作速度を複数段階に切換
えることができる。
【０１１１】また好ましくは、複数の第２の遅延回路が
設けられ、複数の第２の遅延回路は互いに異なる第２の
遅延時間を有する。したがって、セレクト信号に従って
複数の第２の遅延回路のうちのいずれかの第２の遅延回
路を選択し、選択した第２の遅延回路の出力クロック信
号を内部クロック発生回路に与える第２のセレクタが設
けられる。この場合は、内部クロック信号の周波数を切
換えた場合でもデューティ比を一定値に保つことができ
る。
【０１１２】また、この発明に係るさらに他の半導体装
置では、内部クロック信号に同期して動作する内部回路
と、制御信号によって制御される周期を有する第１のク
ロック信号を生成するリングオシレータと、制御信号に
よって制御され、かつ第１のクロック信号の周期に予め
定められた比例定数を乗じて得られる遅延時間を有し、
第１のクロック信号を遅延させる遅延回路と、第１のク
ロック信号を分周して第２のクロック信号を生成する分
周器と、参照クロック信号と第２のクロック信号との位
相を比較し、それらの位相差が予め定められた値になる
ように制御信号を生成してリングオシレータおよび遅延
回路に与える位相制御回路と、第１のクロック信号と遅
延回路の出力クロック信号とに基づき、参照クロック信
号を逓倍した内部クロック信号を生成して内部回路に与
える内部クロック発生回路とが設けられる。したがっ
て、内部回路が複数の場合でも、複数組の遅延回路およ
び内部クロック発生回路に対して１組のリングオシレー
タ、分周器および位相制御回路を設ければよいので、消
費電力の低減化およびレイアウト面積の縮小化を図るこ
とができる。
【０１１３】好ましくは、内部クロック発生回路は、第
１のクロック信号と遅延回路の出力クロック信号との排
他的論理和信号を生成する論理回路を含む。この場合
は、第１のクロック信号を２逓倍したクロック信号を生
成することができる。
【０１１４】また好ましくは、さらに、参照クロック信
号を伝達するための第１のクロックラインと、内部クロ
ック信号を伝達するための第２のクロックラインとが設
けられ、第２のクロックラインの長さは第１のクロック
ラインの長さよりも短い。この場合は、周波数の高い内
部クロック信号を伝達するための第２のクロックライン
が短くてすむので、消費電力の一層の低減化が図られ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路チップの構成を示す回路ブロック図である。
【図２】 図１に示した遅延検出器の構成を示すブロッ
ク図である。
【図３】 図２に示した遅延回路の構成を示す回路ブロ
ック図である。
【図４】 図２に示した制御回路の構成を示すブロック
図である。
【図５】 図１に示したレプリカ回路の構成を示す回路
ブロック図である。
【図６】 図１〜図５に示した半導体集積回路チップの
動作を示すタイムチャートである。
【図７】 実施の形態１の変更例を示す回路ブロック図
である。
【図８】 実施の形態１の他の変更例を示す回路ブロッ
ク図である。
【図９】 実施の形態１のさらに他の変更例を示す回路
ブロック図である。
【図１０】 この発明の実施の形態２による半導体集積
回路チップの要部を示す回路ブロック図である。
【図１１】 図１０に示したレプリカ回路２０の構成を
示す回路ブロック図である。
【図１２】 図１０および図１１に示した半導体集積回
路チップの動作を示すタイムチャートである。
【図１３】 この発明の実施の形態３による半導体集積
回路チップの要部を示す回路ブロック図である。
【図１４】 図１３に示した半導体集積回路チップの動
作を示すタイムチャートである。
【図１５】 この発明の実施の形態４による半導体集積
回路チップの要部を示す回路ブロック図である。
【図１６】 この発明の実施の形態５による半導体集積
回路チップの要部を示すブロック図である。
【図１７】 この発明の実施の形態６による半導体集積
回路チップの構成を示す回路ブロック図である。
【図１８】 図１７に示した１／２分周器の構成を示す
回路図である。
【図１９】 図１８に示した１／２分周器の動作を示す
タイムチャートである。
【図２０】 実施の形態６の変更例を示す回路ブロック
図である。
【図２１】 この発明の実施の形態７による半導体集積
回路チップの構成を示す回路ブロック図である。
【図２２】 図２１に示したＰＬＬ回路の構成を示すブ
ロック図である。
【図２３】 図２２に示したリングオシレータの構成を
示す回路ブロック図である。
【図２４】 図２２に示したＰＬＬ回路の動作を示すタ
イムチャートである。
【図２５】 実施の形態７の変更例を示す回路ブロック
図である。
【図２６】 実施の形態７の他の変更例を示す回路ブロ
ック図である。
【図２７】 この発明の実施の形態８による半導体集積
回路チップの要部を示す回路ブロック図である。
【図２８】 この発明の実施の形態９による半導体集積
回路チップの構成を示す回路ブロック図である。
【図２９】 図２８に示した半導体集積回路チップの動
作を示すタイムチャートである。
【図３０】 この発明の実施の形態１０による半導体集
積回路チップの要部を示す回路ブロック図である。
【図３１】 図３０に示した半導体集積回路チップの動
作を示すタイムチャートである。
【図３２】 この発明の実施の形態１１による半導体集
積回路チップの要部を示す回路ブロック図である。
【図３３】 従来の半導体集積回路チップの構成を示す
回路ブロック図である。
【符号の説明】
１，１７〜１９，４０，４４，４５，５２，５３，５
５，７１ 半導体集積回路チップ、２，７２ 半導体基
板、３，７４ クロックバッファ、４，３１，３３ 遅
延検出器、５，２０，２４〜２６，６０，６１ レプリ
カ回路、６，２１，２７〜２９ ＥＸ−ＯＲゲート、
７，７５ ロジック回路、８，３２，３４遅延回路、
９，３５ 位相比較器、１０ 制御回路、１１．１〜１
１．ｎ，１５．１〜１５．ｎ，２２．１〜２２．ｎ，５
０．１〜５０．ｎ 遅延単位回路、１２．１〜１２．
ｎ，１６．１〜１６．ｎ，２３．１〜２３．ｎ，５１．
１〜５１．ｎ スイッチ、１３ カウンタ、１４ デコ
ーダ、３０，４３，４９ インバータ、４１，４８，５
６，５７ 分周器、４２，６３ フリップフロップ、４
６，７３ ＰＬＬ回路、４７ リングオシレータ、５
４，５８，６２ セレクタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BC01 CC02 CC12 DD03 DD04 DD06 DD13 5J039 AC03 KK00 KK01 KK09 KK11 KK13 KK23 KK27 KK31 MM04 NN00 5J106 AA03 BB03 CC21 CC59 DD24 DD43 KK37 KK39 KK40

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、 内部クロック信号に同期して動作する内部回路、 制御信号によって制御される第１の遅延時間を有し、参
    照クロック信号を遅延させる第１の遅延回路、 前記制御信号によって制御され、かつ前記第１の遅延時
    間に第１の比例定数を乗じて得られる第２の遅延時間を
    有し、前記参照クロック信号を遅延させる第２の遅延回
    路、 前記参照クロック信号と前記第１の遅延回路の出力クロ
    ック信号との位相を比較し、それらの位相差が予め定め
    られた値になるように前記制御信号を生成して前記第１
    および第２の遅延回路に与える位相制御回路、および前
    記参照クロック信号と前記第２の遅延回路の出力クロッ
    ク信号とに基づき、前記参照クロック信号を逓倍した前
    記内部クロック信号を生成して前記内部回路に与える内
    部クロック発生回路を備える、半導体装置。
  2. 【請求項２】 前記内部クロック発生回路は、前記参照
    クロック信号と前記第２の遅延回路の出力クロック信号
    との排他的論理和信号を生成する第１の論理回路を含
    む、請求項１に記載の半導体装置。
  3. 【請求項３】 前記内部クロック発生回路は、 さらに、前記制御信号によって制御され、かつ前記第２
    の遅延時間に第２の比例定数を乗じて得られる第３の遅
    延時間を有し、前記第１の論理回路の出力クロック信号
    を遅延させる第３の遅延回路、および前記第１の論理回
    路の出力クロック信号と前記第３の遅延回路の出力クロ
    ック信号との排他的論理和信号を生成する第２の論理回
    路を含む、請求項２に記載半導体装置。
  4. 【請求項４】 前記内部クロック発生回路は、 さらに、前記制御信号によって制御され、かつ前記第２
    の遅延時間と等しい第３の遅延時間を有し、前記第２の
    遅延回路の出力クロック信号を遅延させる第３の遅延回
    路、 前記制御信号によって制御され、かつ前記第２の遅延時
    間と等しい第４の遅延時間を有し、前記第３の遅延回路
    の出力クロック信号を遅延させる第４の遅延回路、 前記第３および第４の遅延回路の出力クロック信号の排
    他的論理和信号を生成する第２の論理回路、および前記
    第１および第２の論理回路の出力クロック信号の排他的
    論理和信号を生成する第３の論理回路を含む、請求項２
    に記載の半導体装置。
  5. 【請求項５】 前記位相制御回路は、前記位相差がなく
    なるように前記制御信号を生成する、請求項１から請求
    項４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記第１の遅延回路は、前記参照クロッ
    ク信号を前記第１の遅延時間だけ遅延させるとともに反
    転させて出力する、請求項５に記載の半導体装置。
  7. 【請求項７】 前記位相制御回路は、前記位相差が９０
    °になるように前記制御信号を生成する、請求項１から
    請求項４のいずれかに記載の半導体装置。
  8. 【請求項８】 さらに、前記第２の遅延回路の近傍に設
    けられ、前記位相制御回路で生成された制御信号を受
    け、受けた制御信号を前記参照クロック信号に同期して
    前記第２の遅延回路に与えるフリップフロップを備え
    る、請求項１から請求項７のいずれかに記載の半導体装
    置。
  9. 【請求項９】 さらに、セレクト信号に従って前記内部
    クロック信号および前記参照クロック信号のうちのいず
    れか１つのクロック信号を選択するセレクタを備え、 前記内部回路は、前記セレクタによって選択されたクロ
    ック信号に同期して動作する、請求項１から請求項８の
    いずれかに記載の半導体装置。
  10. 【請求項１０】 さらに、外部クロック信号を分周して
    前記参照クロック信号を生成する分周器を備える、請求
    項１から請求項９のいずれかに記載の半導体装置。
  11. 【請求項１１】 さらに、外部クロック信号を逓倍して
    前記参照クロック信号を生成する位相同期ループ回路を
    備える、請求項１から請求項９のいずれかに記載の半導
    体装置。
  12. 【請求項１２】 さらに、外部クロック信号に従って前
    記参照クロック信号を生成するクロックバッファを備え
    る、請求項１から請求項９のいずれかに記載半導体装
    置。
  13. 【請求項１３】 前記位相制御回路は、前記外部クロッ
    ク信号と前記第１の遅延回路の出力クロック信号との位
    相を比較する、請求項１２に記載の半導体装置。
  14. 【請求項１４】 複数組の内部回路、第２の遅延回路お
    よび内部クロック発生回路を備え、 前記第１の遅延回路および前記位相制御回路は前記複数
    組の内部回路、第２の遅延回路および内部クロック発生
    回路に共通に設けられている、請求項１から請求項１３
    のいずれかに記載の半導体装置。
  15. 【請求項１５】 半導体装置であって、 内部クロック信号に同期して動作する内部回路、 外部クロック信号を分周して参照クロック信号を生成す
    る分周器、 制御信号によって制御される第１の遅延時間を有し、前
    記外部クロック信号を遅延させる第１の遅延回路、 前記制御信号によって制御され、かつ前記第１の遅延時
    間に予め定められた比例定数を乗じて得られる第２の遅
    延時間を有し、前記参照クロック信号を遅延させる第２
    の遅延回路、 前記外部クロック信号と前記第１の遅延回路の出力クロ
    ック信号との位相を比較し、それらの位相差が予め定め
    られた値になるように前記制御信号を生成して前記第１
    および第２の遅延回路に与える位相制御回路、および前
    記参照クロック信号と前記第２の遅延回路の出力クロッ
    ク信号とに基づき、前記参照クロック信号を逓倍した前
    記内部クロック信号を生成して前記内部回路に与える内
    部クロック発生回路を備える、半導体装置。
  16. 【請求項１６】 前記内部クロック発生回路は、前記参
    照クロック信号と前記第２の遅延回路の出力クロック信
    号との排他的論理和信号を生成する論理回路を含む、請
    求項１５に記載の半導体装置。
  17. 【請求項１７】 複数の分周器を備え、 前記複数の分周器は互いに異なる分周比を有し、 さらに、セレクト信号に従って前記複数の分周器のうち
    のいずれかの分周器を選択し、選択した分周器の出力ク
    ロック信号を前記参照クロック信号として前記第２の遅
    延回路および前記内部クロック発生回路に与える第１の
    セレクタを備える、請求項１５または請求項１６に記載
    の半導体装置。
  18. 【請求項１８】 複数の第２の遅延回路を備え、 前記複数の第２の遅延回路は互いに異なる第２の遅延時
    間を有し、 さらに、前記セレクト信号に従って前記複数の第２の遅
    延回路のうちのいずれかの第２の遅延回路を選択し、選
    択した第２の遅延回路の出力クロック信号を前記内部ク
    ロック発生回路に与える第２のセレクタを備える、請求
    項１７に記載の半導体装置。
  19. 【請求項１９】 半導体装置であって、 内部クロック信号に同期して動作する内部回路、 制御信号によって制御される周期を有する第１のクロッ
    ク信号を生成するリングオシレータ、 前記制御信号によって制御され、かつ前記第１のクロッ
    ク信号の周期に予め定められた比例定数を乗じて得られ
    る遅延時間を有し、前記第１のクロック信号を遅延させ
    る遅延回路、 前記第１のクロック信号を分周して第２のクロック信号
    を生成する分周器、 参照クロック信号と前記第２のクロック信号との位相を
    比較し、それらの位相差が予め定められた値になるよう
    に前記制御信号を生成して前記リングオシレータおよび
    前記遅延回路に与える位相制御回路、および前記第１の
    クロック信号と前記遅延回路の出力クロック信号とに基
    づき、前記参照クロック信号を逓倍した前記内部クロッ
    ク信号を生成して前記内部回路に与える内部クロック発
    生回路を備える、半導体装置。
  20. 【請求項２０】 前記内部クロック発生回路は、前記第
    １のクロック信号と前記遅延回路の出力クロック信号と
    の排他的論理和信号を生成する論理回路を含む、請求項
    １９に記載の半導体装置。
  21. 【請求項２１】 さらに、前記参照クロック信号を伝達
    するための第１のクロックライン、および前記内部クロ
    ック信号を伝達するための第２のクロックラインを備
    え、 前記第２のクロックラインの長さは前記第１のクロック
    ラインの長さよりも短い、請求項１から請求項２０のい
    ずれかに記載の半導体装置。
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