JP4390353B2 - クロック生成方法およびクロック生成回路 - Google Patents
クロック生成方法およびクロック生成回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、クロック生成方法およびクロック生成回路に関するものであり、特に、クロック周波数を切り替えることのできるクロック生成方法およびクロック生成回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は入力クロックに同期しており入力クロックと同一の周波数のクロックまたは周波数が逓倍された逓倍クロックを出力する回路である。最近のマイクロプロセッサは数十から数百ＭＨｚの非常に高速なクロックで動作しており、ＰＬＬの内蔵は必須となっている。また、近年ＬＳＩの低消費電力化が進んでおり、その一手法としてシステムの動作状況に応じてクロック周波数を下げることで低消費電力を図る手法がある。
【０００３】
図７は従来の周波数変更可能なクロック生成回路の構成を示すブロック図である。図において、１は入力クロックに同期しており入力クロックと同一の周波数のクロックまたは周波数が逓倍された逓倍クロックを出力するＰＬＬ、２は印加される分周比制御信号に応じた分周比でＰＬＬ１の出力を分周して分周クロックを生成する分周回路、３は分周回路２からの分周クロックを外部システムクロックとして出力する出力バッファ、４は分周回路２により得られた分周クロックにコンパレータ５の出力に応じた遅延を与えて内部クロックを生成し、外部システムクロックと内部クロックの位相を調節するＤＬＬ（Ｄｅ１ａｙ ＬｏｃｋｅｄＬｏｏｐ）、６は内部クロックで動作する内部回路である。コンパレータ５は、内部回路６から入力されるフィードバッククロックと外部システムクロックの位相を比較し、外部システムクロックと内部クロックの位相を調節すべく制御信号をＤＬＬ４へ出力する。
【０００４】
次に動作について説明する。
分周回路２は、印加される分周比制御信号に応じて、ＰＬＬ１の出力を分周して分周クロックを生成する。クロック生成回路は、その分周比を制御することで分周クロックの周波数を変更する。分周比制御信号は外部端子から直接与えられる場合もあるし、内部クロックで制御される内部回路６から出力される場合もある。また、これに代わって、内部クロックとは別のクロックで動く同一基板上の回路から出力される場合もある。クロック生成回路は、分周回路２から出力された分周クロックから、内部回路６に供給する内部クロックと、チップ外部に出力する外部システムクロックとを生成する。ＤＬＬ４は、分周クロックにコンパレータ５からの制御信号に応じた遅延を与えて内部クロックを生成し、外部システムクロックと内部クロックの位相を合わせるように内部クロックの位相を調節する。
【０００５】
図８は従来のクロック生成回路に設けられた分周回路２の一例の構成を示すブロック図である。図において、２１ａはＰＬＬ１の出力を１／１分周する１／１分周器、２１ｂはＰＬＬ１の出力を１／２分周する１／２分周器、２１ｃはＰＬＬ１の出力を１／４分周する１／４分周器、２１ｇはＰＬＬ１の出力を１／６４分周する１／６４分周器、２１ｈはＰＬＬ１の出力を１／１２８分周する１／１２８分周器である。なお、図では省略しているが、分周回路２はさらに１／８分周器、１／１６分周器、１／３２分周器を有している。また、２２は外部から印加される分周比制御信号に応じて上記複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替えるための選択信号を送出するエッジトリガＤラッチ、２３はエッジトリガＤラッチ２２からの選択信号に応じて複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替え出力するマルチプレクサである。
【０００６】
分周回路２は、印加される分周比制御信号に応じて１／１分周器２１ａ〜１／１２８分周器２１ｈのいずれかの出力すなわち１／１分周クロック〜１／１２８分周クロックのいずれかを選択して出力でき、自由に１／ｍ分周クロックから１／ｎ分周クロックへまたはこの逆へ切り替えることができる（ただしｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）。通常、分周回路２に設けられた複数の分周器２１ａ〜２１ｈは、入力されたＰＬＬ１の出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相の分周クロックを生成するように形成されている。したがって、複数の分周器２１ａ〜２１ｈは、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がるように、複数の分周クロックを生成するように構成されている。また、エッジトリガＤラッチ２２は１／１２８分周器２１ｈの出力の立ち上がりエッジで分周比の変化を反映した選択信号をマルチプレクサ２３へ出力して分周クロックを切り替える。従って、分周回路２は、スパイクやグリッジを出さずにスムーズに周波数変更ができる。
【０００７】
しかしながら、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等の原因により、１／１分周クロック〜１／１２８分周クロックの全てが同一のタイミングでマルチプレクサ２３に到達するようにすることはできないので、周波数切り替え時に以下のようなことが起こり得る。図９は１／２分周クロックから１／１分周クロックへ切り替える場合の分周回路２の不都合な動作を示すタイミングチャートである。以下ではＰＬＬ１の出力が各分周器に入力されてから１／１分周クロックおよび１／２分周クロックがマルチプレクサ２３に到達するまでに経過する時間をそれぞれＴｄ１，Ｔｄ２とする。１／２分周クロックから１／１分周クロックへ切り替える場合、分周回路２は１／２分周クロックの立ち上がりエッジと１／１分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。このため、分周回路２の製造のばらつき等の原因により１／２分周クロックのほうが遅れてマルチプレクサ２３に到達すると、すなわち、Ｔｄ１＜Ｔｄ２であると、切り替わり時の最初のクロックパルスのパルス幅が（Ｔｄ２−Ｔｄ１）だけ１／１分周クロックのパルス幅より小さくなってしまう。同様に、１／ｎ分周クロック（ｎ＝４，８，１６，３２，６４，１２８）から１／１分周クロックへ切り替える場合も、Ｔｄ１＜Ｔｄｎであると（Ｔｄｎ−Ｔｄ１）だけパルス幅が小さくなってしまう。このことは、切り替わり時の最初のクロックパルスのパルス幅がデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より小さくなることを意味しており、分周クロックの切り替わり時にデバイス動作が厳しくなることを表わしている。
【０００８】
【発明が解決しようとする課題】
従来のクロック生成回路は以上のように構成されているので、周波数を変更する時に最初に生成するクロックパルスのパルス幅が所定のものより小さくなる場合があり、最大周波数へ変更する時にはデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より小さくなってしまうことがあるという課題があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、いかなる周波数変更の場合であっても、最初に生成されるクロックパルスがデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より大きいパルス幅をもつように周波数変更することができるクロック生成方法びクロック生成回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るクロック生成方法は、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように複数の分周クロックを生成し、出力するクロックの周波数を変更する際には、生成した上記複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力するものである。
【００１１】
この発明に係るクロック生成方法は、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように複数の分周クロックを生成するものである。
【００１２】
この発明に係るクロック生成方法は、最も高い周波数の分周クロック以外の他の分周クロックを位相を合わせて生成し、最も高い周波数の分周クロックのみを遅延するものである。
【００１３】
この発明に係るクロック生成方法は、最も高い周波数の分周クロックと他の分周クロックの時間差が上記最も高い周波数の分周クロックのパルス幅より小さくなるように、上記最も高い周波数の分周クロックのみを遅延するものである。
【００１４】
この発明に係るクロック生成方法は、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成するものである。
【００１５】
この発明に係るクロック生成方法は、分周比が小さくなる順により大きい遅延を複数の分周クロックにそれぞれ与えるものである。
【００１６】
この発明に係るクロック生成方法は、１／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）とが生成される時間差が上記１／ｍ分周クロックおよび上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延するものである。
【００１７】
この発明に係る周波数変更可能なクロック生成装置は、出力するクロックの周波数を変更する際には、印加される制御信号に応じて分周手段からの複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力する選択手段を備えており、上記分周手段は、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように、上記入力クロックから上記複数の分周クロックを生成して出力するものである。
【００１８】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように、入力クロックから複数の分周クロックを生成して出力するものである。
【００１９】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が最も高い周波数の分周クロック以外の他の分周クロックを位相を合わせて生成し出力するものであり、最も高い周波数の分周クロックのみを遅延して出力する遅延手段を備えているものである。
【００２０】
この発明に係る周波数変更可能なクロック生成装置は、遅延手段が、選択手段に入力される最も高い周波数の分周クロックと他の分周クロックの時間差が上記最も高い周波数の分周クロックのパルス幅より小さくなるように、上記最も高い周波数の分周クロックのみを遅延するものである。
【００２１】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成し出力するものである。
【００２２】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、分周比が小さくなる順により大きい遅延を複数の分周クロックにそれぞれ与えて出力する遅延手段を備えているものである。
【００２３】
この発明に係る周波数変更可能なクロック生成装置は、遅延手段が、選択手段に入力される１／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）の時間のずれが上記１／ｍ分周クロックと上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延するものである。
【００２４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるクロック生成方法を実現する周波数変更可能なクロック生成回路に設けられた分周回路の構成を示すブロック図である。図において、２１ａはＰＬＬの出力を１／１分周する１／１分周器、２１ｂはＰＬＬの出力を１／２分周する１／２分周器、２１ｃはＰＬＬの出力を１／４分周する１／４分周器、２１ｇはＰＬＬの出力を１／６４分周する１／６４分周器、２１ｈはＰＬＬの出力を１／１２８分周する１／１２８分周器である。なお、図では省略しているが、分周回路２はさらに１／８分周器、１／１６分周器、１／３２分周器を有している。また、２２は外部から印加される分周比制御信号に応じて上記複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替えるための選択信号を送出するエッジトリガＤラッチ（選択手段）、２３はエッジトリガＤラッチ２２からの選択信号に応じて複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替え出力するマルチプレクサ（選択手段）、２４は１／１分周器２１ａから出力された分周クロックに所定の遅延を与える遅延素子（遅延手段）である。なお、この発明の実施の形態１においては、分周手段は、複数の分周器２１ａ〜２１ｈと遅延素子２４とを含む。
【００２５】
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相をもつ分周クロックを生成するように形成されている。言い換えると、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がる。他方、１／１分周器２１ａに接続された遅延素子２４は、分周回路２がどのような状態にあっても、すなわち、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１分周器２１ａの出力される分周クロックが他の分周クロックよりもわずかに遅れてマルチプレクサ２３に到達するように、１／１分周器２１ａの出力である１／１分周クロックに所定の遅延を与えるように構成されている。
【００２６】
なお、この実施の形態１による周波数変更可能なクロック生成回路は、図７に示すような構成を有しており、以下ではその説明を省略する。
【００２７】
次に動作について説明する。
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に出力するように各分周クロックを生成する。すなわち、１／１２８分周器２１ｈの出力が立ち上がるのと同時に他の全ての分周器の出力が立ち上がるように、複数の分周器２１ａ〜２１ｈは１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックを出力する。出力するクロックの周波数を変更する際には、分周回路２は、印加される分周比制御信号に従い１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックのうちの既に選択されているものから所望の１つの分周クロックへ切り替えて出力する。エッジトリガＤラッチ２２は、Ｄ端子に印加される分周比制御信号を１／１２８分周器２１ｈの出力の立ち上がりエッジでＱ端子を介して出力し、選択信号としてマルチプレクサ２３へ送出する。その結果、分周回路２は、スパイクやグリッジを出さずにスムーズに所望の分周クロックへと切り替えて周波数変更を行う。
【００２８】
図２はこの実施の形態１による分周回路２の動作の一例を示すタイミングチャートである。以下では、ＰＬＬの出力が分周回路２に入力してから１／１分周クロックおよび１／２分周クロックがそれぞれＴｄ１，Ｔｄ２後にマルチプレクサ２３に到達するとする。１／２分周クロックから１／１分周クロックへ切り替える場合、分周回路２は１／２分周クロックパルスの立ち上がりエッジと１／１分周クロックパルスの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。上記したように、１／１分周クロックは他のいかなる分周クロックよりも遅れてマルチプレクサ２３に到達するので、すなわち、Ｔｄ１＞Ｔｄ２であるので、図２に示すように、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／１分周クロックパルスよりもパルス幅が大きくなる。したがって、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００２９】
同様に、分周回路２が１／ｍ分周クロック（ここで、ｍ＝４，８，１６，３２，６４，１２８）から１／１分周クロックへ切り替える場合も、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄｍ）だけ（ただし、ＴｄｍはＰＬＬの出力が分周回路２に入力してから１／ｍ分周クロックがマルチプレクサ２３に到達するまでに経過する時間であり、実質的には、Ｔｄｍ＝Ｔｄ２である。すなわち、１／１分周クロックを除いた全ての分周クロックの位相は全て等しい）、１／１分周クロックパルスよりパルス幅が大きくなる。
【００３０】
図３は分周回路２が逆に１／１分周クロックから１／２分周クロックへの切り替える時の動作を示すタイミングチャートである。１／１分周クロックから１／２分周クロックへ切り替える場合、分周回路２は１／１分周クロックの立ち上がりエッジと１／２分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。したがって、切り替わり時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／２分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、図３からわかるように、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つように遅延素子２４の遅延が設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３１】
同様に、分周回路２が１／１分周クロックから１／ｍ分周クロック（ここで、ｍ＝４、８、１６、３２、６４、１２８）へ切り替える場合も、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄｍ）だけ１／ｍ分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、上記の場合と同様に、（Ｔｄ１−Ｔｄｍ）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つようにＴｄ１，Ｔｄｍが設定されているならば、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。ところで、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周クロックが生成されるタイミングが大きく狂わない限り、実質的にはＴｄｍ＝Ｔｄ２である。従って、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなるように遅延素子２４の遅延が設定されているならば、１／１分周クロックから１／ｍ分周クロックへ切り替える場合も切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３２】
以上のように、この発明の実施の形態１によれば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１分周器２１ａの出力される分周クロックが他の分周クロックよりもわずかに遅れてマルチプレクサ２３に到達するように、遅延素子２４の付与する遅延は設定されているので、周波数切り替え時に生成される最初のクロックパルスのパルス幅は、かならず、（１／１分周クロックパルスのパルス幅＜切り替え時の最初のクロックパルスのパルス幅＜１／１２８分周クロックパルスのパルス幅）の関係を満たし、１／１分周クロックパルスよりパルス幅の小さいクロックパルスを発生することはない。したがって、この実施の形態１によれば、デバイスの動作上問題を生じるようなクロックパルスを生成することはない周波数変更可能なクロック生成回路を提供することができる効果を奏する。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２によるクロック生成方法を実現する周波数変更可能なクロック生成回路に設けられた分周回路２の構成を示すブロック図である。図において、上記実施の形態１による分周回路２と同一の構成要素には図１と同一の符号が付してあり、以下ではその説明を省略する。図４において、２４ａ〜２４ｈは１／１分周器２１ａ〜１／１２８分周器２１ｈから出力された複数の分周クロックにそれぞれ所定の遅延を与える遅延素子（遅延手段）である。なお、この発明の実施の形態２においては、分周手段は、複数の分周器２１ａ〜２１ｈと複数の遅延素子２４ａ〜２４ｈとを含む。
【００３４】
上記実施の形態１と同様に、分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相の分周クロックを生成するように形成されている。言い換えると、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がる。他方、１／１分周器２１ａ〜１／１２８分周器２１ｈに接続された複数の遅延素子２４ａ〜２４ｈは、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達するように、複数の分周クロックにそれぞれ所定の遅延を与えるように形成されている。
【００３５】
すなわち、ＰＬＬの出力が各分周器に入力してから生成された１／１分周クロック〜１／１２８分周クロックがマルチプレクサ２３に到達するまでの経過時間がそれぞれＴｄ１,Ｔｄ２，…，Ｔｄ１２８であるとすると、分周回路２がどのような状態にあっても、例えば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、Ｔｄ１＞Ｔｄ２＞…＞Ｔｄ１２８が成り立つように複数の遅延素子２４ａ〜２４ｈのそれぞれが与える遅延は設定されている。このように、この実施の形態２の分周回路２は、複数の遅延素子２４ａ〜２４ｈにより、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成しマルチプレクサ２３へと出力するように構成されている。
【００３６】
なお、この実施の形態２による周波数変更可能なクロック生成回路は、図７に示すような構成を有しており、以下ではその説明を省略する。
【００３７】
次に動作について説明する。
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に出力するように各分周クロックを生成する。すなわち、１／１２８分周器２１ｈの出力が立ち上がるのと同時に他の全ての分周器の出力が立ち上がるように、複数の分周器２１ａ〜２１ｈは１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックを出力する。生成された１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックは、複数の遅延素子２４ａ〜２４ｈによりそれぞれ所定の遅延が付与された後、マルチプレクサ２３に入力される。この時、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達する。出力するクロックの周波数を変更する際には、分周回路２は、印加される分周比制御信号に従い１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックのうちの既に選択されているものから所望の１つの分周クロックへ切り替えて出力する。エッジトリガＤラッチ２２は、Ｄ端子に印加される分周比制御信号を１／１２８分周器２１ｈの出力の立ち上がりエッジでＱ端子を介して出力し、選択信号としてマルチプレクサ２３へ送出する。その結果、分周回路２は、スパイクやグリッジを出さずにスムーズに所望の分周クロックへと切り替えて周波数変更を行う。
【００３８】
図５は、この実施の形態２による分周回路２の動作の一例を示すタイミングチャートである。分周回路２が１／２分周クロックから１／１分周クロックへ切り替える場合、１／２分周クロックパルスの立ち上がりエッジと１／１分周クロックパルスの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。上記したように、１／１分周クロックは他のいかなる分周クロックよりも遅れてマルチプレクサ２３に到達するので、すなわち、Ｔｄ１＞Ｔｄ２であるので、図５に示すように、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／１分周クロックパルスよりもパルス幅が大きくなる。したがって、切り替え時のパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３９】
同様に、分周回路２が１／ｍ分周クロックから１／ｎ分周クロックへ切り替える場合（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）も、切り替わる時の最初のクロックパルスは（Ｔｄｎ−Ｔｄｍ）だけ、１／ｎ分周クロックパルスよりパルス幅が大きくなる。
【００４０】
図６は分周回路２が逆に１／１分周クロックから１／２分周クロックへの切り替える時の動作を示すタイミングチャートである。１／１分周クロックから１／２分周クロックへ切り替える場合、分周回路２は１／１分周クロックの立ち上がりエッジと１／２分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。したがって、切り替わり時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／２分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、図６からわかるように、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つように遅延素子２４ａ，２４ｂの遅延が設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００４１】
同様に、分周回路２が１／ｎ分周クロックから１／ｍ分周クロックへ切り替える場合（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）も、切り替わる時の最初のクロックパルスは（Ｔｄｎ−Ｔｄｍ）だけ、１／ｍ分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／ｎ分周クロックパルスのものより大きくなるためには、図６の場合と同様に、（Ｔｄｎ−Ｔｄｍ）が１／ｍ分周クロックと１／ｎ分周クロックのパルス幅の差の絶対値より小さくなければならない。このような条件が成り立つようにＴｄｎ，Ｔｄｍが設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／ｎ分周クロックパルスのものより小さくなることはない。
【００４２】
以上のように、この発明の実施の形態２によれば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達するように、複数の遅延素子２４ａ〜２４ｈの付与する遅延はそれぞれ設定されているので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆に切り替える時（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）に生成される最初のクロックパルスのパルス幅は、かならず、（１／ｎ分周クロックパルスのパルス幅＜切り替え時の最初のクロックパルスのパルス幅＜１／ｍ分周クロックパルスのパルス幅）の関係を満たし、分周回路２は１／ｎ分周クロックパルスよりパルス幅の小さいパルスを発生することはない。したがって、この実施の形態２によれば、デバイスの動作上問題を生じるようなクロックパルスを生成することをより確実に防止する周波数変更可能なクロック生成回路を提供することができる効果を奏する。
【００４３】
【発明の効果】
以上のように、この発明によれば、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように複数の分周クロックを生成し、出力するクロックの周波数を変更する際には、生成した上記複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力するようにしたので、デバイスの動作上問題を生じるようなクロックパルスの生成を防止できる効果がある。
【００４４】
この発明によれば、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように複数の分周クロックを生成するようにしたので、分周回路の製造ばらつきや温度、電圧などの使用条件の変化等によって生成する複数の分周クロックの位相がたとえ一致しないような場合であっても、周波数変更時に１／１分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４５】
この発明によれば、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成するようにしたので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆の切り替え時に（ただしｍ＞ｎ）、１／ｎ分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４６】
この発明によれば、出力するクロックの周波数を変更する際には、印加される制御信号に応じて分周手段からの複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力する選択手段を備えており、上記分周手段が、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように、上記入力クロックから上記複数の分周クロックを生成して出力するように構成したので、デバイスの動作上問題を生じるようなクロックパルスを生成することはない周波数変更可能なクロック生成回路を提供することができる効果がある。
【００４７】
この発明によれば、分周手段が、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように、入力クロックから複数の分周クロックを生成して出力するように構成したので、分周回路の製造ばらつきや温度、電圧などの使用条件の変化等によって生成する複数の分周クロックの位相がたとえ一致しないような場合であっても、周波数変更時に１／１分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４８】
この発明によれば、分周手段が、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成し出力するように構成したので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆の切り替え時に（ただしｍ＞ｎ）、１／ｎ分周クロックパルスよりパルス幅の小さいパルスの発生を防止できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による周波数変更可能なクロック生成回路に含まれる分周回路の構成を示すブロック図である。
【図２】 この発明の実施の形態１による分周回路の動作の一例を示すタイミングチャートである。
【図３】 この発明の実施の形態１による分周回路の動作の他の例を示すタイミングチャートである。
【図４】 この発明の実施の形態２による周波数変更可能なクロック生成回路に含まれる分周回路の構成を示すブロック図である。
【図５】 この発明の実施の形態２による分周回路の動作の一例を示すタイミングチャートである。
【図６】 この発明の実施の形態２による分周回路の動作の他の例を示すタイミングチャートである。
【図７】 従来の周波数変更可能なクロック生成回路の一例の構成を示すブロック図である。
【図８】 図７に示す従来のクロック生成回路に設けられた分周回路の一例の構成を示すブロック図である。
【図９】 図８に示す従来の分周回路の動作の一例を示すタイミングチャートである。
【符号の説明】
２ 分周回路、２１ａ〜２１ｈ 分周器（分周手段）、 ２２ エッジトリガＤラッチ（選択手段）、２３ マルチプレクサ（選択手段）、２４，２４ａ〜２４ｈ 遅延素子（遅延手段、分周手段）。
【発明の属する技術分野】
この発明は、クロック生成方法およびクロック生成回路に関するものであり、特に、クロック周波数を切り替えることのできるクロック生成方法およびクロック生成回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は入力クロックに同期しており入力クロックと同一の周波数のクロックまたは周波数が逓倍された逓倍クロックを出力する回路である。最近のマイクロプロセッサは数十から数百ＭＨｚの非常に高速なクロックで動作しており、ＰＬＬの内蔵は必須となっている。また、近年ＬＳＩの低消費電力化が進んでおり、その一手法としてシステムの動作状況に応じてクロック周波数を下げることで低消費電力を図る手法がある。
【０００３】
図７は従来の周波数変更可能なクロック生成回路の構成を示すブロック図である。図において、１は入力クロックに同期しており入力クロックと同一の周波数のクロックまたは周波数が逓倍された逓倍クロックを出力するＰＬＬ、２は印加される分周比制御信号に応じた分周比でＰＬＬ１の出力を分周して分周クロックを生成する分周回路、３は分周回路２からの分周クロックを外部システムクロックとして出力する出力バッファ、４は分周回路２により得られた分周クロックにコンパレータ５の出力に応じた遅延を与えて内部クロックを生成し、外部システムクロックと内部クロックの位相を調節するＤＬＬ（Ｄｅ１ａｙ ＬｏｃｋｅｄＬｏｏｐ）、６は内部クロックで動作する内部回路である。コンパレータ５は、内部回路６から入力されるフィードバッククロックと外部システムクロックの位相を比較し、外部システムクロックと内部クロックの位相を調節すべく制御信号をＤＬＬ４へ出力する。
【０００４】
次に動作について説明する。
分周回路２は、印加される分周比制御信号に応じて、ＰＬＬ１の出力を分周して分周クロックを生成する。クロック生成回路は、その分周比を制御することで分周クロックの周波数を変更する。分周比制御信号は外部端子から直接与えられる場合もあるし、内部クロックで制御される内部回路６から出力される場合もある。また、これに代わって、内部クロックとは別のクロックで動く同一基板上の回路から出力される場合もある。クロック生成回路は、分周回路２から出力された分周クロックから、内部回路６に供給する内部クロックと、チップ外部に出力する外部システムクロックとを生成する。ＤＬＬ４は、分周クロックにコンパレータ５からの制御信号に応じた遅延を与えて内部クロックを生成し、外部システムクロックと内部クロックの位相を合わせるように内部クロックの位相を調節する。
【０００５】
図８は従来のクロック生成回路に設けられた分周回路２の一例の構成を示すブロック図である。図において、２１ａはＰＬＬ１の出力を１／１分周する１／１分周器、２１ｂはＰＬＬ１の出力を１／２分周する１／２分周器、２１ｃはＰＬＬ１の出力を１／４分周する１／４分周器、２１ｇはＰＬＬ１の出力を１／６４分周する１／６４分周器、２１ｈはＰＬＬ１の出力を１／１２８分周する１／１２８分周器である。なお、図では省略しているが、分周回路２はさらに１／８分周器、１／１６分周器、１／３２分周器を有している。また、２２は外部から印加される分周比制御信号に応じて上記複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替えるための選択信号を送出するエッジトリガＤラッチ、２３はエッジトリガＤラッチ２２からの選択信号に応じて複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替え出力するマルチプレクサである。
【０００６】
分周回路２は、印加される分周比制御信号に応じて１／１分周器２１ａ〜１／１２８分周器２１ｈのいずれかの出力すなわち１／１分周クロック〜１／１２８分周クロックのいずれかを選択して出力でき、自由に１／ｍ分周クロックから１／ｎ分周クロックへまたはこの逆へ切り替えることができる（ただしｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）。通常、分周回路２に設けられた複数の分周器２１ａ〜２１ｈは、入力されたＰＬＬ１の出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相の分周クロックを生成するように形成されている。したがって、複数の分周器２１ａ〜２１ｈは、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がるように、複数の分周クロックを生成するように構成されている。また、エッジトリガＤラッチ２２は１／１２８分周器２１ｈの出力の立ち上がりエッジで分周比の変化を反映した選択信号をマルチプレクサ２３へ出力して分周クロックを切り替える。従って、分周回路２は、スパイクやグリッジを出さずにスムーズに周波数変更ができる。
【０００７】
しかしながら、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等の原因により、１／１分周クロック〜１／１２８分周クロックの全てが同一のタイミングでマルチプレクサ２３に到達するようにすることはできないので、周波数切り替え時に以下のようなことが起こり得る。図９は１／２分周クロックから１／１分周クロックへ切り替える場合の分周回路２の不都合な動作を示すタイミングチャートである。以下ではＰＬＬ１の出力が各分周器に入力されてから１／１分周クロックおよび１／２分周クロックがマルチプレクサ２３に到達するまでに経過する時間をそれぞれＴｄ１，Ｔｄ２とする。１／２分周クロックから１／１分周クロックへ切り替える場合、分周回路２は１／２分周クロックの立ち上がりエッジと１／１分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。このため、分周回路２の製造のばらつき等の原因により１／２分周クロックのほうが遅れてマルチプレクサ２３に到達すると、すなわち、Ｔｄ１＜Ｔｄ２であると、切り替わり時の最初のクロックパルスのパルス幅が（Ｔｄ２−Ｔｄ１）だけ１／１分周クロックのパルス幅より小さくなってしまう。同様に、１／ｎ分周クロック（ｎ＝４，８，１６，３２，６４，１２８）から１／１分周クロックへ切り替える場合も、Ｔｄ１＜Ｔｄｎであると（Ｔｄｎ−Ｔｄ１）だけパルス幅が小さくなってしまう。このことは、切り替わり時の最初のクロックパルスのパルス幅がデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より小さくなることを意味しており、分周クロックの切り替わり時にデバイス動作が厳しくなることを表わしている。
【０００８】
【発明が解決しようとする課題】
従来のクロック生成回路は以上のように構成されているので、周波数を変更する時に最初に生成するクロックパルスのパルス幅が所定のものより小さくなる場合があり、最大周波数へ変更する時にはデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より小さくなってしまうことがあるという課題があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、いかなる周波数変更の場合であっても、最初に生成されるクロックパルスがデバイスの最大動作スピードに相当する１／１分周クロックのパルス幅より大きいパルス幅をもつように周波数変更することができるクロック生成方法びクロック生成回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るクロック生成方法は、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように複数の分周クロックを生成し、出力するクロックの周波数を変更する際には、生成した上記複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力するものである。
【００１１】
この発明に係るクロック生成方法は、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように複数の分周クロックを生成するものである。
【００１２】
この発明に係るクロック生成方法は、最も高い周波数の分周クロック以外の他の分周クロックを位相を合わせて生成し、最も高い周波数の分周クロックのみを遅延するものである。
【００１３】
この発明に係るクロック生成方法は、最も高い周波数の分周クロックと他の分周クロックの時間差が上記最も高い周波数の分周クロックのパルス幅より小さくなるように、上記最も高い周波数の分周クロックのみを遅延するものである。
【００１４】
この発明に係るクロック生成方法は、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成するものである。
【００１５】
この発明に係るクロック生成方法は、分周比が小さくなる順により大きい遅延を複数の分周クロックにそれぞれ与えるものである。
【００１６】
この発明に係るクロック生成方法は、１／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）とが生成される時間差が上記１／ｍ分周クロックおよび上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延するものである。
【００１７】
この発明に係る周波数変更可能なクロック生成装置は、出力するクロックの周波数を変更する際には、印加される制御信号に応じて分周手段からの複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力する選択手段を備えており、上記分周手段は、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように、上記入力クロックから上記複数の分周クロックを生成して出力するものである。
【００１８】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように、入力クロックから複数の分周クロックを生成して出力するものである。
【００１９】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が最も高い周波数の分周クロック以外の他の分周クロックを位相を合わせて生成し出力するものであり、最も高い周波数の分周クロックのみを遅延して出力する遅延手段を備えているものである。
【００２０】
この発明に係る周波数変更可能なクロック生成装置は、遅延手段が、選択手段に入力される最も高い周波数の分周クロックと他の分周クロックの時間差が上記最も高い周波数の分周クロックのパルス幅より小さくなるように、上記最も高い周波数の分周クロックのみを遅延するものである。
【００２１】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成し出力するものである。
【００２２】
この発明に係る周波数変更可能なクロック生成装置は、分周手段が、分周比が小さくなる順により大きい遅延を複数の分周クロックにそれぞれ与えて出力する遅延手段を備えているものである。
【００２３】
この発明に係る周波数変更可能なクロック生成装置は、遅延手段が、選択手段に入力される１／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）の時間のずれが上記１／ｍ分周クロックと上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延するものである。
【００２４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるクロック生成方法を実現する周波数変更可能なクロック生成回路に設けられた分周回路の構成を示すブロック図である。図において、２１ａはＰＬＬの出力を１／１分周する１／１分周器、２１ｂはＰＬＬの出力を１／２分周する１／２分周器、２１ｃはＰＬＬの出力を１／４分周する１／４分周器、２１ｇはＰＬＬの出力を１／６４分周する１／６４分周器、２１ｈはＰＬＬの出力を１／１２８分周する１／１２８分周器である。なお、図では省略しているが、分周回路２はさらに１／８分周器、１／１６分周器、１／３２分周器を有している。また、２２は外部から印加される分周比制御信号に応じて上記複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替えるための選択信号を送出するエッジトリガＤラッチ（選択手段）、２３はエッジトリガＤラッチ２２からの選択信号に応じて複数の分周器２１ａ〜２１ｈから出力された複数の分周クロックの既に選択されているものから所望の分周クロックへ切り替え出力するマルチプレクサ（選択手段）、２４は１／１分周器２１ａから出力された分周クロックに所定の遅延を与える遅延素子（遅延手段）である。なお、この発明の実施の形態１においては、分周手段は、複数の分周器２１ａ〜２１ｈと遅延素子２４とを含む。
【００２５】
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相をもつ分周クロックを生成するように形成されている。言い換えると、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がる。他方、１／１分周器２１ａに接続された遅延素子２４は、分周回路２がどのような状態にあっても、すなわち、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１分周器２１ａの出力される分周クロックが他の分周クロックよりもわずかに遅れてマルチプレクサ２３に到達するように、１／１分周器２１ａの出力である１／１分周クロックに所定の遅延を与えるように構成されている。
【００２６】
なお、この実施の形態１による周波数変更可能なクロック生成回路は、図７に示すような構成を有しており、以下ではその説明を省略する。
【００２７】
次に動作について説明する。
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に出力するように各分周クロックを生成する。すなわち、１／１２８分周器２１ｈの出力が立ち上がるのと同時に他の全ての分周器の出力が立ち上がるように、複数の分周器２１ａ〜２１ｈは１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックを出力する。出力するクロックの周波数を変更する際には、分周回路２は、印加される分周比制御信号に従い１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックのうちの既に選択されているものから所望の１つの分周クロックへ切り替えて出力する。エッジトリガＤラッチ２２は、Ｄ端子に印加される分周比制御信号を１／１２８分周器２１ｈの出力の立ち上がりエッジでＱ端子を介して出力し、選択信号としてマルチプレクサ２３へ送出する。その結果、分周回路２は、スパイクやグリッジを出さずにスムーズに所望の分周クロックへと切り替えて周波数変更を行う。
【００２８】
図２はこの実施の形態１による分周回路２の動作の一例を示すタイミングチャートである。以下では、ＰＬＬの出力が分周回路２に入力してから１／１分周クロックおよび１／２分周クロックがそれぞれＴｄ１，Ｔｄ２後にマルチプレクサ２３に到達するとする。１／２分周クロックから１／１分周クロックへ切り替える場合、分周回路２は１／２分周クロックパルスの立ち上がりエッジと１／１分周クロックパルスの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。上記したように、１／１分周クロックは他のいかなる分周クロックよりも遅れてマルチプレクサ２３に到達するので、すなわち、Ｔｄ１＞Ｔｄ２であるので、図２に示すように、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／１分周クロックパルスよりもパルス幅が大きくなる。したがって、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００２９】
同様に、分周回路２が１／ｍ分周クロック（ここで、ｍ＝４，８，１６，３２，６４，１２８）から１／１分周クロックへ切り替える場合も、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄｍ）だけ（ただし、ＴｄｍはＰＬＬの出力が分周回路２に入力してから１／ｍ分周クロックがマルチプレクサ２３に到達するまでに経過する時間であり、実質的には、Ｔｄｍ＝Ｔｄ２である。すなわち、１／１分周クロックを除いた全ての分周クロックの位相は全て等しい）、１／１分周クロックパルスよりパルス幅が大きくなる。
【００３０】
図３は分周回路２が逆に１／１分周クロックから１／２分周クロックへの切り替える時の動作を示すタイミングチャートである。１／１分周クロックから１／２分周クロックへ切り替える場合、分周回路２は１／１分周クロックの立ち上がりエッジと１／２分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。したがって、切り替わり時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／２分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、図３からわかるように、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つように遅延素子２４の遅延が設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３１】
同様に、分周回路２が１／１分周クロックから１／ｍ分周クロック（ここで、ｍ＝４、８、１６、３２、６４、１２８）へ切り替える場合も、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄｍ）だけ１／ｍ分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、上記の場合と同様に、（Ｔｄ１−Ｔｄｍ）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つようにＴｄ１，Ｔｄｍが設定されているならば、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。ところで、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周クロックが生成されるタイミングが大きく狂わない限り、実質的にはＴｄｍ＝Ｔｄ２である。従って、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなるように遅延素子２４の遅延が設定されているならば、１／１分周クロックから１／ｍ分周クロックへ切り替える場合も切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３２】
以上のように、この発明の実施の形態１によれば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１分周器２１ａの出力される分周クロックが他の分周クロックよりもわずかに遅れてマルチプレクサ２３に到達するように、遅延素子２４の付与する遅延は設定されているので、周波数切り替え時に生成される最初のクロックパルスのパルス幅は、かならず、（１／１分周クロックパルスのパルス幅＜切り替え時の最初のクロックパルスのパルス幅＜１／１２８分周クロックパルスのパルス幅）の関係を満たし、１／１分周クロックパルスよりパルス幅の小さいクロックパルスを発生することはない。したがって、この実施の形態１によれば、デバイスの動作上問題を生じるようなクロックパルスを生成することはない周波数変更可能なクロック生成回路を提供することができる効果を奏する。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２によるクロック生成方法を実現する周波数変更可能なクロック生成回路に設けられた分周回路２の構成を示すブロック図である。図において、上記実施の形態１による分周回路２と同一の構成要素には図１と同一の符号が付してあり、以下ではその説明を省略する。図４において、２４ａ〜２４ｈは１／１分周器２１ａ〜１／１２８分周器２１ｈから出力された複数の分周クロックにそれぞれ所定の遅延を与える遅延素子（遅延手段）である。なお、この発明の実施の形態２においては、分周手段は、複数の分周器２１ａ〜２１ｈと複数の遅延素子２４ａ〜２４ｈとを含む。
【００３４】
上記実施の形態１と同様に、分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に分周クロックを出力するように、すなわち、同一の位相の分周クロックを生成するように形成されている。言い換えると、１／１２８分周器２１ｈから出力された分周クロックが立ち上がるのと同時に、他の全ての分周器２１ａ〜２１ｇから出力される分周クロックが立ち上がる。他方、１／１分周器２１ａ〜１／１２８分周器２１ｈに接続された複数の遅延素子２４ａ〜２４ｈは、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達するように、複数の分周クロックにそれぞれ所定の遅延を与えるように形成されている。
【００３５】
すなわち、ＰＬＬの出力が各分周器に入力してから生成された１／１分周クロック〜１／１２８分周クロックがマルチプレクサ２３に到達するまでの経過時間がそれぞれＴｄ１,Ｔｄ２，…，Ｔｄ１２８であるとすると、分周回路２がどのような状態にあっても、例えば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、Ｔｄ１＞Ｔｄ２＞…＞Ｔｄ１２８が成り立つように複数の遅延素子２４ａ〜２４ｈのそれぞれが与える遅延は設定されている。このように、この実施の形態２の分周回路２は、複数の遅延素子２４ａ〜２４ｈにより、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成しマルチプレクサ２３へと出力するように構成されている。
【００３６】
なお、この実施の形態２による周波数変更可能なクロック生成回路は、図７に示すような構成を有しており、以下ではその説明を省略する。
【００３７】
次に動作について説明する。
分周回路２に設けられた複数の分周器２１ａ〜２１ｈのそれぞれは、入力されたＰＬＬの出力から同一の時間経過後に出力するように各分周クロックを生成する。すなわち、１／１２８分周器２１ｈの出力が立ち上がるのと同時に他の全ての分周器の出力が立ち上がるように、複数の分周器２１ａ〜２１ｈは１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックを出力する。生成された１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックは、複数の遅延素子２４ａ〜２４ｈによりそれぞれ所定の遅延が付与された後、マルチプレクサ２３に入力される。この時、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達する。出力するクロックの周波数を変更する際には、分周回路２は、印加される分周比制御信号に従い１／１分周クロック，１／２分周クロック，．．．，１／１２８分周クロックのうちの既に選択されているものから所望の１つの分周クロックへ切り替えて出力する。エッジトリガＤラッチ２２は、Ｄ端子に印加される分周比制御信号を１／１２８分周器２１ｈの出力の立ち上がりエッジでＱ端子を介して出力し、選択信号としてマルチプレクサ２３へ送出する。その結果、分周回路２は、スパイクやグリッジを出さずにスムーズに所望の分周クロックへと切り替えて周波数変更を行う。
【００３８】
図５は、この実施の形態２による分周回路２の動作の一例を示すタイミングチャートである。分周回路２が１／２分周クロックから１／１分周クロックへ切り替える場合、１／２分周クロックパルスの立ち上がりエッジと１／１分周クロックパルスの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。上記したように、１／１分周クロックは他のいかなる分周クロックよりも遅れてマルチプレクサ２３に到達するので、すなわち、Ｔｄ１＞Ｔｄ２であるので、図５に示すように、切り替わる時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／１分周クロックパルスよりもパルス幅が大きくなる。したがって、切り替え時のパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００３９】
同様に、分周回路２が１／ｍ分周クロックから１／ｎ分周クロックへ切り替える場合（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）も、切り替わる時の最初のクロックパルスは（Ｔｄｎ−Ｔｄｍ）だけ、１／ｎ分周クロックパルスよりパルス幅が大きくなる。
【００４０】
図６は分周回路２が逆に１／１分周クロックから１／２分周クロックへの切り替える時の動作を示すタイミングチャートである。１／１分周クロックから１／２分周クロックへ切り替える場合、分周回路２は１／１分周クロックの立ち上がりエッジと１／２分周クロックの立ち下がりエッジとから切り替え時の最初のクロックパルスを生成する。したがって、切り替わり時の最初のクロックパルスは（Ｔｄ１−Ｔｄ２）だけ１／２分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより大きくなるためには、図６からわかるように、（Ｔｄ１−Ｔｄ２）が１／１分周クロックパルスのパルス幅より小さくなければならない。このような条件が成り立つように遅延素子２４ａ，２４ｂの遅延が設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／１分周クロックパルスのものより小さくなることはない。
【００４１】
同様に、分周回路２が１／ｎ分周クロックから１／ｍ分周クロックへ切り替える場合（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）も、切り替わる時の最初のクロックパルスは（Ｔｄｎ−Ｔｄｍ）だけ、１／ｍ分周クロックパルスよりパルス幅が小さくなる。この場合、切り替わり時の最初のクロックパルスのパルス幅が１／ｎ分周クロックパルスのものより大きくなるためには、図６の場合と同様に、（Ｔｄｎ−Ｔｄｍ）が１／ｍ分周クロックと１／ｎ分周クロックのパルス幅の差の絶対値より小さくなければならない。このような条件が成り立つようにＴｄｎ，Ｔｄｍが設定された場合、切り替え時の最初のクロックパルスのパルス幅が１／ｎ分周クロックパルスのものより小さくなることはない。
【００４２】
以上のように、この発明の実施の形態２によれば、分周回路２の製造ばらつきや温度、電圧などの使用条件の変化等によって複数の分周器２１ａ〜２１ｈから出力される複数の分周クロックの位相がたとえ一致しないような場合であっても、１／１２８分周器２１ｈ，１／６４分周器２１ｇ，．．．，１／２分周器２１ｂ，１／１分周器２１ａから出力される複数の分周クロックがこの順番で時間がずれてマルチプレクサ２３に到達するように、複数の遅延素子２４ａ〜２４ｈの付与する遅延はそれぞれ設定されているので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆に切り替える時（ここで、ｍ＞ｎであり、ｍ＝２，４，…,１２８，ｎ＝１，２,…,６４）に生成される最初のクロックパルスのパルス幅は、かならず、（１／ｎ分周クロックパルスのパルス幅＜切り替え時の最初のクロックパルスのパルス幅＜１／ｍ分周クロックパルスのパルス幅）の関係を満たし、分周回路２は１／ｎ分周クロックパルスよりパルス幅の小さいパルスを発生することはない。したがって、この実施の形態２によれば、デバイスの動作上問題を生じるようなクロックパルスを生成することをより確実に防止する周波数変更可能なクロック生成回路を提供することができる効果を奏する。
【００４３】
【発明の効果】
以上のように、この発明によれば、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように複数の分周クロックを生成し、出力するクロックの周波数を変更する際には、生成した上記複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力するようにしたので、デバイスの動作上問題を生じるようなクロックパルスの生成を防止できる効果がある。
【００４４】
この発明によれば、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように複数の分周クロックを生成するようにしたので、分周回路の製造ばらつきや温度、電圧などの使用条件の変化等によって生成する複数の分周クロックの位相がたとえ一致しないような場合であっても、周波数変更時に１／１分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４５】
この発明によれば、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成するようにしたので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆の切り替え時に（ただしｍ＞ｎ）、１／ｎ分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４６】
この発明によれば、出力するクロックの周波数を変更する際には、印加される制御信号に応じて分周手段からの複数の分周クロックの既に選択されているものから所望の１つへ切り替えて出力する選択手段を備えており、上記分周手段が、最も小さい分周比で入力クロックから分周した分周クロックすなわち最も高い周波数の分周クロックが他のいかなる分周クロックよりもわずかに遅れるように、上記入力クロックから上記複数の分周クロックを生成して出力するように構成したので、デバイスの動作上問題を生じるようなクロックパルスを生成することはない周波数変更可能なクロック生成回路を提供することができる効果がある。
【００４７】
この発明によれば、分周手段が、いかなる状態においても、最も高い周波数の分周クロックが他のいかなる分周クロックよりも遅れるように、入力クロックから複数の分周クロックを生成して出力するように構成したので、分周回路の製造ばらつきや温度、電圧などの使用条件の変化等によって生成する複数の分周クロックの位相がたとえ一致しないような場合であっても、周波数変更時に１／１分周クロックパルスよりパルス幅の小さいクロックパルスの発生を防止できる効果がある。
【００４８】
この発明によれば、分周手段が、分周比が小さくなるに従いすなわち周波数が高くなるに従い複数の分周クロックを順番に少しずつ時間をずらして生成し出力するように構成したので、１／ｍ分周クロックから１／ｎ分周クロックへまたはその逆の切り替え時に（ただしｍ＞ｎ）、１／ｎ分周クロックパルスよりパルス幅の小さいパルスの発生を防止できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による周波数変更可能なクロック生成回路に含まれる分周回路の構成を示すブロック図である。
【図２】 この発明の実施の形態１による分周回路の動作の一例を示すタイミングチャートである。
【図３】 この発明の実施の形態１による分周回路の動作の他の例を示すタイミングチャートである。
【図４】 この発明の実施の形態２による周波数変更可能なクロック生成回路に含まれる分周回路の構成を示すブロック図である。
【図５】 この発明の実施の形態２による分周回路の動作の一例を示すタイミングチャートである。
【図６】 この発明の実施の形態２による分周回路の動作の他の例を示すタイミングチャートである。
【図７】 従来の周波数変更可能なクロック生成回路の一例の構成を示すブロック図である。
【図８】 図７に示す従来のクロック生成回路に設けられた分周回路の一例の構成を示すブロック図である。
【図９】 図８に示す従来の分周回路の動作の一例を示すタイミングチャートである。
【符号の説明】
２ 分周回路、２１ａ〜２１ｈ 分周器（分周手段）、 ２２ エッジトリガＤラッチ（選択手段）、２３ マルチプレクサ（選択手段）、２４，２４ａ〜２４ｈ 遅延素子（遅延手段、分周手段）。
Claims (4)
- 入力クロックを予め設定された複数の異なる分周比で分周して複数の分周クロックを生成する際に、相対的に高い周波数の分周クロックの立ち上がりエッジが相対的に低い周波数の分周クロックの立ち上がりエッジよりも遅くなるように上記複数の分周クロックを生成し、出力するクロックの周波数を変更する際には、切り替え前の分周クロックの立ち上がりエッジを出力した後、切り替え後の分周クロックの立ち下がりエッジを出力するクロック生成方法。
- １／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）とが生成される時間差が上記１／ｍ分周クロックおよび上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延することを特徴とする請求項１記載のクロック生成方法。
- 入力クロックを予め設定された複数の異なる分周比で分周して複数の分周クロックを生成して出力する分周手段と、
出力するクロックの周波数を変更する際には、印加される制御信号に応じて切り替え前の分周クロックの立ち上がりエッジを出力した後、切り替え後の分周クロックの立ち下がりエッジを出力する選択手段とを備えており、
上記分周手段は、相対的に高い周波数の分周クロックの立ち上がりエッジが相対的に低い周波数の分周クロックの立ち上がりエッジよりも遅くなるように、上記入力クロックから上記複数の分周クロックを生成することを特徴とするクロック生成回路。 - 上記分周手段は、分周比が小さくなる順すなわち周波数が高くなる順により大きい遅延を複数の分周クロックにそれぞれ与えて出力する遅延手段を備え、
上記遅延手段は、上記選択手段に入力される１／ｍ分周クロックと１／ｎ分周クロック（ただし、ｍ，ｎは異なる自然数である）の時間のずれが上記１／ｍ分周クロックと上記１／ｎ分周クロックのパルス幅の差の絶対値より小さくなるように、複数の分周クロックを遅延することを特徴とする請求項３記載のクロック生成回路。
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