CN101018052B - 一种时钟频率检测与转换装置 - Google Patents
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Abstract
本发明提供一种时钟频率检测与转换装置，其包含多个分频器、一多路选择器、一脉冲宽度检测器、一比较单元以及一编码器。本发明可自动检测输入时钟的工作频率，再根据检测到的工作频率，将输入时钟除以一预定整数倍率后，使之成为集成电路所需的工作频率的时钟。
Description
技术领域
本发明涉及时钟(clock)，尤其涉及一种时钟频率检测与转换装置，不但可自动检测输入时钟的频率，还可将输入时钟的频率分频(frequencydivider)至集成电路(integrated circuit，IC)所需的频率。
背景技术
一般集成电路的主工作频率是固定的，如通用串行总线(universal serialbus，USB)控制器(controller)通常必须工作在6MHz(低速)或是48MHz(全速)，因此提供给该IC的振荡器(oscillator)必须使用6MHz或48MHz，或者使用6MHz或12MHz振荡器，再经过一内部锁相环回路(pbase-locked-loop，PLL)将其倍频至48MHz。
由于市场销售的振荡器依不同频率有不同体积大小，不同售价与方便购得与否的限制，当IC限制使用某一固定频率的振荡器，而该振荡器在市场上缺货，或是该购得的振荡器体积太大，均会影响整个系统产品的生产和应用灵活性。
发明内容
有鉴于上述问题，本发明的目的是提供一种时钟频率检测与转换装置，只要输入时钟的频率为一集成电路工作频率的整数倍，即可通过适当的分频产生该集成电路所需的工作频率。
为达成上述目的，本发明提供了一种时钟频率检测与转换装置，用于接收一输入时钟，并产生一输出时钟，该输入时钟的频率为该输出时钟频率的整数倍，该装置包含：一脉冲宽度检测器，用于接收前述输入时钟和一参考时钟，根据该参考时钟计算在该参考时钟的一个脉冲宽度中该输入时钟的周期数，并输出作为脉冲宽度数据；一周期频率对应表，来存储并输出多个比较数据，这些比较数据对应于不同输入时钟预估频率时的周期数；一比较单元，用于接收前述脉冲宽度数据并与前述多个比较数据进行比较后，产生一组比较信号；一编码器，用于接收前述比较信号后产生一个选择信号；多个分频器，每一分频器用于接收前述输入时钟，并对该输入时钟分别除以不同值后，产生不同频率的分频信号；以及一多路选择器，用于接收前述输入时钟与前述多个分频信号，并根据前述选择信号选择其中一信号输出作为前述输出时钟。
综上所述，只要输入时钟的工作频率为输出时钟工作频率的整数倍，本发明即可自动检测出输入时钟的频率，再将相对应的分频信号输出，作为输出时钟再送给集成电路使用。如此，输入时钟的频率就有很多选择性。所以，集成电路便可搭配各种频率的振荡器使用，而不需生产不同的集成电路来搭配不同频率的振荡器，大大增加了集成电路搭配振荡器使用上的灵活性。
附图说明
图1是本发明与集成电路的关系示意图。
图2是本发明时钟频率检测与转换装置的结构示意图。
图3是本发明脉冲宽度检测器的一种结构的示意图。
图4是本发明脉冲宽度检测器的另一种结构的示意图。
具体实施方式
图1是本发明与集成电路的关系示意图。本发明的时钟频率检测与转换装置100根据内置低频时钟发生器120所产生的时钟RCLK，检测输入时钟CLK_IN的频率并通过适当的分频处理后，产生信号SYS_CLK再供集成电路110使用。如此，集成电路110便可搭配各种频率的振荡器使用，而不需生产不同集成电路来搭配不同的振荡器。以USB控制器为例，便可允许该集成电路搭配6MHz、12MHz、18MHz、24MHz、或48MHZ的振荡器，或是由另一系统输出一时钟给该集成电路，只要该时钟为该集成电路工作频率的整数倍即可。
图2是本发明时钟频率检测与转换装置的结构示意图。本发明的时钟频率检测与转换装置100是根据一个工作频率为f3的参考时钟RCLK，接收一个工作频率为f1的输入时钟CLK_IN，产生一个工作频率为f2的输出时钟SYS_CLK。装置100包含多个分频器2～m(m＞2)、一多路选择器210、一脉冲宽度检测器220、一周期频率对应表230、一比较单元240以及一编码器250。
脉冲宽度检测器220首先接收输入时钟CLK_IN，并根据参考时钟RCLK来计算在参考时钟RCLK的一个脉冲宽度中，输入时钟CLK_IN的周期数目S，并输出为脉冲宽度数据。周期频率对应表230包含多个不同输入时钟周期数目范围与不同输入时钟预估频率的对应关系。比较单元240接收输入时钟CLK_IN的脉冲宽度数据S，并根据周期频率对应表230的多个比较数据产生一组比较信号。编码器250接收该比较信号，加以编码后产生一选择信号SB。每一分频器2～m均接收输入时钟CLK_IN，并对频率f1分别除以不同的整数值后，分别产生不同的分频信号Db2～Dbm。多路选择器210接收不同的分频信号Db2～Dbm以及输入时钟CLK_IN(其实等于将工作频率f1除以1)，并根据选择信号SB，选择相对应的信号(CLK_IN或Db2～Dbm之一)输出为前述输出时钟SYS_CLK。
图3是本发明脉冲宽度检测器的结构示意图。脉冲宽度检测器220包含一计数器310、一上升沿(rising edge)触发器320、一下降沿(falling edge)触发器330以及一减法器340。计数器310接收输入时钟CLK_IN，累计输入时钟周期数并输出。当参考时钟RCLK产生上升沿时，上升沿触发器320将输入时钟周期数锁存(latch)至输出端并输出为上升沿触发周期数S+。当参考时钟RCLK产生下降沿时，下降沿触发器330将输入时钟周期数锁存至输出端并输出为下降沿触发周期数S-。接着，减法器340将下降沿触发周期数S-减去上升沿触发周期数S+，并取其绝对值(即若所得为负数，则取其2的补码作输出)，以产生一个周期数目S，这个值也就是参考时钟RCLK的一个脉冲宽度，其以输入时钟CLK_IN周期数量为计算单位。因为参考时钟RCLK的频率是固定且是已知的，同时，输入时钟CLK_IN的频率也是稳定的，因此，从参考时钟RCLK的一个脉冲宽度中产生的输入时钟CLK_IN周期数目S，便可轻易推算出输入时钟CLK_IN的频率。
值得注意的是，脉冲宽度检测器220’也可以利用一计数器310、两个上升沿触发器320、320’、一非门350以及一减法器340来实施，如图4所示。非门350接收参考时钟RCLK，将其反相后输出为一反相参考时钟(-RCLK)，再提供给上升沿触发器320’使用。上升沿触发器320’接收反相参考时钟(-RCLK)与计数器310产生的输入时钟周期数，当前述反相参考时钟(-RCLK)产生上升沿时(也就是参考时钟RCLK产生下降沿时)，将前述输入时钟周期数锁存至输出端并输出为一下降沿触发周期数S-。图4的其它单元的功能与图3相同，不再重复赘述。
表一周期频率对应表
| 周期数目S | f<sub>2</sub> |
| 0.5＜2*S/K＜1.5 | f<sub>1</sub>/1 |
| 1.5＜2*S/K＜2.5 | f<sub>1</sub>/2 |
| 3.5＜2*S/K＜4.5 | f<sub>1</sub>/4 |
| 5.5＜2*S/K＜6.5 | f<sub>1</sub>/6 |
| 7.5＜2*S/K＜8.5 | f<sub>1</sub>/8 |
| 9.5＜2*S/K＜10.5 | f<sub>1</sub>/10 |
表一是本发明周期频率对应表的一个例子。上述由参考时钟RCLK的一个脉冲宽度中产生的输入时钟CLK_IN周期数目S，来推算输入时钟CLK_IN的工作频率f1的过程并不是通过数学计算，而是根据预先建好的周期数目S、SYS_CLK的工作频率f2与CLK_IN的工作频率f1的对应表，利用查表(lookup table)方式快速将输入时钟CLK_IN的工作频率f1求出。表一的周期频率对应表仅是建构本发明周期频率对应表的一个例子，本发明不以此为限。表一包含二个字段：周期数目S与输出时钟SYS_CLK的工作频率f2。假设，参考时钟RCLK的周期长度(cycle length)为CYC_rclk、期望的输出时钟SYS_CLK的周期长度为CYC_sys，并且CYC_rclk＝K*CYC_sys，其中K为整数。当减法器340的输出端产生的输入时钟CLK_IN周期数目S落入表一中周期数目S字段的六个范围之一时，即可找出其相对应的输入时钟CLK_IN的预估频率f1及其分频选择。
假设f1分别为48MHz、36MHz、24MHz、12MHz和6MHz时，若想得到F2＝6MHz，在K＝2情况下会有CYC_rclk＝2*CYC_sys，即1/F3＝2*1/F2＝＞F3＝3(MHz)，那么，通过脉冲宽度检测器测量周期数目S，并根据表一和S数找到F1需要的分频选择，即表一中F2所在段。将上述过程列于表二，以便更好地理解本发明。
表二
| F1 | S的获得 | 2S/K位于表一 | F2 |
| 48 | S＝1/2*F1/F3＝24/3＝8 | 2S/K＝16/2＝8位于第8段 | F1/8＝6 |
| 36 | S＝1/2*F1/F3＝18/3＝6 | 2S/K＝12/2＝6位于第6段 | F1/6＝6 |
| F1 | S的获得 | 2S/K位于表一 | F2 |
| 24 | S＝1/2*F1/F3＝12/3＝4 | 2S/K＝8/2＝4位于第4段 | F1/4＝6 |
| 12 | S＝1/2*F1/F3＝6/3＝2 | 2S/K＝4/2＝2位于第2段 | F1/2＝6 |
| 6 | S＝1/2*F1/F3＝3/3＝1 | 2S/K＝2/2＝1位于第1段 | F1/1＝6 |
周期频率对应表可以软件形态被储存于一寄存器(register)中、或是一随机存取存储器(RAM)、或是一只读存储器(ROM)中，也可以利用一硬连接(hard-wired)逻辑电路来实施。当周期频率对应表以软件形态存在时，比较单元可搭配一固件(firmware)来完成其比较功能。而当周期频率对应表以硬件形态实现时，比较单元也可搭配一硬连接逻辑电路来实施其比较功能。
以表一中周期数目S的六个范围为例，比较单元应包含六个比较器且输出6个比较信号，但其中只会有一个比较信号的输出不同。不论是以软件或硬件形态实施，比较单元240必须产生一组比较信号，使编码器250根据该组比较信号产生选择信号SB。多路选择器210则根据该选择信号SB选择一分频信号Db2～Dbm或输入时钟CLK_IN输出，作为输出时钟SYS_CLK。由于比较器为已知技术，详细内容不再重复说明。
请参考图2与表一，若图2的时钟频率检测与转换装置100具有表一的周期频率对应表，则表示时钟频率检测与转换装置100需具有5个分频器，且除数分别为2、4、6、8以及10。所以，时钟频率检测与转换装置100可使用的输入时钟CLK_IN的频率可以为输出时钟SYS_CLK频率的2、4、6、8以及10倍数。例如，当所需要的输出时钟SYS_CLK的频率为100KHz，则输入时钟CLK_IN的频率可以为100KHz、200KHz、300KHz、400KHz、500KHz以及1MHz。当然，时钟频率检测与转换装置100的分频器越多，所需要的周期频率对应表也要相对应的增加，而可输入的输入时钟CLK_IN的频率的范围也越广。所以，时钟频率检测与转换装置100的分频器数量与除数值是根据输入时钟CLK_IN的频率的范围来决定。
综上所述，只要输入时钟CLK_IN的工作频率f1为输出时钟SYS_CLK工作频率f2的整数倍，本发明即可自动检测出输入时钟CLK_IN的频率，再将相对应的分频信号输出，作为输出时钟SYS_CLK，再送给集成电路110使用。如此，输入时钟CLK_IN的频率就有很多选择性。所以，集成电路110便可搭配各种频率的振荡器使用，而不需生产不同的集成电路来搭配不同的频率的振荡器，大幅增加集成电路搭配振荡器使用上的灵活性。
以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，本领域技术人员可进行各种变形或变更。
Claims (7)
1.一种时钟频率检测与转换装置，用于接收一输入时钟，并产生一输出时钟，该输入时钟的频率为该输出时钟频率的整数倍，该装置包含：
一脉冲宽度检测器，用于接收前述输入时钟和一参考时钟，根据该参考时钟计算在该参考时钟的一个脉冲宽度中该输入时钟的周期数，并输出作为脉冲宽度数据；
一周期频率对应表，来存储并输出多个比较数据，这些比较数据对应于不同输入时钟预估频率时的周期数；
一比较单元，用于接收前述脉冲宽度数据并与前述多个比较数据进行比较后，产生一组比较信号；
一编码器，用于接收前述比较信号后产生一个选择信号；
多个分频器，每一分频器用于接收前述输入时钟，并对该输入时钟分别除以不同值后，产生不同频率的分频信号；以及
一多路选择器，用于接收前述输入时钟与前述多个分频信号，并根据前述选择信号选择其中一信号输出作为前述输出时钟。
2.如权利要求1所述的时钟频率检测与转换装置，其中前述脉冲宽度检测器包含：
一计数器，接收前述输入时钟，计数该输入时钟的周期数并输出一计数数据；
一上升沿触发器，用于接收前述参考时钟，在该参考时钟的上升沿时将前述计数数据锁存位，并输出一第一锁存数据；
一下降沿触发器，用于接收前述参考时钟，在该参考时钟的下降沿时将前述计数数据锁存住，并输出一第二锁存数据；以及
一减法器，将前述第二锁存数据减去第一锁存数据后，取绝对值，以产生前述脉冲宽度数据。
3.如权利要求1所述的时钟频率检测与转换装置，其中前述脉冲宽度检测器包含：
一计数器，接收前述输入时钟，计数该输入时钟的周期数并输出一计数数据；
一第一上升沿触发器，用于接收前述参考时钟，在该参考时钟的上升沿时将前述计数数据锁存住，并输出一第一锁存数据；
一非门，接收前述参考时钟，将其反相后输出为一反相参考时钟；
一第二上升沿触发器，用于接收前述反相参考时钟，并在该反相参考时钟的上升沿时将前述计数数据锁存住，并输出一第二锁存数据；以及
一减法器，将前述第二锁存数据减去第一锁存数据后，取绝对值，以产生前述脉冲宽度数据。
4.如权利要求1所述的时钟频率检测与转换装置，其中前述周期频率对应表的多个比较数据被储存于一寄存器中、或是一随机存取存储器中、或是一只读存储器中。
5.如权利要求1所述的时钟频率检测与转换装置，其中前述周期频率对应表是利用一硬连接逻辑电路来实施。
6.如权利要求1所述的时钟频率检测与转换装置，其中前述周期频率对应表是以软件形态与存储单元结合来实施。
7.如权利要求1所述的时钟频率检测与转换装置，其中前述比较单元包含多个比较器，其中只会有一个比较信号的输出不同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2006100031058A CN101018052B (zh) | 2006-02-10 | 2006-02-10 | 一种时钟频率检测与转换装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2006100031058A CN101018052B (zh) | 2006-02-10 | 2006-02-10 | 一种时钟频率检测与转换装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101018052A CN101018052A (zh) | 2007-08-15 |
| CN101018052B true CN101018052B (zh) | 2010-04-21 |
Family
ID=38726847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006100031058A Expired - Fee Related CN101018052B (zh) | 2006-02-10 | 2006-02-10 | 一种时钟频率检测与转换装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101018052B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN106559156A (zh) * | 2015-09-29 | 2017-04-05 | 中兴通讯股份有限公司 | 时钟频率识别的方法和装置 |
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| CN103944786B (zh) * | 2014-04-28 | 2017-05-10 | 西安空间无线电技术研究所 | 一种自适应计数时钟数据检测方法 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
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