CN108520764B - 双倍速率同步动态随机存储器 - Google Patents
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Abstract
本发明实施例提供一种双倍速率同步动态随机存储器，包括第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使第一控制脉冲与列地址选通脉冲之间符合预设逻辑函数，其中，一个列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，列地址选通脉冲延迟电路与第一控制脉冲产生电路连接以接收第一控制脉冲；其中，列地址选通脉冲延迟电路用于接收第一命令，并根据第一控制脉冲对第一命令进行延迟得到第二命令，延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数。本发明的随机存储器结构较为简单。
Description
技术领域
本发明涉及动态随机存储器，具体涉及一种双倍速率同步动态随机存储器。
背景技术
列地址选通脉冲(column address strobe，简称CAS)控制着从收到命令到执行命令的间隔时间，即延迟时间。列地址选通脉冲延迟时间，是列地址选通脉冲控制着从收到命令到执行命令的延迟时间的长度，也是在一定频率下衡量支持不同规范的内存的重要标志之一。
双倍速率同步动态随机存储器通常利用寄存器设置的列地址选通脉冲直接控制列地址选通脉冲延迟电路。由于寄存器读取的二进制的各个列地址选通脉冲所代表的二进制数连续变化的时候，十进制的列地址选通脉冲延迟时间的时钟周期数是不连续变化的。这样，列地址选通脉冲延迟电路的设计要考虑不连续控制，因而列地址选通脉冲延迟电路的设计变得复杂，导致列地址选通脉冲延迟电路的结构复杂以及面积较大，进而导致存储器的结构复杂，面积较大以及功耗较大。
发明内容
本发明提供一种双倍速率同步动态随机存储器存储器，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明提供一种双倍速率同步动态随机存储器，包括：
第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使所述第一控制脉冲与所述列地址选通脉冲之间符合预设逻辑函数，其中，一个所述列地址选通脉冲对应一个预设时钟周期数；以及
列地址选通脉冲延迟电路，所述列地址选通脉冲延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲；其中，所述列地址选通脉冲延迟电路用于接收第一命令，并根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，所述第二命令相对于所述第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值为同一数值，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的所述预设时钟周期数。
作为一种可选的方式，所述列地址选通脉冲延迟电路包括：
第一延迟电路，用于接收所述第一命令，并将所述第一命令进行延迟且延迟的时钟周期数为预设固定数量；以及
第二延迟电路，与所述第一延迟电路连接，所述第二延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，以根据所述第一控制脉冲对被所述第一延迟电路延迟后的第一命令进行延迟得到所述第二命令，且所述第二延迟电路延迟的时钟周期数为所述第一控制脉冲对应的十进制数。
作为一种可选的方式，
所述第一控制脉冲对应的十进制数最小值是20，21，……，2K-1之中小于等于所述预设时钟周期数最小值的任一个；所述预设固定数量是所述预设时钟周期数最小值与所述第一控制脉冲对应的十进制数最小值之间的差值；
其中，所述第一控制脉冲对应的十进制数是所述第一控制脉冲所表示的二进制数对应的十进制数，K是所述存储器的列地址线的条数，且K是大于1的正整数。
作为一种可选的方式，
当所述存储器的列地址线的条数为5条，且所述预设时钟周期数最小值为9时，
所述第一控制脉冲对应的十进制数最小值是1，2，4，8中的任一值，所述预设固定数量是9与所述第一控制脉冲对应的十进制数最小值之间的差值。
本发明采用上述技术方案，具有如下优点：本实施例的双倍速率同步动态随机存储器包括第一控制脉冲产生电路和列地址选通脉冲延迟电路。所述列地址选通脉冲延迟电路用于根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，第二命令相对于第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值为同一数值，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的预设时钟周期数。这样，第一控制脉冲是连续变化的，所述列地址选通脉冲延迟电路对第一命令的延迟也是连续变化的。对列地址选通脉冲延迟电路的控制逻辑较为简单，进而实现列地址选通脉冲延迟电路的结构也较为简单，面积较小，同时功耗也较小；进而双倍速率同步动态随机存储器的结构较为简单，面积较小，双倍速率同步动态随机存储器的效率和稳定性也较高。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例的双倍速率同步动态随机存储器示意图；
图2为图1所示的双倍速率同步动态随机存储器的局部示意图；
图3为图1所示的双倍速率同步动态随机存储器的列地址选通脉冲延迟电路的示意图；
图4为图1所示的双倍速率同步动态随机存储器的附加延迟电路的示意图；
图5为图1所示的双倍速率同步动态随机存储器的第一控制脉冲产生电路的电路示意图；
图6为图1所示的双倍速率同步动态随机存储器的第二控制脉冲产生电路的电路示意图。
附图标记：
100 寄存器电路，
200 第一控制脉冲产生电路，
300 列地址选通脉冲延迟电路，
310 第一延迟电路，
311 第一延迟电路的命令输入端，
312 第一延迟电路的命令输出端，
320 第二延迟电路，
400 第二控制脉冲产生电路，
500 附加延迟电路，
510 第三延迟电路，
511 第三延迟电路的命令输入端，
512 第三延迟电路的命令输出端，
520 第四延迟电路，
610 触发器，
620 复用器，
621 复用器的第一输入端，
622 复用器的第二输入端，
623 复用器的第三输入端,
624 复用器的输出端。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
实施例一
如图1所示，本实施例提供一种双倍速率同步动态随机存储器，包括寄存器电路100，第一控制脉冲产生电路200和列地址选通脉冲延迟电路300。
寄存器电路100用于提供列地址选通脉冲。
第一控制脉冲产生电路200与寄存器电路100连接以接收列地址选通脉冲，并用于根据列地址选通脉冲产生第一控制脉冲，以使第一控制脉冲与列地址选通脉冲之间符合预设逻辑函数；其中，一个列地址选通脉冲对应一个预设时钟周期数，每个列地址选通脉冲对应的十进制数与该列地址选通脉冲对应的预设时钟周期数之间存在差值，且多个差值至少是两个不同的数值，列地址选通脉冲对应的十进制数是列地址选通脉冲所表示的二进制数对应的十进制数。
列地址选通脉冲延迟电路300，列地址选通脉冲延迟电路300与第一控制脉冲产生电路200连接以接收第一控制脉冲；其中，列地址选通脉冲延迟电路300用于接收第一命令，并根据第一控制脉冲对第一命令进行延迟得到第二命令，第二命令相对于第一命令延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数。
在传统技术中，为了实现多个列地址选通脉冲对应的预设时钟周期数，是采用列地址选通脉冲直接去控制列地址选通脉冲延迟电路的。列地址选通脉冲延迟电路在受到列地址选通脉冲的控制下，进行延迟且延迟的时钟周期为预设时钟周期数。由于多个列地址选通脉冲连续变化的时候，十进制的预设时钟周期数是不连续变化的。这样，列地址选通脉冲延迟电路的设计要考虑不连续控制，因而延迟电路的设计变得复杂，导致列地址选通脉冲延迟电路的结构复杂以及面积较大，进而导致存储器的结构复杂，面积较大以及功耗较大。
本实施例的双倍速率同步动态随机存储器包括第一控制脉冲产生电路和列地址选通脉冲延迟电路。列地址选通脉冲延迟电路用于根据第一控制脉冲对第一命令进行延迟得到第二命令，第二命令相对于第一命令延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数，即列地址选通脉冲遍取所有可能，则第二命令相对于第一命令延迟的延迟的时钟周期数遍取各个预设时钟周期数。这样，第一控制脉冲是连续变化的，列地址选通脉冲延迟电路的延迟也是连续变化的。对列地址选通脉冲延迟电路的控制逻辑较为简单，进而实现列地址选通脉冲延迟电路的结构也较为简单，面积较小，同时功耗也较小；进而双倍速率同步动态随机存储器的结构较为简单，面积较小，双倍速率同步动态随机存储器的效率和稳定性也较高。同时，延迟的时钟周期数遍取各个预设时钟周期数，即列地址选通脉冲延迟电路也实现了预设时钟周期数的延迟。
关于列地址选通脉冲延迟电路300的结构，如图2所示，可以包括第一延迟电路310，用于接收第一命令，并将第一命令进行延迟且延迟的时钟周期数为预设固定数量；以及
第二延迟电路320，与第一延迟电路310连接，第二延迟电路与第一控制脉冲产生电路连接以接收第一控制脉冲，以根据第一控制脉冲对被第一延迟电路延迟后的第一命令进行延迟，且第二延迟电路延迟的时钟周期数为第一控制脉冲对应的十进制数。
第一延迟电路延迟的时钟周期数为预设固定数量，即第一延迟电路的结构较为简单。第一控制脉冲是连续变化的，第二延迟电路对被第一延迟电路延迟后的第一命令的延迟也是连续变化的。对第二延迟电路的控制逻辑较为简单，进而实现第二延迟电路的结构也较为简单。这样，列地址选通脉冲延迟电路的结构的较为简单，面积较小，同时功耗也较小；进而双倍速率同步动态随机存储器的结构较为简单，面积较小，双倍速率同步动态随机存储器的效率和稳定性也较高。
关于第一控制脉冲对应的十进制数最小值，预设时钟周期数最小值和预设固定数量三者之间的关系如下：
第一控制脉冲对应的十进制数最小值是20，21，……，2K-1之中小于等于预设时钟周期数最小值的任一个；预设固定数量是预设时钟周期数最小值与第一控制脉冲对应的十进制数最小值之间的差值；
其中，第一控制脉冲对应的十进制数是所述第一控制脉冲所表示的二进制数对应的十进制数，K是所述存储器的列地址线的条数，且K是大于1的正整数。第一控制脉冲对应的十进制数最小值是最小的第一控制脉冲所表示的二进制数对应的十进制数，K是存储器的列地址线的条数，且K是大于1的正整数，第一控制脉冲的数量与列地址选通脉冲的数量相同。
这样，可以根据K和预设时钟周期数最小值，可以确定最小的第一控制脉冲及全部第一控制脉冲，以及确定预设固定数量。
关于第一控制脉冲对应的十进制数最小值，预设时钟周期数最小值和和预设固定数量三者之间的关系具体如下：
当存储器的列地址线的条数为5条，且预设时钟周期数最小值为9时，
所述第一控制脉冲对应的十进制数最小值是1，2，4，8中的任一值，所述预设固定数量是9与所述第一控制脉冲对应的十进制数最小值之间的差值。
表一示出了K为5，预设时钟周期数最小值为9的具体情况，如表一所示，列地址选通脉冲中的五位控制信号CL<0>，CL<1>，CL<2>，CL<3>，CL<4>在表一中用0，1，2，3，4表示，各个列地址选通脉冲对应的预设时钟周期数在表一中用Delay clocks表示。
表一
| 4 | 3 | 2 | 1 | 0 | Delay clocks |
| 0 | 0 | 0 | 0 | 0 | 9 |
| 0 | 0 | 0 | 0 | 1 | 10 |
| 0 | 0 | 0 | 1 | 0 | 11 |
| 0 | 0 | 0 | 1 | 1 | 12 |
| 0 | 0 | 1 | 0 | 0 | 13 |
| 0 | 0 | 1 | 0 | 1 | 14 |
| 0 | 0 | 1 | 1 | 0 | 15 |
| 0 | 0 | 1 | 1 | 1 | 16 |
| 0 | 1 | 0 | 0 | 0 | 18 |
| 0 | 1 | 0 | 0 | 1 | 20 |
| 0 | 1 | 0 | 1 | 0 | 22 |
| 0 | 1 | 0 | 1 | 1 | 24 |
| 0 | 1 | 1 | 0 | 0 | 23 |
| 0 | 1 | 1 | 0 | 1 | 17 |
| 0 | 1 | 1 | 1 | 0 | 19 |
| 0 | 1 | 1 | 1 | 1 | 21 |
| 1 | 0 | 0 | 0 | 0 | 25 |
| 1 | 0 | 0 | 0 | 1 | 26 |
| 1 | 0 | 0 | 1 | 0 | 27 |
| 1 | 0 | 0 | 1 | 1 | 28 |
| 1 | 0 | 1 | 0 | 0 | 29 |
| 1 | 0 | 1 | 0 | 1 | 30 |
| 1 | 0 | 1 | 1 | 0 | 31 |
| 1 | 0 | 1 | 1 | 1 | 32 |
在预设时钟周期数最小值为9的情况下，第一控制脉冲对应的十进制数最小值(即最小的第一控制脉冲对应的十进制数)为1，2，4，8中的任一值，预设固定数量为9与第一控制脉冲对应的十进制数最小值之间的差值。
为了便于说明，以预设时钟周期数最小值为9且第一控制脉冲对应的十进制数最小值(即最小的第一控制脉冲对应的十进制数)为4为例，则预设固定数量为9-4＝5。第二延时电路根据第一控制脉冲对被第一延迟电路延迟后的第一命令进行延迟，且第二延迟电路延迟的时钟周期数为第一控制脉冲对应的十进制数，如表二所示，第一控制脉冲的五位控制信号CLr<0>，CLr<1>，CLr<2>，CLr<3>，CLr<4>用0，1，2，3，4表示，各个第一控制脉冲对应的十进制数用Delay clocks表示。
表二
| 4 | 3 | 2 | 1 | 0 | Delay locks(-5) |
| 0 | 0 | 1 | 0 | 0 | 4 |
| 0 | 0 | 1 | 0 | 1 | 5 |
| 0 | 0 | 1 | 1 | 0 | 6 |
| 0 | 0 | 1 | 1 | 1 | 7 |
| 0 | 1 | 0 | 0 | 0 | 8 |
| 0 | 1 | 0 | 0 | 1 | 9 |
| 0 | 1 | 0 | 1 | 0 | 10 |
| 0 | 1 | 0 | 1 | 1 | 11 |
| 0 | 1 | 1 | 0 | 0 | 12 |
| 0 | 1 | 1 | 0 | 1 | 13 |
| 0 | 1 | 1 | 1 | 0 | 14 |
| 0 | 1 | 1 | 1 | 1 | 15 |
| 1 | 1 | 0 | 0 | 0 | 16 |
| 1 | 1 | 0 | 0 | 1 | 17 |
| 1 | 1 | 0 | 1 | 0 | 18 |
| 1 | 1 | 0 | 1 | 1 | 19 |
| 1 | 0 | 1 | 0 | 0 | 20 |
| 1 | 0 | 1 | 0 | 1 | 21 |
| 1 | 0 | 1 | 1 | 0 | 22 |
| 1 | 0 | 1 | 1 | 1 | 23 |
| 1 | 1 | 0 | 0 | 0 | 24 |
| 1 | 1 | 0 | 0 | 1 | 25 |
| 1 | 1 | 0 | 1 | 0 | 26 |
| 1 | 1 | 0 | 1 | 1 | 27 |
表一和表二之间的关系如下：当表一列地址选通脉冲CL<4:0>＝00000时，与CL<4:0>＝00000对应的预设时钟周期数为9。此时，第一控制脉冲产生电路产生的第一控制脉冲CLr<4:0>＝00100，第一延迟电路进行的延迟为延迟5个时钟周期，第二延迟电路进行的延迟为00100的十进制数4个时钟周期。依次进行下去。
关于第一延迟电路的电路实现，可以是如图3所示的第一延迟电路310，包括串联的预设固定数量个触发器610，第一延迟电路用于接收第一命令的一端为第一延迟电路的命令输入端311，与第二延迟电路连接的一端为第一延迟电路的命令输出端312。
每个触发器对第一命令进行一个时钟周期的延迟，那么串联的预设固定数量的触发器就能实现对第一命令进行预设固定数量的时钟周期的延迟。第一延迟电路的结构相当简单。
关于第二延迟电路的电路实现，可以是如图3所示的第二延迟电路包括K个复用器620(Mux)，依次用第1个复用器，第2个复用器，……，第K个复用器表示。
第K个复用器的第一输入端621用于接收第一控制脉冲中的第K位控制信号CLr<K-1>，第K个复用器的第二输入端622和第一延迟电路的输出端312之间串联2K-1个触发器(FF)，第K个复用器的第三输入端623与第一延迟电路的输出端312连接，复用器作为选择使用，通过接收的第K位控制信号CLr<K-1>选择第一命令的传输路径。
第K-1个复用器的第一输入端621用于接收第一控制脉冲中的第K-1位控制信号CLr<K-2>，第K-1个复用器的第二输入端622与第K个复用器的输出端之间串联2K-2个触发器，第K-1个复用器的第三输入端与第K个复用器的输出端连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号CLr<0>，第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，第1个复用器的第三输入端与第2个复用器的输出端连接。
通过上述结构简单的电路就能实现第二延迟电路对被第一延迟电路延迟后的第一命令进行延迟且延迟的时钟周期数为第一控制脉冲对应的十进制数，进而使得整个列地址选通脉冲延迟电路的结构简单，面积较小。
在通过列地址选通脉冲延迟电路对第一命令进行预设时钟周期数的延迟后，还需要进行附加延迟。附加延迟可以是比预设时钟周期数少一个时钟周期，或比预设时钟周期数少两个时钟周期。传统技术中，附加延迟是比预设时钟周期数少一个时钟周期时，实现附加延迟的附加延迟电路也是二进制的列地址选通脉冲-1作为控制脉冲实现的。通过上述发明构思对附加延迟电路和控制其的控制脉冲进行改进。
如图1和图2所示，双倍速率同步动态随机存储器还包括：
第二控制脉冲产生电路400，第二控制脉冲产生电路400与第一控制脉冲产生电路200连接以接收第一控制脉冲，其中，第二控制脉冲产生电路用于根据第一控制脉冲产生第二控制脉冲，且第二控制脉冲所表示的二进制数比与之对应的第一控制脉冲所表示的二进制数小1’b1或2’b10，其中，1’b1和2’b10均为二进制数，1’b1对应十进制数1，2’b10对应十进制数2；
附加延迟电路500，如图2所示，包括第三延迟电路510和与之连接的第四延迟电路520，第三延迟电路与第二延迟电路连接以接收第二命令，第四延迟电路与第二控制脉冲产生电路连接以接收第二控制脉冲；其中，第三延迟电路510用于对第二命令进行延迟，且第三延迟电路延迟的时钟周期数为预设固定数量，第四延迟电路520用于根据第二控制脉冲对被第三延迟电路延迟后的第二命令进行延迟得到第三命令，且第四延迟电路延迟的时钟周期数为第二控制脉冲对应的十进制数。
这样，第二控制脉冲AL所表示的二进制数比第一控制脉冲所表示的二进制数少1’b1时，附加延迟电路延迟的时间就是比预设时钟周期数少一个时钟周期；第二控制脉冲AL所表示的二进制数比第一控制脉冲所表示的二进制数少2’b10时，附加延迟电路延迟的时间就是比预设时钟周期数少两个时钟周期。由于第三延迟电路只需要实现预设固定数量个时钟周期的延迟，第三延迟电路的逻辑较为简单，进而实现第三延迟电路的结构也较为简单；另外，第四延迟电路需要实现的延迟的时钟周期数为第二控制脉冲对应的十进制数，对第四延迟电路的控制逻辑较为简单，进而实现第四延迟电路的结构也较为简单。这样，附加延迟电路的结构的较为简单，面积较小，同时功耗也较小；进而双倍速率同步动态随机存储器的结构较为简单，面积较小，双倍速率同步动态随机存储器的效率和稳定性也较高。
为了实现第二控制脉冲所表示的二进制数比第一控制脉冲所表示的二进制数小1’b1或2’b10，需要使用第三控制脉冲进行控制。
第二控制脉冲产生电路还用于接收第三控制信号，其中，第一控制脉冲用CLr表示，第二控制脉冲用AL表示，第三控制信号用ALm2表示，且符合以下关系式：
当ALm2＝0，则AL＝CLr-1’b1，
当ALm2＝1，则AL＝CLr-2’b10，
其中，AL，CLr，ALm2，1’b1和2’b10均为二进制数，1’b1对应十进制数1，2’b10对应十进制数2，第三控制信号可以由寄存器电路提供。
当第一控制脉冲是表一的第一控制脉冲且第三控制脉冲ALm2＝0时，AL＝CLr-1’b1第二控制脉冲AL及第二控制脉冲AL对应的十进制数的时钟周期用表三表示，其中，第二控制脉冲AL的五位控制信号AL<0>，AL<1>，AL<2>，AL<3>，AL<4>在表三中用0，1，2，3，4表示，各个第二控制脉冲对应的十进制数个时钟周期数在表三中用Delay clocks表示。
表三
| 4 | 3 | 2 | 1 | 0 | Delay clocks |
| 0 | 0 | 0 | 1 | 1 | 3 |
| 0 | 0 | 1 | 0 | 0 | 4 |
| 0 | 0 | 1 | 0 | 1 | 5 |
| 0 | 0 | 1 | 1 | 0 | 6 |
| 0 | 0 | 1 | 1 | 1 | 7 |
| 0 | 1 | 0 | 0 | 0 | 8 |
| 0 | 1 | 0 | 0 | 1 | 9 |
| 0 | 1 | 0 | 1 | 0 | 10 |
| 0 | 1 | 0 | 1 | 1 | 11 |
| 0 | 1 | 1 | 0 | 0 | 12 |
| 0 | 1 | 1 | 0 | 1 | 13 |
| 0 | 1 | 1 | 1 | 0 | 14 |
| 0 | 1 | 1 | 1 | 1 | 15 |
| 1 | 0 | 0 | 0 | 0 | 16 |
| 1 | 0 | 0 | 0 | 1 | 17 |
| 1 | 0 | 0 | 1 | 0 | 18 |
| 1 | 0 | 0 | 1 | 1 | 19 |
| 1 | 0 | 1 | 0 | 0 | 20 |
| 1 | 0 | 1 | 0 | 1 | 21 |
| 1 | 0 | 1 | 1 | 0 | 22 |
| 1 | 0 | 1 | 1 | 1 | 23 |
| 1 | 1 | 0 | 0 | 0 | 24 |
| 1 | 1 | 0 | 0 | 1 | 25 |
| 1 | 1 | 0 | 1 | 0 | 26 |
当第一控制脉冲是表一的第一控制脉冲且第三控制脉冲ALm2＝1时，AL＝CLr-2’b10，第二控制脉冲AL及第二控制脉冲AL对应的十进制数的时钟周期用表四表示，其中，第二控制脉冲AL的五位控制信号AL<0>，AL<1>，AL<2>，AL<3>，AL<4>在表四中用0，1，2，3，4表示，各个第二控制脉冲对应的十进制数个时钟周期数在表三中用Delay clocks表示。
表四
| 4 | 3 | 2 | 1 | 0 | Delay clocks |
| 0 | 0 | 0 | 1 | 0 | 2 |
| 0 | 0 | 0 | 1 | 1 | 3 |
| 0 | 0 | 1 | 0 | 0 | 4 |
| 0 | 0 | 1 | 0 | 1 | 5 |
| 0 | 0 | 1 | 1 | 0 | 6 |
| 0 | 0 | 1 | 1 | 1 | 7 |
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关于第三延迟电路的电路实现，可以是如图4所示的第三延迟电路510包括串联的预设固定数量触发器610，第三延迟电路用于接收第二命令的一端为第三延迟电路的命令输入端511，与第四延迟电路连接的一端为第三延迟电路的命令输出端512。
每个触发器对第一命令进行一个时钟周期的延迟，那么串联的预设固定数量的触发器就能实现对第一命令进行预设固定数量的时钟周期的延迟。第三延迟电路的结构相当简单。
关于第四延迟电路的电路实现，可以是如图4所示的第四延迟电路包括K个复用器620，依次用第1个复用器，第2个复用器，……，第K个复用器表示；
第K个复用器的第一输入端621用于接收第二控制脉冲中的第K位控制信号AL<K-1>，第K个复用器的第二输入端622和第三延迟电路510的命令输出端512之间串联2K-1个触发器，第K个复用器的第三输入端623与第三延迟电路的命令输出端512连接；
第K-1个复用器的第一输入端用于接收第三控制脉冲中的第K-1位控制信号AL<K-2>，第K-1个复用器的第二输入端与第K个复用器的输出端之间串联2K-2个触发器，第K-1个复用器的第三输入端与第K个复用器的输出端624连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号CLr<0>，第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，第1个复用器的第三输入端与第2个复用器的输出端连接。
通过上述结构简单的电路就能实现第四延迟电路对被第三延迟电路延迟后的第二命令进行与第二控制脉冲对应的十进制数个时钟周期的延迟。进而使得整个附加延迟电路的结构简单，面积较小。
由此可以看出，第三延迟电路和第一延迟电路结构相同，第四延迟电路和第二延迟电路结构相同，进而附加延迟电路和列地址选通脉冲延迟电路的结构相同。这样，简化了双倍速率同步动态随机存储器的结构，降低了制造成本。
关于第一控制脉冲产生电路的电路实现。以实现表一到表二的第一控制脉冲产生电路的具体示例进行说明。从表一到表二的过程是，在第一控制脉冲产生电路的输入端输入表一中的列地址选通脉冲CL<0>，CL<1>，CL<2>，CL<3>，CL<4>，在第一控制脉冲产生电路的输出端输出第一控制信号CLr<0>，CLr<1>，CLr<2>，CLr<3>，CLr<4>。从CL<0>，CL<1>，CL<2>，CL<3>，CL<4>到CLr<0>，CLr<1>，CLr<2>，CLr<3>，CLr<4>实现的逻辑方式是多样的，即可通过多种逻辑函数实现。为了实现第一控制脉冲产生电路的电路尽量简单，可以使用卡诺图对逻辑函数进行化简，从而得到最简单的逻辑函数。最简单的逻辑函数对应结构最简单的第一控制脉冲产生电路。第一控制脉冲产生电路110预设逻辑函数的逻辑表达式满足以下关系式：
CLr<0>＝！((！(CL<0>&CLN<3>))&(！(CL<3>&CLN<2>)))
CLr<1>＝！((！(CL<1>&CLN<3>))&(！(CL<3>&CL<2>&CLN<0>))&(！(CL<3>&CLN<2>&CL<0>)))
CLr<2>＝！((！(CLN<3>&CLN<2>))&(！(CL<3>&CLN<2>&CLN<1>))&(！(CL<3>&CLN<1>&CL<0>))&(！(CL<3>&CL<2>&CL<1>&CLN<0>)))
CLr<3>＝！((！(CLN<3>&CL<2>))&(！(CL<3>&CLN<2>&CLN<1>))&(！(CL<3>&CLN<1>&CL<0>))&(！(CL<3>&CL<2>&CL<1>&CLN<0>)))
CLr<4>＝！((！(CLN<3>&CL<4>))&(！(CL<3>&CLN<2>&CL<1>))&(！(CL<3>&CL<2>&CLN<1>&CLN<0>))&(！(CL<3>&CL<2>&CL<1>&CL<0>)))；
其中，CLN<0>＝！CL<0>，CLN<1>＝！CL<1>，CLN<2>＝！CL<2>，CLN<3>＝！CL<3>，CLN<4>＝！CL<4>。
上述逻辑表达式的第一控制脉冲产生电路的电路图如图5所示。
在实现表一到表二的第一控制脉冲产生电路的具体示例中，对应的列地址选通脉冲延迟电路如图3所示，第一延迟电路包括串联的5个触发器。如图3所示，第二延迟电路320包括5个复用器(Mux)，依次用第1个复用器，第2个复用器，第3个复用器，第4个复用器，第5个复用器。
第5个复用器的第一输入端用于接收第一控制脉冲中的第5位控制信号CLr<4>，第5个复用器的第二输入端和第一延迟电路310的输出端之间串联2 4个触发器(FF)，第5个复用器的第三输入端与第一延迟电路310的输出端连接；
第4个复用器的第一输入端用于接收第一控制脉冲中的第4位控制信号CLr<3>，第4个复用器的第二输入端与第5个复用器的输出端之间串联2 3个触发器，第4个复用器的第三输入端与第5个复用器的输出端连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号CLr<0>，第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，第1个复用器的第三输入端与第2个复用器的输出端连接。
根据列地址选通脉冲产生第一控制脉冲，第一控制脉冲控制的第二延迟电路的控制逻辑简单，列地址选通脉冲延迟电路300电路简单，减少了列地址选通脉冲延迟电路的面积和功耗，进而提高了存储器工作的稳定性和效率。
相应的，第二控制脉冲产生电路130的逻辑表达式满足以下关系式：
AL<0>＝！(ALm2⊕CLr<0>)，AL<1>＝CLr<1>⊕N1，AL<2>＝CLr<2>⊕N2，
AL<3>＝CLr<3>⊕N3，AL<4>＝CLr<4>⊕N4；
其中，CLrN<0>＝！CLr<0>，CLrN<1>＝！CLr<1>，CLrN<2>＝！CLr<2>，CLrN<3>＝！CLr<3>，CLrN<4>＝！CLr<4>，ALm2N＝！ALm2，N1＝CLrN<0>|ALm2，N2＝CLrN<1>&N1，N3＝CLrN<2>&N2，N4＝CLrN<3>&N3。
上述逻辑表达式的第三控制脉冲产生电路的电路图如图6所示。在这个具体的示例中，对应的附加延迟电路如图4所示。第三延迟电路包括5个串联的触发器，每个触发器进行一个时钟周期的延迟。如图4所示，第四延迟电路520包括5个复用器(Mux)，依次用第1个复用器，第2个复用器，第3个复用器，第4个复用器，第5个复用器。
第5个复用器的第一输入端用于接收第一控制脉冲中的第5位控制信号CLr<4>，第5个复用器的第二输入端和第一延迟电路310的输出端之间串联2 4个触发器(FF)，第5个复用器的第三输入端与第一延迟电路310的输出端连接；
第4个复用器的第一输入端用于接收第一控制脉冲中的第4位控制信号CLr<3>，第4个复用器的第二输入端与第5个复用器的输出端之间串联2 3个触发器，第4个复用器的第三输入端与第5个复用器的输出端连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号CLr<0>，第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，第1个复用器的第三输入端与第2个复用器的输出端连接。
根据第一控制脉冲和第三控制脉冲产生第二控制脉冲，第二控制脉冲控制的第四延迟电路的控制逻辑简单，附加延迟电路简单，减少了附加延迟电路的面积和功耗，进而提高了存储器工作的稳定性和效率。
上述实现表一到表二的第一控制脉冲产生电路的具体示例，其设计的过程如下：
表一：是传统的K为5，预设时钟周期数最小值为9的具体情况，列地址选通脉冲中的五位控制信号CL<0>，CL<1>，CL<2>，CL<3>，CL<4>在表一中用0，1，2，3，4表示，各个列地址选通脉冲对应的预设时钟周期数在表一中用Delay clocks表示。其中，上框和下框中各个列地址选通脉冲的十进制数和对应的预设时钟周期数之间的差值均为9，中框中各个列地址选通脉冲的十进制数和对应的预设时钟周期数之间的差值是多个不同的数值。
从表一到表一-1：对中框内的预设时钟周期数按照从小到大的顺序排序，同时，预设时钟周期数对应的各个列地址选通脉冲也随着变化；
从表一-1到表一-2：仅仅对中框内的各个列地址选通脉冲所代表的二进制数按照从小到大的顺序排序，预设时钟周期数顺序保持不变；
从表一-2到表二：调整二进制的控制脉冲使其对应的十进制数与延迟的时钟周期数相等。由于表一中预设时钟周期数最小值是9，第一控制脉冲对应的十进制数最小值(即最小的第一控制脉冲对应的十进制数)是1，2，4，8中的任一值，表二中选择4，则预设固定数量是5。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
Claims (10)
1.一种双倍速率同步动态随机存储器，其特征在于，包括：
第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使所述第一控制脉冲与所述列地址选通脉冲之间符合预设逻辑函数，其中，一个所述列地址选通脉冲对应一个预设时钟周期数；以及
列地址选通脉冲延迟电路，所述列地址选通脉冲延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲；其中，所述列地址选通脉冲延迟电路用于接收第一命令，并根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，所述第二命令相对于所述第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值不变，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的所述预设时钟周期数。
2.根据权利要求1所述的存储器，其特征在于，所述列地址选通脉冲延迟电路包括：
第一延迟电路，用于接收所述第一命令，并将所述第一命令进行延迟且延迟的时钟周期数为预设固定数量；以及
第二延迟电路，与所述第一延迟电路连接，所述第二延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，以根据所述第一控制脉冲对被所述第一延迟电路延迟后的第一命令进行延迟得到所述第二命令，且所述第二延迟电路延迟的时钟周期数为所述第一控制脉冲对应的十进制数。
3.根据权利要求2所述的存储器，其特征在于，所述第一控制脉冲对应的十进制数最小值是20，21，……，2K-1之中小于等于所述预设时钟周期数最小值的任一个；所述预设固定数量是所述预设时钟周期数最小值与所述第一控制脉冲对应的十进制数最小值之间的差值；
其中，所述第一控制脉冲对应的十进制数是所述第一控制脉冲所表示的二进制数对应的十进制数，K是所述存储器的列地址线的条数，且K是大于1的正整数。
4.根据权利要求3所述的存储器，其特征在于，当所述存储器的列地址线的条数为5条，且所述预设时钟周期数最小值为9时，
所述第一控制脉冲对应的十进制数最小值是1，2，4，8中的任一值，所述预设固定数量是9与所述第一控制脉冲对应的十进制数最小值之间的差值。
5.根据权利要求2所述的存储器，其特征在于，还包括：
第二控制脉冲产生电路，所述第二控制脉冲产生电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，其中，所述第二控制脉冲产生电路用于根据所述第一控制脉冲产生第二控制脉冲，且每个所述第二控制脉冲所表示的二进制数比与之对应的所述第一控制脉冲所表示的二进制数小1’b1或2’b10，其中，1’b1和2’b10均为二进制数；
附加延迟电路，包括第三延迟电路和与之连接的第四延迟电路，所述第三延迟电路与所述第二延迟电路连接以接收所述第二命令，所述第四延迟电路与所述第二控制脉冲产生电路连接以接收第二控制脉冲；其中，所述第三延迟电路用于对所述第二命令进行延迟，且所述第三延迟电路延迟的时钟周期数为所述预设固定数量，所述第四延迟电路用于根据所述第二控制脉冲对被所述第三延迟电路延迟后的第二命令进行延迟得到第三命令，且所述第四延迟电路延迟的时钟周期数为所述第二控制脉冲对应的十进制数。
6.根据权利要求5所述的存储器，其特征在于，所述第二控制脉冲产生电路还用于接收第三控制信号，其中，所述第一控制脉冲用CLr表示，所述第二控制脉冲用AL表示，第三控制信号用ALm2表示，且符合以下关系式：
当ALm2＝0，则AL＝CLr-1’b1，
当ALm2＝1，则AL＝CLr-2’b10，
其中，AL，CLr，ALm2均为二进制数。
7.根据权利要求5所述的存储器，其特征在于，所述第四延迟电路包括K个复用器；
第K个复用器的第一输入端用于接收第三控制脉冲中的第K位控制信号，所述第K个复用器的第二输入端和所述第三延迟电路的命令输出端之间串联2K-1个触发器，所述第K个复用器的第三输入端与所述第三延迟电路的命令输出端连接；
第K-1个复用器的第一输入端用于接收第三控制脉冲中的第K-1位控制信号，所述第K-1个复用器的第二输入端与所述第K个复用器的输出端之间串联2K-2个触发器，所述第K-1个复用器的第三输入端与所述第K个复用器的输出端连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号，所述第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，所述第1个复用器的第三输入端与所述第2个复用器的输出端连接。
8.根据权利要求5所述的存储器，其特征在于，所述第四延迟电路包括串联的所述预设固定数量个触发器。
9.根据权利要求2所述的存储器，其特征在于，所述第二延迟电路包括K个复用器；
第K个复用器的第一输入端用于接收第一控制脉冲中的第K位控制信号，所述第K个复用器的第二输入端和所述第一延迟电路的命令输出端之间串联2K-1个触发器，所述第K个复用器的第三输入端与所述第一延迟电路的命令输出端连接；
第K-1个复用器的第一输入端用于接收第一控制脉冲中的第K-1位控制信号，所述第K-1个复用器的第二输入端与所述第K个复用器的输出端之间串联2K-2个触发器，所述第K-1个复用器的第三输入端与所述第K个复用器的输出端连接；
如此下去，
直至，第1个复用器的第一输入端用于接收第一控制脉冲中的第1位控制信号，所述第1个复用器的第二输入端与第2个复用器的输出端之间串联1个触发器，所述第1个复用器的第三输入端与所述第2个复用器的输出端连接。
10.根据权利要求2所述的存储器，其特征在于，所述第一延迟电路包括串联的所述预设固定数量个触发器。
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