KR101781277B1 - 집적 회로 패키지의 다수의 칩들에 대한 종단을 제공하는 장치, 방법 및 시스템 - Google Patents

집적 회로 패키지의 다수의 칩들에 대한 종단을 제공하는 장치, 방법 및 시스템 Download PDF

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Abstract

메모리 디바이스의 복수의 칩들에 대한 종단을 제공하는 기법들 및 메커니즘들이 개시된다. 일 실시예에서, 메모리 디바이스는 명령 및 주소 버스, 및 각각이 그에 결합된 복수의 메모리 칩들을 포함하는 집적 회로(IC) 패키지이다. 복수의 메모리 칩들 중에서, 제1 메모리 칩만이 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하다. 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다. 다른 실시예에서, 복수의 메모리 칩들이 서로 연속하여 구성되고, 여기서 제1 메모리 칩은 그 연속의 한쪽 단부에 위치해 있다.

Description

집적 회로 패키지의 다수의 칩들에 대한 종단을 제공하는 장치, 방법 및 시스템{APPARATUS, METHOD AND SYSTEM FOR PROVIDING TERMINATION FOR MULTIPLE CHIPS OF AN INTEGRATED CIRCUIT PACKAGE}
관련 출원
본 출원은 2012년 11월 30일자로 출원된 미국 가특허 출원 제61/731,908호에 기초한 정규 출원으로서, 그 가출원의 우선권의 이익을 주장한다. 가출원 제61/731,908호는 이로써 참조 문헌으로서 포함된다.
기술분야
본 발명은 반도체 칩에 관한 것으로서, 보다 상세하게는, 메모리 디바이스의 칩들에 대한 신호 종단(signal termination)을 제공하는 것에 관한 것이다.
도체들은 전형적으로 저항성 물질들 및 트랜지스터들과 같은 저항성 구조물들을 통해 종단된다. 종단들이 다양한 곳들에 배치되어 왔다. 종단들의 위치들의 예들은 마더보드 또는 기타 회로 보드 또는 카드 상을 포함한다. 종단들의 위치들의 다른 예들은 신호를 전송하는 칩 상 및/또는 신호를 수신하는 칩 상을 포함한다. 칩 상의 종단들은 흔히 온다이 종단(ODT; on die termination)이라고 한다.
DRAM(dynamic random access memory) 칩들은 전형적으로 메모리 모듈들에 포함되어 있고, 그 중 일부는 DIMM(dual in-line memory module)들이다. 랭크(rank)라는 용어는, 예를 들어, 공유 칩 선택 신호를 통해 또는 어떤 다른 방식을 통해 함께 선택되는 메모리 칩들의 그룹을 말한다. 일부 모듈들은 모듈당 단지 하나의 랭크를 포함하고, 일부는 모듈당 하나보다 많은 랭크를 포함한다. 일부 랭크들은 하나보다 많은 모듈 상의 칩들을 포함한다. 일부 2 랭크 메모리 시스템들에서는, 최상의 전기 성능을 위해, DRAM 칩들이 판독 동작들을 위해 데이터를 구동하고 있지 않을 때 그 DRAM 칩들 상에서 ODT가 선택적으로 인에이블(enable)된다.
본 발명의 다양한 실시예들이 첨부 도면들의 도면들에 제한이 아닌 예로서 예시되어 있다.
도 1은 일 실시예에 따른, 복수의 반도체 칩들에 대한 종단을 제어하는 시스템의 요소들을 나타낸 블록도.
도 2는 일 실시예에 따른, 버스 종단을 공유하는 반도체 칩들을 포함하는 메모리 디바이스의 요소들을 나타낸 블록도.
도 3은 일 실시예에 따른, 집적 회로 칩의 요소들을 나타낸 하이브리드 회로 블록도.
도 4a는 일 실시예에 따른, 메모리 디바이스를 제조하는 방법의 요소들을 나타낸 흐름도.
도 4b는 일 실시예에 따른, 메모리 디바이스를 작동시키는 방법의 요소들을 나타낸 흐름도.
도 5는 일 실시예에 따른, 집적 회로 패키지에 대한 종단을 제어하는 컴퓨팅 시스템의 요소들을 나타낸 블록도.
도 6은 일 실시예에 따른, 집적 회로 패키지에 대한 종단을 제어하는 모바일 디바이스의 요소들을 나타낸 블록도.
본 명세서에 논의된 실시예들은 각각이 단일의 버스에 결합되어 있는 복수의 집적 회로 칩들에 대한 종단을 제공하는 기법들 및/또는 메커니즘들을 다양하게 제공한다. 버스는 복수의 칩들을 역시 포함하는 메모리 디바이스 - 예컨대, 집적 회로 패키지 - 의 명령 및 주소 버스를 포함할 수 있다.
일 실시예에서, 제1 메모리 칩은 복수의 메모리 칩들 각각에 결합되어 있는 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능한 복수의 메모리 칩들 중 유일한 메모리 칩이다. 예를 들어, 복수의 메모리 칩들 각각은 명령 및 주소 버스에 대응하는 - 예컨대, 그에 결합되어 있는 - 각자의 온다이 종단 제어 회로(on-die termination control circuit)를 포함할 수 있다. 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로는 - 예컨대, 제1 메모리 칩이 일련의 메모리 칩들에서(in a sequence of memory chips) 마지막 메모리 칩인 경우 - 임의의 종단 제어 신호 라인을 통해 메모리 디바이스의 임의의 입출력(I/O) 콘택에 결합되어 있는 유일한 온다이 종단 제어 회로일 수 있다.
본 명세서에 논의된 실시예들은 IC 패키지의 다수의 칩들에 대한 버스 종단 - 예컨대, 명령/주소 버스 종단 - 을 구현하는 효율적인 방식을 다양하게 제공한다. 예를 들어, 특정한 실시예들은 (이전의 기법들과 비교하여) IC 패키지의 다수의 칩들에 대한 종단을 제어하기 위해 그 IC 패키지의 비교적 적은 수의 I/O 콘택들을 사용하는 것을 가능하게 한다. 더욱이, 예를 들어, IC 제조업체들이 이러한 다수의 칩들 중 일부에만 특정의 유형의 온다이 종단 제어 회로를 포함시킬 것을 필요로 함이 없이, I/O 콘택들의 이러한 효율적인 사용이 달성될 수 있다. 이것은 IC 제조업체들이, 예를 들어, 비교적 균질한 메모리 칩들을 간단히 제조할 수 있게 하고 이어서 후속하여 패키징 스테이지 동안 이러한 메모리 칩들 중 어느 것이 버스 종단을 제공하기 위해 또는 이러한 종단이 제공되는 것을 방지하기 위해 선택가능한지를 선택할 수 있게 한다.
다수의 메모리 다이들이 적층된 메모리 패키지 내에서 공통의 고속 명령 및 주소 버스를 공유하기 때문에, 버스를 적절히 종단시킬 필요성이 높은 시그널링 레이트(signaling rate)들을 지원하는 데 아주 중요하게 된다. 그렇지만, 적층된 메모리 패키지들에 대한 물리적 제한들로 인해, 외부 명령 버스들을 위해 패키지 상에서 이용가능한 입출력(I/O) 콘택들 - 예컨대, 핀(pin), 패드(pad), 볼(ball) 또는 이와 유사한 것 - 의 수가 제약을 받게 된다.
도 1을 참조하면, 메모리 제어기(112)는 명령 신호들(이후부터 명령들이라고 함) 및/또는 주소 신호들을 비롯한 신호들을 메모리 디바이스(105)에 다양하게 제공한다. 다양한 신호들이 메모리 제어기(112)와 메모리 디바이스(105) 사이의 상호연결부들(interconnects)을 통과한다. 예를 들어, 데이터, 주소들, 명령들 및/또는 칩 선택 신호들이 상이한 입출력 상호연결 도체들 상에서 교환될 수 있거나, 동일한 이러한 상호연결 도체들 중 적어도 일부 상에서 공유될 수 있다. 상이한 유형들의 신호들이 상이한 상호연결부들 상에서 전달될 수 있거나, 신호들이 이러한 상호연결부들에서의 동일한 도체들을 통해 전체적으로 또는 부분적으로 패킷화되거나 시간 다중화될 수 있다.
일 실시예에서, 메모리 디바이스(105)는 복수의 메모리 칩들 - 예컨대, 예시적인 칩들 MC0, MC1, ..., MCN을 포함함 - 을 포함하는 단일의 IC 패키지이거나 이를 포함한다. 복수의 메모리 칩들 MC0, MC1, ..., MCN은 메모리 제어기(112)로부터의 통신에 기초하여 명령 신호들 및/또는 주소 신호들을 수신하기 위해 IC 패키지의 공통의 명령 및 주소 버스 - 예컨대, 예시적인 CA 버스(124) - 를 공유할 수 있다. 예를 들어, 메모리 칩들 MC0, MC1, ..., MCN은 각각의 메모리 칩이 CA 버스(124)로의 상이한 각자의 하나 이상의 연결들을 가지도록 서로에 대해 적층될 수 있거나 다양하게 구성될 수 있다.
일 실시예에서, 복수의 메모리 칩들 MC0, MC1, ..., MCN 각각은 CA 버스(124)로의 대응하는 연결 또는 연결들에 대한 온다이 종단을 제공할 수 있는 구조물들을 포함하는 각자의 종단 제어 회로를 포함한다. 제한이 아닌 예시로서, MC0, MC1, ..., MCN은 각자의 온다이 종단(ODT; on-die termination) 제어 회로들(138, 148, ..., 158)을 포함할 수 있다. ODT 제어 회로들(138, 148, ..., 158) 각각은 CA 버스(124)에 대한 종단을 제공하기 위한 각자의 제1 종단 상태와 이러한 종단의 제공을 방지하기 위한 각자의 제2 종단 상태 사이에서 천이하도록 동작가능한 하나 이상의 각자의 회로 요소들을 포함할 수 있다.
그렇지만, 일 실시예에서, MC0, MC1, ..., MCN 중 하나만이 CA 버스(124)에 대한 종단을 제공하기 위해 또는 이러한 종단의 제공을 방지하기 위해 선택가능하도록 결합되어 있다. 예를 들어, ODT 제어 회로들(138, 148, ..., 158)은 그의 2개의 가능한 종단 상태들 둘 다를 이용하도록 결합되어 있는 하나의 ODT 제어 회로 - 예컨대, ODT 제어 회로(158) - 만을 포함할 수 있다. 제한이 아닌 예시로서, ODT 제어 회로(158)는 TC(termination control) 신호(128)에 의해 2개의 종단 상태들 중 어느 하나로 구성하기 위해 선택가능하도록 결합될 수 있다. 예를 들어, 메모리 디바이스(105)는 I/O 콘택들(예컨대, 핀, 패드, 볼 등)을 포함하는 IC 패키지일 수 있고, 여기서 TC 신호(128)는, 하나의 이러한 I/O 콘택에서 제공되는 입력 신호에 기초하여, 다양하게 어써트(assert)되거나 디어써트(deassert)될 수 있다. 이와 달리, CA 버스(124)를 공유하는 다른 ODT 제어 회로들(138, 148, ..., 등)은 TC(128) 또는 임의의 다른 이러한 종단 제어 신호 라인(또는 대응하는 I/O 콘택)으로부터 통신적으로 격리될 수 있다. 예를 들어, 다른 ODT 제어 회로들(138, 148, ..., 등)은, 다른 ODT 제어 회로들(138, 148, ..., 등) 각각을 각자의 결정론적 종단 상태 및 값에 유지하기 위해, 각각이 공급 전압 VDD 또는 다른 이러한 고정 전압 레벨(예컨대, 접지)에 결합되어 있는 각자의 입력들을 가질 수 있다. 그 결과, ODT 제어 회로(158) 이외의 ODT 제어 회로들(138, 148, ..., 등) 각각은 CA 버스(124)에 대한 종단을 제공하지 않는 각자의 종단 상태에 유지될 수 있다. 다른 대안으로서 또는 그에 부가하여, 이 다른 ODT 제어 회로들(138, 148, ..., 등) 중 일부 또는 전부는 이러한 다른 ODT 제어 회로들에 의한 CA 버스(124)에 대한 종단의 제공을 방지하는 각자의 3상태(tristate)에서 다양하게 부유(float)될 수 있다.
도 2는 일 실시예에 따른, 복수의 메모리 칩들에 대한 종단을 제공하는 메모리 디바이스(200)의 요소들을 나타낸 것이다. 메모리 디바이스(200)는, 예를 들어, 메모리 디바이스(105)의 특징들 중 일부 또는 전부를 포함할 수 있다.
제한이 아닌 예시로서, 메모리 디바이스(200)는 기능적으로 MC1, MC2, ..., MCX에 대응하는 메모리 칩들 MCA, MCB, ..., MCX를 포함할 수 있다. 메모리 칩들 MCA, MCB, ..., MCX는 ODT 제어 회로들(138, 148, ..., 158)의 특징들 중 일부 또는 전부를 가지는 각자의 ODT 제어 회로들(238, 248, ..., 258)을 포함할 수 있다. 예를 들어, MCA, MCB, ..., MCX 각각은 메모리 디바이스(200)의 공통의 CA 버스(224)에 결합될 수 있다. MCA의 경우, 제어 회로(232)는, CA 버스(224)를 통해 수신된 시그널링에 기초하여, 메모리 셀들의 코어(236)에의 액세스를 제어한다. 이와 유사하게, MCB의 제어 회로(242)는, CA 버스(224) 상의 시그널링에 기초하여, 메모리 셀들의 코어(246)에의 액세스를 제어하고, MCX의 제어 회로(252)는, CA 버스(224) 상의 시그널링에 기초하여, 메모리 셀들의 코어(256)에의 액세스를 제어한다.
ODT 제어 회로들(238, 248, ..., 258) 각각은 각자의 종단 상태들 - 예컨대, CA 버스(224)에 대한 종단을 제공하기 위한 상태 및 CA 버스(224)에 대해 제공되는 이러한 종단을 방지하기 위한 다른 상태를 포함함 - 간에 천이할 수 있는 각자의 구조물들을 포함할 수 있다. 그렇지만, 하나의 실시예에서, ODT 제어 회로들(238, 248, ..., 258) 중 하나만이 그 ODT 제어 회로로 하여금 그의 2개의 가능한 종단 상태들 중 어느 하나를 선택적으로 구현할 수 있게 하는 임의의 시그널링 메커니즘에 결합된다.
예를 들어, MC1, MC2, ..., MCX는 서로에 대하여 순서대로(in a sequence) 적층되거나 다른 방식으로 구성될 수 있고, 여기서 CA 버스(224)는 라인을 따르는 상이한 지점들에서 그 순서(that sequence)에 따라 MC1, MC2, ..., MCX의 각자의 것들에 다양하게 연결된다. 일 실시예에서, 이러한 순서의 마지막 메모리 칩 - 이 예에서, MCX - 은 CA 버스(224)에 대한 종단을 제공하거나 방지하도록 선택적으로 동작가능한 ODT 제어 회로를 가지는 MC1, MC2, ..., MCX 중 유일한 메모리 칩이다. 예를 들어, 메모리 디바이스(200)는 IC 패키지일 수 있고, 여기서 - ODT 제어 회로들(238, 248, ..., 258) 중에서 - ODT 제어 회로(258)만이 IC 패키지의 I/O 콘택에 결합될 수 있다. 도시된 바와 같이, ODT 제어 회로(258)는 TC(termination control) 신호(228)를 통해 I/O 콘택(202)에 결합된다.
개개의 메모리 칩의 ODT 제어 회로에 대한 다양한 가능한 아키텍처들이 있고, 특정한 실시예들이 이와 관련하여 제한되지 않는다. 도 3은 예시적인 ODT 제어 회로를 포함하는 IC 칩(300)의 요소들을 나타내고 있지만, 다양한 다른 유형의 ODT 회로가 사용될 수 있다. IC 칩(300)은, 예를 들어, 메모리 디바이스(200)의 MC0, MC1, ..., MCN 중 하나의 특징들 중 일부 또는 전부를 포함할 수 있다.
도 3을 참조하면, 저항성 부하 RD 및 스위치 Sw-D가 노드(350)와 공급 전압 노드 VDDQ 사이에 서로 직렬로 결합될 수 있다. 다른 대안으로서 또는 그에 부가하여, 다른 저항성 부하 RS 및 스위치 Sw-S가 노드(350)와 접지 전압 노드 VSSQ 사이에 서로 직렬로 결합될 수 있다. 스위치들 Sw-D, Sw-S 중 어느 하나 또는 둘 다를 그리고 그에 따라서 ODT가 "온"인지 "오프"인지를 제어하기 위해 제어 시그널링이 제공될 수 있다. 제한이 아닌 예시로서, IC 칩(300)은 노드(350)에 대한 종단을 선택적으로 제공하기 위해 스위치들 Sw-D 및 Sw-S 둘 다를 제어하는 신호를 콘택(362)을 통해 수신할 수 있다. 도 3에서, 노드(350)는 IC 칩(300)의 I/O 콘택(360)(예컨대, 패드)과 메모리 코어(336)에 대한 액세스를 제공하는 제어 로직(352) 사이에 있다. 일 실시예에서, I/O 콘택(360)은 IC 칩(300)과 명령들 및/또는 주소 신호들을 교환하기 위한 명령/주소 버스의 신호 라인에 결합되어야 한다.
도 4a는 일 실시예에 따른, 메모리 디바이스를 제조하는 방법(400)의 요소들을 나타낸 것이다. 방법(400)은 메모리 디바이스(105)의 특징들 중 일부 또는 전부를 가지는 집적 회로(IC) 패키지를 제조하기 위해 수행될 수 있다 - 예를 들어, IC 패키지는 메모리 디바이스(200)의 특징들을 포함한다.
방법(400)은, 410에서, 복수의 메모리 칩들 각각을 명령 및 주소 버스에 결합시키는 단계를 포함한다. 410에서 결합시키는 단계는, 메모리 칩들 각각에 대해, 메모리 칩의 각자의 온다이 종단 제어 회로를 명령 및 주소 버스에 결합시키는 단계를 포함할 수 있다. 복수의 메모리 칩들은, 예를 들어, 하나 이상의 DRAM(dynamic random access memory) 칩들을 포함할 수 있다. 일 실시예에서, 410에서 결합시키는 단계는 복수의 메모리 칩들을 서로 연속하여(in a series with one another) 구성하는 단계를 포함한다. 예를 들어, 복수의 메모리 칩들은 - 예컨대, 종래의 다이 적층 공정들로부터 적응된 기법들에 따라 - 서로 적층될 수 있다.
방법(400)은, 복수의 메모리 칩들 중에서, 420에서, 제1 메모리 칩만을 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하게 결합시키는 단계를 추가로 포함할 수 있다. 일 실시예에서, 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다. 예를 들어, 방법(400)은, 제1 메모리 칩 이외의 복수의 메모리 칩들 각각에 대해, 온다이 종단 제어 회로가 종단 상태들 간에 천이할 수 있는 능력을 디스에이블(disable)시키기 위해, 메모리 칩의 온다이 종단 제어 회로의 입력을 공급 전압 라인, 기준 전압(예컨대, 접지) 라인 또는 다른 이러한 라인에 하드와이어링(hardwiring)하는 것을 포함하는 하나 이상의 다른 동작들(도시 생략)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 칩들이 서로 연속하여 적층되거나 다른 방식으로 구성되고, 여기서 제1 메모리 칩은 그 연속(the series)의 한쪽 단부에 위치해 있다. 예를 들어, 제1 메모리 칩은 명령 및 주소 버스에 결합된 모든 메모리 칩들 중 마지막 메모리 칩일 수 있다. 보다 상세하게는, 제1 메모리 칩은, 복수의 메모리 칩들 중 다른 것들에 대해, IC 패키지의 I/O 콘택들로부터 가장 멀리 떨어져 있는 지점에서 명령 및 주소 버스에 결합될 수 있다.
도 4b는 일 실시예에 따른, 메모리 디바이스를 작동시키는 방법(450)의 요소들을 나타낸 것이다. 방법(450)은, 예를 들어, 방법(400)에 따라 제조된 것과 같은 메모리 디바이스를 작동시킬 수 있다. 제한이 아닌 예시로서, 방법(450)은 메모리 제어기(112), 메모리 디바이스(105), 메모리 디바이스(200), 및/또는 이와 유사한 것에 의해 다양하게 수행될 수 있다.
방법(450)은, 460에서, 집적 회로(IC) 패키지의 명령 및 주소 버스로 신호들을 교환하는 단계를 포함할 수 있고, 여기서 IC 패키지의 복수의 메모리 칩들 각각은 명령 및 주소 버스에 결합되어 있다. 일 실시예에서, 복수의 메모리 칩들 각각은 명령 및 주소 버스에 대응하는 각자의 온다이 종단 제어 회로를 포함하고, 여기서, 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다.
방법(450)은, 470에서, IC 패키지의 I/O 콘택을 통해 종단 제어 신호를 교환하는 단계를 추가로 포함할 수 있고, 여기서 제1 메모리 칩의 온다이 종단 제어 회로는 종단 제어 신호에 응답하여 종단 상태들 간에 천이한다. 이러한 종단 상태들은 명령 및 주소 버스의 신호 라인에 대한 종단을 제공하는 제1 종단 상태 및 이러한 종단이 명령 및 주소 버스의 신호 라인에 대해 제공되지 못하게 하는 제2 종단 상태를 포함할 수 있다.
도 5는 다수의 메모리 칩들에 대한 종단이 구현될 수 있는 컴퓨팅 시스템의 일 실시예의 블록도이다. 시스템(500)은 본 명세서에 기술된 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내고, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 기타 전자 디바이스일 수 있다. 시스템(500)은 시스템(500)에 처리, 동작 관리, 및 명령어들의 실행을 제공하는 프로세서(520)를 포함할 수 있다. 프로세서(520)는 시스템(500)에 처리를 제공하는 임의의 유형의 마이크로프로세서, CPU(central processing unit), 처리 코어, 또는 기타 처리 하드웨어를 포함할 수 있다. 프로세서(520)는 시스템(500)의 전체적인 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수 목적 마이크로프로세서들, DSP(digital signal processor)들, 프로그램가능 제어기들, ASIC(application specific integrated circuit)들, PLD(programmable logic device)들, 또는 이와 유사한 것, 또는 이러한 디바이스들의 조합일 수 있거나 그를 포함할 수 있다.
메모리 서브시스템(530)은 시스템(500)의 메인 메모리를 나타내고, 프로세서(520)에 의해 실행될 코드, 또는 루틴을 실행하는 데 사용될 데이터 값들의 일시적 저장을 제공한다. 메모리 서브시스템(530)은 ROM(read-only memory), 플래시 메모리, 하나 이상의 각종의 RAM(random access memory), 또는 기타 메모리 디바이스들, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(530)은, 그 중에서도 특히, 시스템(500)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하기 위해 OS(operating system)(536)를 저장하고 호스팅한다. 그에 부가하여, 시스템(500)의 처리 및 로직을 제공하기 위해 기타 명령어들(538)이 메모리 서브시스템(530)에 저장되고 그로부터 실행된다. OS(536) 및 명령어들(538)이 프로세서(520)에 의해 실행된다.
메모리 서브시스템(530)은 메모리 디바이스(532)를 포함하고, 여기서 이는 데이터, 명령어들, 프로그램들, 또는 기타 항목들을 저장한다. 하나의 실시예에서, 메모리 서브시스템은 본 명세서에 기술된 임의의 실시예에 따른 메모리 제어기이고 메모리 디바이스(532)에 대한 명령들을 발생시키고 발행하는 스케줄러를 포함하는 메모리 제어기(534)를 포함한다.
프로세서(520) 및 메모리 서브시스템(530)은 버스/버스 시스템(510)에 결합되어 있다. 버스(510)는 적절한 브리지들, 어댑터들, 및/또는 제어기들에 의해 연결된, 임의의 하나 이상의 개별적인 물리 버스들, 통신 라인들/인터페이스들, 및/또는 포인트-투-포인트 연결들(point-to-point connections)을 나타내는 추상화(abstraction)이다. 따라서, 버스(510)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(흔히 "파이어와이어(Firewire)"라고 함) 중 하나 이상을 포함할 수 있다. 버스(510)의 버스들은 또한 네트워크 인터페이스(550)에서의 인터페이스들에 대응할 수 있다.
시스템(500)은 또한 버스(510)에 결합된, 하나 이상의 입출력(I/O) 인터페이스(들)(540), 네트워크 인터페이스(550), 하나 이상의 내장형 대용량 저장 디바이스(들)(560), 및 주변 장치 인터페이스(570)를 포함한다. I/O 인터페이스(540)는 사용자가 그를 통해 시스템(500)과 상호작용하는 하나 이상의 인터페이스 구성요소들을 포함할 수 있다(예컨대, 비디오, 오디오, 및/또는 영숫자 인터페이싱). 네트워크 인터페이스(550)는 하나 이상의 네트워크들을 통해 원격 디바이스들(예컨대, 서버들, 기타 컴퓨팅 디바이스들)과 통신할 수 있는 능력을 시스템(500)에 제공한다. 네트워크 인터페이스(550)는 이더넷 어댑터, 무선 상호연결 구성요소들, USB(universal serial bus), 또는 기타 유선 또는 무선 표준 기반 또는 독점적 인터페이스들을 포함할 수 있다.
저장소(560)는 하나 이상의 자기, 고상(solid state), 또는 광 기반 디스크들, 또는 그 조합과 같은 대량의 데이터를 비휘발적 방식으로 저장하는 임의의 종래의 매체일 수 있거나 이를 포함할 수 있다. 저장소(560)는 코드 또는 명령어들 및 데이터(562)를 영속적 상태로 유지한다[즉, 시스템(500)에 대한 전력의 중단에도 불구하고 값이 유지됨]. 저장소(560)가 일반적으로 "메모리"인 것으로 생각될 수 있지만, 메모리(530)는 프로세서(520)에 명령어들을 제공하는 실행 또는 동작 메모리이다. 저장소(560)가 비휘발성인 반면, 메모리(530)는 휘발성 메모리[즉, 시스템(500)에 대한 전력이 중단되는 경우, 데이터의 값 또는 상태가 불확정적임]를 포함할 수 있다.
주변 장치 인터페이스(570)는 이상에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변 장치들은 일반적으로 시스템(500)에 종속적으로 연결되는 디바이스들을 말한다. 종속적 연결(dependent connection)이란 동작이 실행되는 그리고 사용자와 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(500)이 제공하는 연결을 말한다.
도 6은 다수의 메모리 칩들에 대한 종단이 구현될 수 있는 모바일 디바이스의 일 실시예의 블록도이다. 디바이스(600)는 컴퓨팅 태블릿, 휴대폰 또는 스마트폰, 무선 지원 이-리더(wireless-enabled e-reader), 또는 기타 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 구성요소들이 개괄적으로 도시되어 있고, 이러한 디바이스의 모든 구성요소들이 디바이스(600)에 도시되어 있지는 않다는 것을 잘 알 것이다.
디바이스(600)는 디바이스(600)의 주 처리 동작들을 수행하는 프로세서(610)를 포함한다. 프로세서(610)는 마이크로프로세서들, 애플리케이션 프로세서(application processor)들, 마이크로컨트롤러들, 프로그램가능 논리 디바이스들, 또는 기타 처리 수단들과 같은 하나 이상의 물리 디바이스들을 포함할 수 있다. 하나의 실시예에서, 프로세서(610)는 프로세서 다이에 부가하여 광 인터페이스 구성요소들을 포함한다. 이와 같이, 프로세서 다이 및 광 구성요소(photonic component)들이 동일한 패키지에 있다. 이러한 프로세서 패키지는 본 명세서에 기술된 임의의 실시예에 따라 광 커넥터와 광학적으로 인터페이스할 수 있다.
프로세서(610)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제를 실행하는 것을 포함한다. 처리 동작들은 사람 사용자와의 또는 다른 디바이스들과의 I/O(입출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 디바이스(600)를 다른 디바이스에 연결시키는 것에 관련된 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 포함할 수 있다.
하나의 실시예에서, 디바이스(600)는 오디오 기능들을 컴퓨팅 디바이스에 제공하는 것과 연관된 하드웨어 구성요소들(예컨대, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어 구성요소들(예컨대, 드라이버들, 코덱들)을 나타내는 오디오 서브시스템(620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력은 물론, 마이크 입력(microphone input)을 포함할 수 있다. 이러한 기능들을 위한 디바이스들이 디바이스(600) 내에 통합되거나 디바이스(600)에 연결될 수 있다. 하나의 실시예에서, 사용자는 프로세서(610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 디바이스(600)와 상호작용한다.
디스플레이 서브시스템(630)은 사용자가 컴퓨팅 디바이스와 상호작용하도록 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어 구성요소들(예컨대, 디스플레이 디바이스들) 및 소프트웨어 구성요소들(예컨대, 드라이버들)을 나타낸다. 디스플레이 서브시스템(630)은 사용자에게 디스플레이를 제공하는 데 사용되는 특정의 화면 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(632)를 포함한다. 하나의 실시예에서, 디스플레이 인터페이스(632)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(610)와 별개인 로직을 포함한다. 하나의 실시예에서, 디스플레이 서브시스템(630)은 사용자에게 출력 및 입력 둘 다를 제공하는 터치스크린 디바이스를 포함한다.
I/O 제어기(640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 구성요소들을 나타낸다. I/O 제어기(640)는 오디오 서브시스템(620) 및/또는 디스플레이 서브시스템(630)의 일부인 하드웨어를 관리하는 동작을 할 수 있다. 그에 부가하여, I/O 제어기(640)는 사용자가 그를 통해 시스템과 상호작용할 수 있는 디바이스(600)에 연결되는 부가적인 디바이스들에 대한 연결점을 나타낸다. 예를 들어, 디바이스(600)에 접속될 수 있는 디바이스들은 마이크 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 기타 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기 또는 기타 디바이스들과 같은 특정의 응용들에서 사용하기 위한 기타 I/O 디바이스들을 포함할 수 있다.
앞서 언급한 바와 같이, I/O 제어기(640)는 오디오 서브시스템(620) 및/또는 디스플레이 서브시스템(630)과 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 디바이스를 통한 입력은 디바이스(600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 게다가, 디스플레이 출력 대신에 또는 그에 부가하여, 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 제어기(640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 작용한다. 또한, I/O 제어기(640)에 의해 관리되는 I/O 기능들을 제공하기 위해 디바이스(600) 상에 부가적인 버튼들 또는 스위치들이 있을 수 있다.
하나의 실시예에서, I/O 제어기(640)는 디바이스(600)에 포함될 수 있는 가속도계들, 카메라들, 광 센서들 또는 기타 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 기타 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적인 사용자 상호작용의 일부는 물론, (잡음의 필터링, 밝기 검출을 위해 디스플레이를 조절하는 것, 카메라에 플래시를 적용하는 것, 또는 다른 특징들과 같은) 그의 동작들에 영향을 주기 위해 시스템에 환경 입력을 제공하는 것일 수 있다.
하나의 실시예에서, 디바이스(600)는 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(650)를 포함한다. 메모리 서브시스템(660)은 디바이스(600)에 정보를 저장하는 메모리 디바이스(들)(662)를 포함한다. 메모리 서브시스템(660)은 비휘발성 메모리 디바이스(메모리 디바이스에의 전력이 중단되는 경우 상태가 변하지 않음) 및/또는 휘발성 메모리 디바이스(메모리 디바이스에의 전력이 중단되는 경우 상태가 불확정적임)를 포함할 수 있다. 메모리(660)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타 데이터는 물론, 시스템(600)의 애플리케이션들 및 기능들의 실행에 관련된 (장기 또는 임시) 시스템 데이터를 저장할 수 있다.
하나의 실시예에서, 메모리 서브시스템(660)은 [시스템(600)의 제어의 일부인 것으로도 생각될 수 있고 어쩌면 프로세서(610)의 일부인 것으로 생각될 수 있는] 메모리 제어기(664)를 포함한다. 메모리 제어기(664)는 메모리 디바이스(662)에 대한 명령들을 발생시키고 발행하는 스케줄러를 포함한다.
연결부(connectivity)(670)는 디바이스(600)가 외부 디바이스들과 통신할 수 있게 하기 위해 하드웨어 디바이스들(예컨대, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 구성요소들(예컨대, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 개별적인 디바이스들은 물론, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 장치들일 수 있다.
연결부(670)는 다수의 상이한 유형의 연결부를 포함할 수 있다. 일반화하기 위해, 디바이스(600)는 셀룰러 연결부(672) 및 무선 연결부(674)를 갖는 것으로 예시되어 있다. 셀룰러 연결부(672)는 일반적으로 GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, LTE(long term evolution - "4G"라고도 함), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은 무선 통신사들(wireless carriers)에 의해 제공되는 셀룰러 네트워크 연결부를 말한다. 무선 연결부(674)는 셀룰러가 아닌 무선 연결부를 말하고, 개인 영역 네트워크들(블루투스 등), 근거리 네트워크들(WiFi 등), 및/또는 원거리 네트워크들(WiMax 등), 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 사용을 통한 데이터의 전송을 말한다. 유선 통신은 고체 통신 매체(solid communication medium)를 통해 행해진다.
주변 장치 연결들(680)은 주변 장치 연결들을 하기 위한 하드웨어 인터페이스들 및 커넥터들은 물론, 소프트웨어 구성요소들(예컨대, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(600)가 다른 컴퓨팅 디바이스들에 대한 주변 디바이스["발신측(to)"(682)]일 수 있는 것은 물론, 그에 연결된 주변 디바이스들["착신측(from)"(684)]을 가질 수 있다는 것을 잘 알 것이다. 디바이스(600)는 디바이스(600) 상의 콘텐츠를 관리하는 것(예컨대, 다운로드 및/또는 업로드, 변경, 동기화하는 것)과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 연결하기 위한 "도킹(docking)" 커넥터를 흔히 가진다. 그에 부가하여, 도킹 커넥터는 디바이스(600)로 하여금, 예를 들어, 시청각 또는 기타 시스템들로의 콘텐츠 출력을 제어할 수 있게 하는 특정 주변 장치들에 디바이스(600)가 연결될 수 있게 할 수 있다.
독점적 도킹 커넥터 또는 기타 독점적 연결 하드웨어에 부가하여, 디바이스(600)는 통상적인 또는 표준 기반 커넥터들을 통해 주변 장치 연결들(680)을 할 수 있다. 통상적인 유형들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MiniDisplayPort(MDP)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어, 또는 기타 유형을 포함할 수 있다.
하나의 구현예에서, 집적 회로(IC) 패키지는 명령 및 주소 버스, 및 각각이 명령 및 주소 버스에 결합된 복수의 메모리 칩들을 포함하고, 복수의 메모리 칩들 각각은 명령 및 주소 버스에 대응하는 각자의 온다이 종단 제어 회로를 포함한다. 복수의 메모리 칩들 중에서, 제1 메모리 칩만이 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하다. 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다.
일 실시예에서, 복수의 메모리 칩들이 서로 연속하여 구성되고, 여기서 제1 메모리 칩은 그 연속의 한쪽 단부에 위치해 있다. 다른 실시예에서, 제1 메모리 칩은 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들에서 마지막 메모리 칩이다. 다른 실시예에서, 제1 메모리 칩 이외의 복수의 메모리 칩들 각각에 대해, 메모리 칩의 온다이 종단 제어 회로가 공급 전압 라인에 하드와이어링된다. 다른 실시예에서, 복수의 메모리 칩들은 하나 이상의 DRAM(dynamic random access memory) 칩들을 포함한다.
다른 구현예에서, 집적 회로(IC) 패키지를 제조하는 방법은 복수의 메모리 칩들 각각을 명령 및 주소 버스에 결합시키는 단계 - 메모리 칩들 각각에 대해, 메모리 칩의 각자의 온다이 종단 제어 회로를 명령 및 주소 버스에 결합시키는 단계를 포함함 - 를 포함한다. 본 방법은, 복수의 메모리 칩들 중에서, 제1 메모리 칩만을 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하게 결합시키는 단계를 추가로 포함하고, 여기서, 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다.
일 실시예에서, 복수의 메모리 칩들 각각을 명령 및 주소 버스에 결합시키는 단계는 복수의 메모리 칩들을 서로 연속하여 구성하는 단계를 포함하고, 여기서 제1 메모리 칩은 그 연속의 한쪽 단부에 위치해 있다. 다른 실시예에서, 제1 메모리 칩은 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들에서 마지막 메모리 칩이다. 다른 실시예에서, 본 방법은, 제1 메모리 칩 이외의 복수의 메모리 칩들 각각에 대해, 메모리 칩의 온다이 종단 제어 회로를 공급 전압 라인에 하드와이어링하는 단계를 추가로 포함한다. 다른 실시예에서, 복수의 메모리 칩들은 하나 이상의 DRAM(dynamic random access memory) 칩들을 포함한다.
다른 구현예에서, 방법은 집적 회로(IC) 패키지의 명령 및 주소 버스로 신호들을 교환하는 단계를 포함하고, 여기서 IC 패키지의 복수의 메모리 칩들 각각은 명령 및 주소 버스에 결합되어 있으며, 복수의 메모리 칩들 각각은 명령 및 주소 버스에 대응하는 각자의 온다이 종단 제어 회로를 포함한다. 복수의 메모리 칩들의 각자의 온다이 종단 제어 회로들 중에서, 제1 메모리 칩의 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 IC 패키지의 임의의 입출력(I/O) 콘택에 결합된다. 본 방법은 IC 패키지의 I/O 콘택을 통해 종단 제어 신호를 교환하는 단계를 추가로 포함하고, 여기서 제1 메모리 칩의 온다이 종단 제어 회로는 종단 제어 신호에 응답하여 종단 상태들 간에 천이한다.
일 실시예에서, 복수의 메모리 칩들이 서로 연속하여 구성되고, 여기서 제1 메모리 칩은 그 연속의 한쪽 단부에 위치해 있다. 다른 실시예에서, 제1 메모리 칩은 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들에서 마지막 메모리 칩이다. 다른 실시예에서, 제1 메모리 칩 이외의 복수의 메모리 칩들 각각에 대해, 메모리 칩의 온다이 종단 제어 회로가 공급 전압 라인에 하드와이어링된다. 다른 실시예에서, 복수의 메모리 칩들은 하나 이상의 DRAM(dynamic random access memory) 칩들을 포함한다.
버스 라인들을 종단시키는 기법들 및 아키텍처들이 본 명세서에 기술되어 있다. 이상의 설명에서, 설명의 목적상, 특정한 실시예들의 완전한 이해를 제공하기 위해 다수의 구체적인 상세들이 기재되어 있다. 그렇지만, 통상의 기술자에게는 특정한 실시예들이 이러한 구체적인 상세들 없이 실시될 수 있다는 것이 명백할 것이다. 다른 경우들에서, 본 설명을 모호하게 하는 것을 피하기 위해, 구조들 및 디바이스들이 블록도 형태로 도시되어 있다.
본 명세서에서 "하나의 실시예" 또는 "일 실시예"라는 말은 그 실시예와 관련하여 기술된 특정의 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 본 명세서의 여러 곳에서 나오는 "하나의 실시예에서"라는 문구가 모두 꼭 동일한 실시예를 말하는 것은 아니다.
본 명세서에서의 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘들 및 심볼 표현들에 관하여 제시되어 있다. 이들 알고리즘 설명들 및 표현들은 컴퓨팅 기술의 통상의 기술자들이 자신의 작업의 내용을 다른 통상의 기술자들에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 알고리즘은 여기에서 일반적으로 원하는 결과를 가져오는 자체 일관성있는 단계들의 시퀀스(self-consistent sequence of steps)인 것으로 생각된다. 단계들은 물리적 양의 물리적 조작을 필요로 하는 것이다. 보통, 비록 꼭 그럴 필요는 없지만, 이들 양은 저장, 전송, 결합, 비교 및 다른 방식으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 원칙적으로 흔히 사용되기 때문에, 이들 신호를 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로 지칭하는 것이 때로는 편리한 것으로 밝혀졌다.
그렇지만, 이들 및 유사한 용어들 모두가 적절한 물리적 양들과 연관되어 있고 이들 양에 적용되는 편리한 라벨들에 불과하다는 것을 염두에 두어야 한다. 달리 구체적으로 언급하지 않는 한, 이하의 논의로부터 명백한 바와 같이, 본 설명 전체에 걸쳐 "처리" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어들을 이용한 논의가 컴퓨터 시스템의 레지스터들 및 메모리들 내에서 물리적(전자적) 양으로 표현된 데이터를 조작하여 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 디바이스들 내에서 물리적 양으로 유사하게 표현되는 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 동작 및 프로세스들을 말한다는 것을 잘 알 것이다.
특정한 실시예들은 또한 본 명세서에서의 동작들을 수행하는 장치에 관한 것이다. 이 장치는 요구된 목적들을 위해 특별하게 구성될 수 있거나, 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은 전자 명령어들을 저장하기에 적당한 그리고 컴퓨터 시스템 버스에 결합된 플로피 디스크, 광 디스크, CD-ROM, 및 광자기 디스크, ROM(read-only memory), RAM(random access memory)[DRAM(dynamic RAM), EPROM, EEPROM 등], 자기 또는 광 카드, 또는 임의의 유형의 매체를 비롯한 임의의 유형의 디스크(이들로 제한되지 않음)와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에 제시된 알고리즘들 및 디스플레이들은 임의의 특정의 컴퓨터 또는 다른 장치에 본질적으로 관련되어 있지는 않다. 다양한 범용 시스템들이 본 명세서에서의 교시 내용에 따라 프로그램들과 함께 사용될 수 있거나, 보다 전문화된 장치를 요구된 방법 단계들을 수행하도록 구성하는 것이 편리한 것으로 입증될 수 있다. 각종의 이러한 시스템들에 대한 요구된 구조는 본 명세서에서의 설명으로부터 나타날 것이다. 그에 부가하여, 특정한 실시예들이 임의의 특정의 프로그래밍 언어를 참조하여 기술되어 있지 않다. 본 명세서에 기술된 바와 같은 이러한 실시예들의 교시 내용을 구현하기 위해 각종의 프로그래밍 언어들이 사용될 수 있다는 것을 잘 알 것이다.
본 명세서에 기술된 것 이외에, 개시된 실시예들의 범주를 벗어남이 없이 개시된 실시예들 및 그의 구현예들에 대해 다양한 수정들이 행해질 수 있다. 따라서, 본 명세서에서의 도해들 및 예들이 제한적인 의미가 아니라 예시적인 의미로서 해석되어야만 한다. 본 발명의 범주는 이하의 청구범위를 참조해서만 측정되어야 한다.

Claims (20)

  1. 집적 회로(IC) 패키지로서,
    명령 및 주소 버스(command and address bus); 및
    각각이 상기 명령 및 주소 버스에 결합된 복수의 메모리 칩들
    을 포함하고,
    상기 복수의 메모리 칩들 각각은, 상기 명령 및 주소 버스에 대응하는 복수의 온다이 종단 제어 회로들 중에서 각자의 온다이 종단 제어 회로(on-die termination control circuit)를 포함하고, 상기 복수의 메모리 칩들 중 제1 메모리 칩은 상기 복수의 온다이 종단 제어 회로들 중 제1 온다이 종단 제어 회로를 포함하며,
    상기 복수의 온다이 종단 제어 회로들 각각마다,
    상기 온다이 종단 제어 회로의 대응 제1 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 종단(termination)을 제공하는 것이고,
    상기 온다이 종단 제어 회로의 대응 제2 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 어떠한 종단도 제공되지 못하도록 하는 것이며,
    상기 복수의 메모리 칩들 중에서, 상기 제1 메모리 칩만이 상기 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하고;
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 상기 대응 제1 종단 상태를 구성하도록 결합되고, 상기 제1 온다이 종단 제어 회로만이, 종단 제어 신호에 응답하여, 상기 대응 제1 종단 상태와 상기 대응 제2 종단 상태 사이에서 선택적으로 천이하는 능력을 인에이블 하도록 결합되며,
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 상기 IC 패키지의 임의의 입출력(I/O) 콘택(contact)에 결합되는, IC 패키지.
  2. 제1항에 있어서, 상기 복수의 메모리 칩들이 서로 연속하여(in a series with one another) 구성되고, 상기 제1 메모리 칩은 상기 연속(the series)의 한쪽 단부에 위치해 있는, IC 패키지.
  3. 제2항에 있어서, 상기 제1 메모리 칩은 상기 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들 중에서(in a series of all memory chips) 마지막 메모리 칩인, IC 패키지.
  4. 제1항에 있어서, 상기 제1 메모리 칩 이외의 상기 복수의 메모리 칩들 각각에 대해, 해당 메모리 칩의 온다이 종단 제어 회로가 공급 전압 라인(supply voltage line)에 하드와이어링되는(hardwired), IC 패키지.
  5. 제1항에 있어서, 상기 복수의 메모리 칩들은 하나 이상의 DRAM(dynamic random access memory) 칩들을 포함하는, IC 패키지.
  6. 집적 회로(IC) 패키지를 제조하는 방법으로서,
    복수의 메모리 칩들 각각을 명령 및 주소 버스에 결합시키는 단계 -
    상기 복수의 메모리 칩들 각각은, 복수의 온다이 종단 제어 회로들 중에서 각자의 온다이 종단 제어 회로를 포함하고, 상기 복수의 메모리 칩들 중 제1 메모리 칩은 상기 복수의 온다이 종단 제어 회로들 중 제1 온다이 종단 제어 회로를 포함하며,
    상기 메모리 칩들을 결합시키는 단계는, 상기 복수의 온다이 종단 제어 회로들 각각을 상기 명령 및 주소 버스에 결합시키는 단계를 포함하고,
    상기 복수의 온다이 종단 제어 회로들 각각마다,
    상기 온다이 종단 제어 회로의 대응 제1 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 종단을 제공하는 것이고,
    상기 온다이 종단 제어 회로의 대응 제2 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 어떠한 종단도 제공되지 못하도록 하는 것임 - ; 및
    상기 복수의 메모리 칩들 중에서, 상기 제1 메모리 칩만을, 상기 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하게 결합시키는 단계 -
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 상기 대응 제1 종단 상태를 구성하도록 결합되고, 상기 제1 온다이 종단 제어 회로만이, 종단 제어 신호에 응답하여, 상기 대응 제1 종단 상태와 상기 대응 제2 종단 상태 사이에서 선택적으로 천이하는 능력을 인에이블 하도록 결합되며,
    상기 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 상기 IC 패키지의 임의의 입출력(I/O) 콘택에 결합됨 -
    를 포함하는, 방법.
  7. 제6항에 있어서, 상기 복수의 메모리 칩들 각각을 상기 명령 및 주소 버스에 결합시키는 단계는 상기 복수의 메모리 칩들을 서로 연속하여 구성하는 단계를 포함하고, 상기 제1 메모리 칩은 상기 연속의 한쪽 단부에 위치해 있는, 방법.
  8. 제7항에 있어서, 상기 제1 메모리 칩은 상기 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들 중에서 마지막 메모리 칩인, 방법.
  9. 제6항에 있어서, 상기 제1 메모리 칩 이외의 상기 복수의 메모리 칩들 각각에 대해, 해당 메모리 칩의 온다이 종단 제어 회로를 공급 전압 라인에 하드와이어링하는 단계를 추가로 포함하는, 방법.
  10. 제6항에 있어서, 상기 복수의 메모리 칩들은 하나 이상의 DRAM 칩들을 포함하는, 방법.
  11. 방법으로서,
    집적 회로(IC) 패키지의 명령 및 주소 버스를 이용하여 신호들을 교환하는 단계 -
    상기 IC 패키지의 복수의 메모리 칩들 각각은 상기 명령 및 주소 버스에 결합되어 있고, 상기 복수의 메모리 칩들 각각은 상기 명령 및 주소 버스에 대응하는 복수의 온다이 종단 제어 회로들 중에서 각자의 온다이 종단 제어 회로를 포함하고, 상기 복수의 메모리 칩들 중 제1 메모리 칩은 상기 복수의 온다이 종단 제어 회로들 중 제1 온다이 종단 제어 회로를 포함하며,
    상기 복수의 온다이 종단 제어 회로들 각각마다,
    상기 온다이 종단 제어 회로의 대응 제1 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 종단을 제공하는 것이고,
    상기 온다이 종단 제어 회로의 대응 제2 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 어떠한 종단도 제공되지 못하도록 하는 것이며,
    상기 복수의 메모리 칩들 중에서, 상기 제1 메모리 칩만이 상기 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하고;
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 상기 대응 제1 종단 상태를 구성하도록 결합되고, 상기 제1 온다이 종단 제어 회로만이, 종단 제어 신호에 응답하여, 상기 대응 제1 종단 상태와 상기 대응 제2 종단 상태 사이에서 선택적으로 천이하는 능력을 인에이블 하도록 결합되며,
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 상기 IC 패키지의 임의의 입출력(I/O) 콘택에 결합됨 -; 및
    상기 IC 패키지의 I/O 콘택을 통해 종단 제어 신호를 교환하는 단계 - 상기 제1 메모리 칩의 상기 제1 온다이 종단 제어 회로는 상기 종단 제어 신호에 응답하여 종단 상태들 간에 천이함 -
    를 포함하는, 방법.
  12. 제11항에 있어서, 상기 복수의 메모리 칩들이 서로 연속하여 구성되고, 상기 제1 메모리 칩은 상기 연속의 한쪽 단부에 위치해 있는, 방법.
  13. 제12항에 있어서, 상기 제1 메모리 칩은 상기 명령 및 주소 버스에 결합된 일련의 모든 메모리 칩들 중에서 마지막 메모리 칩인, 방법.
  14. 제11항에 있어서, 상기 제1 메모리 칩 이외의 상기 복수의 메모리 칩들 각각에 대해, 해당 메모리 칩의 온다이 종단 제어 회로가 공급 전압 라인에 하드와이어링되는, 방법.
  15. 제11항에 있어서, 상기 복수의 메모리 칩들은 하나 이상의 DRAM 칩들을 포함하는, 방법.
  16. 시스템으로서,
    메모리 제어기;
    상기 메모리 제어기로부터 명령 및 주소 신호들을 수신하도록 결합된 상호연결부(interconnect); 및
    상기 상호연결부로부터 상기 명령 및 주소 신호들을 수신하도록 결합된 집적 회로(IC) 패키지
    를 포함하고, 상기 IC 패키지는,
    명령 및 주소 버스; 및
    각각이 상기 명령 및 주소 버스에 결합된 복수의 메모리 칩들
    을 포함하고,
    상기 복수의 메모리 칩들 각각은, 상기 명령 및 주소 버스에 대응하는 복수의 온다이 종단 제어 회로들 중에서 각자의 온다이 종단 제어 회로를 포함하고, 상기 복수의 메모리 칩들 중 제1 메모리 칩은 상기 복수의 온다이 종단 제어 회로들 중 제1 온다이 종단 제어 회로를 포함하며,
    상기 복수의 온다이 종단 제어 회로들 각각마다,
    상기 온다이 종단 제어 회로의 대응 제1 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 종단을 제공하는 것이고,
    상기 온다이 종단 제어 회로의 대응 제2 종단 상태는 상기 온다이 종단 제어 회로를 이용하여 어떠한 종단도 제공되지 못하도록 하는 것이며,
    상기 복수의 메모리 칩들 중에서, 상기 제1 메모리 칩만이 상기 명령 및 주소 버스에 대한 종단을 선택적으로 제공하도록 동작가능하고;
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 상기 대응 제1 종단 상태를 구성하도록 결합되고, 상기 제1 온다이 종단 제어 회로만이, 종단 제어 신호에 응답하여, 상기 대응 제1 종단 상태와 상기 대응 제2 종단 상태 사이에서 선택적으로 천이하는 능력을 인에이블 하도록 결합되며,
    상기 복수의 온다이 종단 제어 회로들 중에서, 상기 제1 온다이 종단 제어 회로만이 임의의 종단 제어 신호 라인을 통해 상기 IC 패키지의 임의의 입출력(I/O) 콘택에 결합되는, 시스템.
  17. 제16항에 있어서, 상기 복수의 메모리 칩들이 서로 연속하여 구성되고, 상기 제1 메모리 칩은 상기 연속의 한쪽 단부에 위치해 있는, 시스템.
  18. 제17항에 있어서, 상기 제1 메모리 칩은 상기 명령 및 주소 버스에 결합된 상기 IC 패키지의 일련의 모든 메모리 칩들 중에서 마지막 메모리 칩인, 시스템.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 제1 메모리 칩 이외의 상기 복수의 메모리 칩들 각각에 대해, 해당 메모리 칩의 온다이 종단 제어 회로가 공급 전압 라인에 하드와이어링되는, 시스템.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 복수의 메모리 칩들은 하나 이상의 DRAM 칩들을 포함하는, 시스템.
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