KR20110112707A - 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법 - Google Patents

Abstract

더미 층간 연결 유닛을 사용하여 전송선들의 임피던스를 매칭시키는 적층 구조의 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 제 1 전송선, 제 2 전송선 및 논리회로를 포함한다. 제 1 전송선은 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 결합되고, 제 1 메모리 칩 내에 형성된다. 제 2 전송선은 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛과 전기적으로 결합되고, 제 1 메모리 칩 내에 형성된다. 따라서, 반도체 메모리 장치는 정밀하게 전송선들의 임피던스 차이에 기인한 지연시간을 보상할 수 있다.

Description

층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법{STACKED MEMORY DEVICE HAVING INTER-CHIP CONNECTION UNIT, MEMORY SYSTEM INCLUDING THE SAME, AND METHOD OF COMPENSATING DELAY TIME OF TRANSMISSION LINES}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수의 메모리 칩들이 3차원으로 적층된 적층 구조의 반도체 메모리 장치에 관한 것이다.

최근, 작은 칩 사이즈에 많은 용량을 집적하기 위해 반도체 기판 위에 3차원적으로 메모리 칩들을 적층하는 적층 구조의 반도체 메모리 장치에 대한 연구가 진행되고 있다.

적층 구조의 반도체 메모리 장치에서, 티에스브이(TSV) 등의 층간 연결 유닛을 사용하여 적층된 메모리 칩들 각각에 제어신호들과 데이터를 전송한다. 그런데, TSV가 결합된 전송선을 통해 전송되는 신호와 TSV가 결합되지 않은 전송선을 통해 전송되는 신호 사이에 지연시간의 차이가 발생할 수 있다. 서로 비교되는 신호들 사이에 지연시간의 차이가 발생하면 정확한 신호의 비교를 수행하기 어렵다.

본 발명의 목적은 서로 비교되는 신호들이 전송되는 전송선들의 임피던스가 매칭된 적층 구조의 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 서로 비교되는 신호들이 전송되는 전송선들의 임피던스가 매칭된 적층 구조의 반도체 메모리 장치의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 서로 비교되는 신호들이 전송되는 전송선들의 임피던스가 매칭된 적층 구조의 반도체 메모리 장치의 전송시간 차이 보상 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 칩 식별 신호를 사용하지 않고 자동으로 칩을 선택할 수 있는 적층 구조의 반도체 메모리 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 제 1 전송선, 제 2 전송선 및 논리회로를 포함한다.

제 1 전송선은 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된다. 제 2 전송선은 상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된다. 논리회로는 상기 제 1 메모리 칩 내에 형성되고, 상기 제 1 전송선을 통해 전송되는 제 1 신호와 상기 제 2 전송선을 통해 전송되는 제 2 신호를 비교한다.

본 발명의 하나의 실시예에 의하면, 상기 더미 칩간 연결 유닛은 상기 제 1 칩간 연결 유닛과 동일한 임피던스를 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 2 신호가 상기 논리 회로에 도달하는 시점은 상기 제 1 신호가 상기 논리 회로에 도달하는 시점과 동일할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 2 전송선을 통해 전송되는 상기 제 2 신호의 전송시간은 상기 제 1 전송선을 통해 전송되는 상기 제 1 신호의 전송시간과 동일할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 칩간 연결 유닛은 티에스브이(TSV)일 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 논리 회로는 플립플롭을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 신호는 커맨드 신호이고, 상기 제 2 신호는 칩 선택신호일 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 신호는 커맨드 신호이고, 상기 제 2 신호는 온 다이 터미네이션 제어신호일 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 적층 구조의 반도체 메모리 장치는적층된 메모리 칩들 중 맨 아래층에 위치한 메모리 칩에만 지연동기루프를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상부 층에 위치한 메모리 칩에서 상기 맨 아래층에 위치한 메모리 칩의 플립플롭에 이르는 데이터 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 맨 아래층에 위치한 메모리 칩의 커맨드 경로에 전기적으로 결합할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 상부 층에 위치한 메모리 칩에서 출력된 데이터가 상기 맨 아래층에 위치한 메모리 칩의 상기 플립플롭에 이르는 시간과 커맨드 신호가 상기 맨 아래층에 위치한 메모리 칩의 상기 플립플롭에 이르는 시간이 동일할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 적층 구조의 반도체 메모리 장치는 적층된 메모리 칩들 각각에 지연동기루프 및 리플리카 회로를 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상부 층에 위치한 메모리 칩에서 맨 아래층에 위치한 메모리 칩의 지연유닛에 이르는 데이터 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로의 전송 경로에 전기적으로 결합할 수 있다.

본 발명의 하나의 실시예에 의하면, 클럭 신호가 전송되는 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로의 전송 경로에 전기적으로 결합할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로들은 맨 아래층에 위치한 메모리 칩에 포함된 지연 유닛들을 사용할 수 있다.

본 발명의 다른 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 비아 미들(via middle) 공정을 사용하여 형성된 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며, 칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결된다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 칩의 제 k 상부 전극은 상기 제 1 메모리 칩의 제 k+1 하부 전극 및 제 k+1 티에스브이를 통해 상기 제 2 메모리 칩의 상기 제 k+1 상부 전극과 전기적으로 연결될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 칩의 제 k 상부 전극은 상기 연결 라인들을 통해 상기 제 1 메모리 칩의 제 k+1 하부 전극과 전기적으로 연결될 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 메모리 칩들을 각각을 선택하기 위한 칩 선택신호가 전송되는 경로는 모두 맨 위층에 위치한 메모리 칩까지 신장될(extended) 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 메모리 칩들을 각각을 선택하기 위한 칩 선택신호가 전송되는 경로는 모두 동일한 임피던스를 가질 수 있다.

본 발명의 다른 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며, 칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결되고, 상기 칩 선택신호의 전송을 위한 제 1 메모리 칩의 맨 오른쪽 상부 전극은 상기 칩 선택신호의 전송을 위한 제 2 메모리 칩의 맨 왼쪽 상부 전극에 전기적으로 연결된다.

본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 칩의 맨 오른쪽 상부 전극에는 상기 칩 선택신호의 제 1 비트가 인가되고, 상기 제 1 메모리 칩의 맨 왼쪽 상부 전극에는 상기 칩 선택신호의 마지막 비트가 인가될 수 있다.

본 발명의 다른 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 비아 미들(via middle) 공정을 사용하여 형성된 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며, 칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결되고, 상기 칩 선택신호의 전송을 위한 제 1 메모리 칩의 맨 오른쪽 상부 전극은 상기 칩 선택신호의 전송을 위한 제 2 메모리 칩의 맨 왼쪽 상부 전극에 전기적으로 연결된다.

본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 적층 구조의 반도체 메모리 장치를 포함한다.

메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생하고, 적층 구조의 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 적층 구조의 반도체 메모리 장치는 제 1 전송선, 제 2 전송선 및 논리회로를 포함한다. 제 1 전송선은 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된다. 제 2 전송선은 상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된다. 논리회로는 상기 제 1 메모리 칩 내에 형성되고, 상기 제 1 전송선을 통해 전송되는 제 1 신호와 상기 제 2 전송선을 통해 전송되는 제 2 신호를 비교한다.

본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치 제조 방법은 제 1 신호가 전송되는 제 1 전송선, 제 2 신호가 전송되는 제 2 전송선, 및 상기 제 1 신호와 상기 제 2 신호를 비교하는 논리회로를 제 1 메모리 칩의 윗면에 형성하는 단계, 상기 제 1 메모리 칩의 윗면의 상부에 상기 제 1 메모리 칩과 나란히 제 2 메모리 칩을 적층하는 단계, 상기 제 1 전송선과 상기 제 2 메모리 칩의 윗면 사이에 제 1 칩간 연결 유닛을 형성하는 단계, 및 상기 제 2 전송선과 상기 제 2 메모리 칩의 윗면 사이에 상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛을 형성하는 단계를 포함한다.

본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치 전송시간 차이 보상 방법은 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 연결되고, 상기 제 1 메모리 칩에 포함된 제 1 전송선을 통해 제 1 신호를 전송하는 단계, 상기 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 더미(dummy) 칩간 연결 유닛을 상기 제 1 메모리 칩에 포함된 제 2 전송선에 전기적으로 결합하는 단계, 상기 제 2 전송선을 통해 제 2 신호를 전송하는 단계, 및 상기 제 1 신호와 상기 제 2 신호를 비교하는 단계를 포함한다.

본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치는 관통 전극(TSV) 등의 층간 연결 유닛에 전기적으로 결합된 제 1 전송선을 통해 전송되는 제 1 신호와 층간 연결 유닛에 전기적으로 결합되어 있지 않은 제 2 전송선을 통해 전송되는 제 2 신호를 하나의 메모리 칩 상에서 비교할 필요가 있는 경우, 층간 연결 유닛과 동일한 임피던스를 갖는 더미(dummy) 층간 연결 유닛를 제 2 전송선에 전기적으로 결합한다. 따라서, 제 1 전송선과 제 2 전송선의 임피던스가 매칭되므로 제 2 전송선을 통해 전송되는 제 2 신호의 지연시간이 보상되고 에러 없이 제 1 신호와 제 2 신호를 비교할 수 있다.

따라서, 본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치는 적층되는 메모리 칩의 수가 증가하더라도 지연시간을 정밀하게 보상할 수 있으며 제품 설계가 용이하다.

도 1은 본 발명의 제 1 실시예에 따른 적층 구조의 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 2는 도 1에 도시된 적층 구조의 반도체 메모리 장치의 제 1 반도체 칩에 포함된 논리 회로의 하나의 예를 나타내는 회로도이다.
도 3은 도 1에 도시된 적층 구조의 반도체 메모리 장치의 제 2 반도체 칩에 포함된 논리 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 1에 도시된 본 발명의 하나의 실시예에 따른 반도체 메모리 장치에서 사용되는 관통전극(TSV)을 포함하는 지연 모듈의 하나의 예를 나타내는 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 회로도이다.
도 6은 본 발명의 제 3 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 회로도이다.
도 7은 본 발명의 제 4 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 회로도이다.
도 8은 본 발명의 제 5 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 회로도이다.
도 9는 본 발명의 제 6 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 회로도이다.
도 10은 본 발명의 제 7 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 단면도이다.
도 11은 본 발명의 제 8 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 단면도이다.
도 12는 본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 13은 본 발명의 하나의 실시예에 따른 적층 구조의 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 14는 본 발명의 하나의 실시예에 따른 적층 구조의 반도체 메모리 장치의 전송시간 차이 보상 방법을 나타내는 흐름도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 적층 구조의 반도체 메모리 장치(100)의 3차원 구조를 나타내는 투시도이다.

도 1을 참조하면, 적층 구조의 반도체 메모리 장치(100)는 제 1 메모리 칩(110) 및 제 2메모리 칩(120)을 포함한다.

제 1 메모리 칩(110)은 제 1 신호선(111), 제 2 신호선(112), 제 3 신호선(113), 및 제 1 논리 회로(114)를 포함한다. 제 1 신호(SIG1)는 제 1 신호선(111)을 통해 전송되고, 제 2 신호(SIG2)는 제 2 신호선(112)을 통해 전송되고, 제 3 신호(SIG3)는 제 3 신호선(113)을 통해 전송된다. 제 1 논리 회로(114)는 제 1 신호선(111)을 통해 제 1 신호(SIG1)를 수신하고 제 2 신호선(112)을 통해 제 2 신호(SIG2)를 수신하며, 제 1 신호(SIG1)와 제 2 신호(SIG2)를 비교한다.

제 2 메모리 칩(120)은 제 1 메모리 셀 어레이 층(110)의 윗면의 상부에 적층되며, 제 4 신호선(121), 제 5 신호선(122), 제 6 신호선(123), 및 제 2 논리 회로(124)를 포함한다. 제 1 신호(SIG1)는 제 4 신호선(121)을 통해 전송되고, 제 2 신호(SIG2)는 제 5 신호선(122)을 통해 전송되고, 제 3 신호(SIG3)는 제 6 신호선(123)을 통해 전송된다. 제 2 논리 회로(124)는 제 4 신호선(121)을 통해 제 1 신호(SIG1)를 수신하고 제 6 신호선(123)을 통해 제 3 신호(SIG3)를 수신하며, 제 1 신호(SIG1)와 제 3 신호(SIG3)를 비교한다.

제 1 메모리 칩(110) 내에 형성된 제 1 신호선(111)과 제 2 메모리 칩(120) 내에 형성된 제 4 신호선(111) 사이에 제 1 티에스브이(through silicon via; TSV)(130)가 결합된다. TSV는 일종의 칩간 연결 유닛(inter-chip connection unit)이다. 제 2 신호(SIG2)는 제 2 메모리 칩(120)에서 사용되지 않으므로, 제 1 메모리 칩(110) 내에 형성된 제 2 신호선(112)과 제 2 메모리 칩(120) 내에 형성된 제 5 신호선(122) 사이에는 TSV가 결합되지 않는다. 제 3 신호(SIG3)는 제 2 메모리 칩(120)에서 사용되므로, 제 1 메모리 칩(110) 내에 형성된 제 3 신호선(113)과 제 2 메모리 칩(120) 내에 형성된 제 6 신호선(123) 사이에는 제 2 TSV(150)가 결합된다.

제 1 신호선(111)에는 TSV가 결합되고 제 2 신호선(112)에는 TSV가 결합되지않으면, 제 1 메모리 칩(110) 내에 형성된 제 1 신호선(111)과 제 2 신호선(112)은 서로 다른 임피던스(impedance)를 가질 수 있고, 제 1 신호(SIG1)와 제 2 신호(SIG2)가 제 1 논리회로(114)에 도달하는 시간이 다를 수 있다.

도 1에 도시된 적층 구조의 반도체 메모리 장치(100)는 메모리 칩들(110, 120)과 통신하는 프로세서 칩(160)을 더 포함할 수 있다.

프로세서 칩(160)은 범프 등의 연결 유닛으로 프로세서 칩(160)의 상부에 적층된 메모리 칩들(110, 120)에 커맨드들과 데이터를 주고 받는다. 프로세서 칩(160)은 메모리 칩들(110, 120) 중 맨 아래에 위치한, 즉 프로세서 칩(160)과 가장 가까이운 위치에 있는 메모리 칩과 데이터 및 커맨드를 주고 받는다.

도 1에 도시된 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치(100)는 제 1 메모리 칩(110) 내에 형성된 제 2 신호선(112)과 제 2 메모리 칩(120) 내에 형성된 제 5 신호선(122) 사이에 제 1 TSV(130)와 동일한 임피던스를 갖는 더미(dummy) TSV(140)를 결합한다. 따라서, 적층 구조의 반도체 메모리 장치(100)는 서로 비교되는 두 신호의 전송시간 차이를 보상할 수 있다.

하기에서, 더미(dummy) 칩간 연결 유닛 또는 더미 TSV는 더미(dummy) 칩간 연결 유닛 또는 더미 TSV가 포함된 메모리 칩에 전기적으로 결합되지 않은 칩간 연결 유닛 또는 TSV를 의미한다.

도 2 및 도 3은 각각 도 1에 도시된 적층 구조의 반도체 메모리 장치의 제 1 반도체 칩(110) 및 제 2 반도체 칩(120)에 포함된 논리 회로의 예들을 나타내는 회로도들이다.

도 2를 참조하면, 제 1 반도체 칩(110)에 포함된 제 1 논리회로(114)는 D형 플립플롭(D-FF)일 수 있다. 도 2의 D형 플립플롭(D-FF)은 제 1 신호(SIG1)에 응답하여 제 2 신호(SIG2)를 샘플링하고 제 1 출력신호(DOUT1)를 발생한다.

도 3을 참조하면, 제 2 반도체 칩(120)에 포함된 제 2 논리회로(124)는 D형 플립플롭(D-FF)일 수 있다. 도 3의 D형 플립플롭(D-FF)은 제 1 신호(SIG1)에 응답하여 제 3 신호(SIG3)를 샘플링하고 제 2 출력신호(DOUT2)를 발생한다.

도 1에 도시된 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치(100)는 제 1 신호선(111)에 전기적으로 결합된 TSV(130)와 동일한 임피던스를 갖는 더미(dummy) TSV(140)를 제 2 신호선(112)에 전기적으로 결합한다. 따라서, 제 1 반도체 칩(110)에 포함된 제 1 신호선(111)과 제 2 신호선(112)을 통해 전송되는 두 신호의 전송시간 차이를 보상할 수 있다. 따라서, 도 2에 도시된 D형 플립플롭(D-FF)은 샘플링 효율이 높다.

도 4는 도 1에 도시된 본 발명의 하나의 실시예에 따른 반도체 메모리 장치에서 사용되는 관통전극(TSV)을 포함하는 지연 모듈(105)의 하나의 예를 나타내는 회로도이다.

본 발명의 실시예들에서 사용되는 더미 TSV는 단독으로 전송선(112)에 전기적으로 결합될 수 있다. 또한, 도 4에 도시된 바와 같이 더미 TSV(106) 전 단에 인버터(INV1)를 포함하고, 후 단에 래치 회로(107)를 포함하는 지연 모듈(105)이 전송선(112)에 전기적으로 결합될 수도 있다. 래치 회로(107)는 인버터들(INV2, INV3)을 포함할 수 있다.

도 5는 본 발명의 제 2 실시예에 따른 적층 구조의 반도체 메모리 장치(200)를 나타내는 회로도이다.

도 5를 참조하면, 적층 구조의 반도체 메모리 장치(200)는 제 1 메모리 칩(210) 및 제 2메모리 칩(220)을 포함한다. 제 1 메모리 칩(210)은 제 1 메모리 코어(211), 제 1 입출력 회로(212), 지연동기루프(213) 및 리플리카 회로(214)를 포함하고, 제 2 메모리 칩(220)은 제 2 메모리 코어(221) 및 제 2 입출력 회로(222)를 포함한다. 제 1 입출력 회로(212)는 플립플롭들(FF1, FF2, FF3) 및 지연소자(DL1)를 포함한다.

도 5에는 2 개의 메모리 칩들(210, 220)을 갖는 적층 구조의 반도체 메모리 장치가 도시되어 있지만, 적층 구조의 반도체 메모리 장치(200)는 2 개 이상의 메모리 칩을 포함할 수 있다. 또한, 도 5에 도시된 적층 구조의 반도체 메모리 장치(200)는 맨 아래층에 위치한 메모리 칩(210)에만 지연동기루프(213) 및 리플리카 회로(214)가 포함되어 있다.

이하, 도 5에 도시된 적층 구조의 반도체 메모리 장치(200)의 동작에 대해 설명한다.

클럭 신호(CLK)는 라인(L13)를 통해 제 1 입출력 회로(212)에 인가되고, 라인(L14)을 통해 지연동기루프(213)에 인가된다. 또한, 클럭 신호(CLK)는 TSV(V3-V3P), 라인(L23)를 통해 제 2 메모리 칩(220)의 제 2 입출력 회로(222)에 인가된다. 커맨드 신호(CMD)는 라인(L12)를 통해 제 1 입출력 회로(212)에 인가되고, TSV(V2-V2P), 라인(L22)을 통해 제 2 메모리 칩(220)의 제 2 입출력 회로(222)에 인가된다. 입력 데이터(DI)는 라인(L11)을 통해 제 1 메모리 칩(210)의 제 1 입출력 회로(212)에 인가되고, TSV(V1-V1P), 라인(L21)을 통해 제 2 메모리 칩(220)의 제 2 입출력 회로(222)에 인가된다.

제 1 입출력 회로(212)는 클럭 신호(CLK) 및 커맨드 신호(CMD)에 응답하여 입력 데이터(DI)를 제 1 메모리 코어(211)에 저장하고, 제 1 메모리 코어(211)에 저장된 데이터를 출력한다. 리플리카 회로(214)는 지연동기루프(213)의 출력 단자로부터 지연동기루프(213)의 출력 신호가 사용될 내부 회로까지의 전송 시간에 대응하는 지연시간을 갖는다. 지연동기루프(213)는 클럭 신호(CLK)와 리플리카 회로(214)의 출력신호를 비교하고 반복적인 지연 동작을 통해 클럭 신호(CLK)를 리플리카 회로(214)의 출력신호와 동기시킨다. 지연동기루프(213)의 출력신호, 즉 동기된(locked) 내부 클럭 신호는 메모리 칩 내에 있는 내부 회로들에서 사용된다.

제 1 플립플롭(FF1)은 클럭 신호(CLK)에 응답하여 커맨드 신호(CMD)를 샘플링 한다. 제 2 플립플롭(FF2)은 제 1 플립플롭(FF1)의 출력신호에 응답하여 제 1 메모리 코어(211) 및 제 2 메모리 코어(221)로부터 출력되는 데이터를 샘플링하여 출력한다. 제 3 플립플롭(FF3)은 지연동기루프(213)의 출력신호에 응답하여 제 2 플립플롭(FF2)의 출력신호를 샘플링하여 출력한다. 지연 유닛(delay unit)(DL1)은 제 3 플립플롭(FF3)의 출력신호를 지연시켜 출력 데이터(DO)를 출력한다.

제 2 입출력 회로(222)는 클럭 신호(CLK) 및 커맨드 신호(CMD)에 응답하여 입력 데이터(DI)를 제 2 메모리 코어(221)에 저장하고, 제 2 메모리 코어(221)에 저장된 데이터를 출력한다. 제 2 메모리 칩(220)은 지연동기루프와 리플리카 회로를 포함하지 않는다. 또한, 제 2 메모리 칩(220)은 제 2 메모리 코어(221)에 저장된 데이터를 라인(L24), TSV(V4-V4P)를 통해 제 1 메모리 칩(210)의 제 1 입출력 회로(212)에 전송한다. 제 1 입출력 회로(212)는 제 2 입출력 회로(222)에서 출력된 데이터를 제 2 플립플롭(FF2), 제 3 플립플롭(FF3) 및 지연 유닛(DL1)을 통해 적층 구조의 반도체 메모리 장치(200)의 외부로 출력한다.

도 5에서, 데이터의 독출 경로, 즉 독출(read) 커맨드(CMD)가 제 2 입출력 회로(222)에 인가되고 제 2 메모리 코어(221)에 저장된 데이터가 TSV(V4-V4P)를 통해 제 1 입출력 회로(212)의 제 2 플립플롭(FF2)에 이르는 경로에서, 2 개의 TSV에 의한 시간 지연이 발생한다. 그러나, 독출 커맨드(CMD)가 제 1 입출력 회로(212) 내에 있는 제 1 플립플롭(FF1)을 통하여 제 2 플립플롭(FF2)의 클럭 단자에 이르는 경로에서 1 개의 TSV에 의한 시간 지연이 발생한다. 데이터 경로와 커맨드 경로의 지연시간이 다르기 때문에 제 2 플립플롭(FF2)은 제 2 입출력 회로(222)에서 출력된 데이터를 샘플링하는 데 오류가 발생할 수 있다.

도 5에 도시된 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치(200)는 TSV(V4-V4P)와 동일한 임피던스를 갖는 더미 TSV(DV1-DV1P)를 제 2 플립플롭(FF2)의 클럭 단자에 연결된 커맨드 경로에 삽입한다. 따라서, 적층 구조의 반도체 메모리 장치(200)는 지연 시간이 보상되고 샘플링 에러가 줄어든다.

도 6은 본 발명의 제 3 실시예에 따른 적층 구조의 반도체 메모리 장치(300)를 나타내는 회로도이다.

도 6을 참조하면, 적층 구조의 반도체 메모리 장치(300)는 제 1 메모리 칩(310) 및 제 2메모리 칩(320)을 포함한다. 제 1 메모리 칩(310)은 제 1 메모리 코어(311), 제 1 입출력 회로(312), 제 1 지연동기루프(313) 및 제 1 리플리카 회로(314)를 포함하고, 제 2 메모리 칩(220)은 제 2 메모리 코어(321), 제 2 입출력 회로(322), 제 2 지연동기루프(323) 및 제 2 리플리카 회로(324)를 포함한다. 제 1 입출력 회로(312)는 플립플롭들(FF4, FF5, FF6) 및 지연소자(DL2)를 포함하고, 제 2 입출력 회로(322)는 플립플롭들(FF8, FF9, FF10)을 포함한다.

도 6에는 2 개의 메모리 칩들(310, 320)을 갖는 적층 구조의 반도체 메모리 장치가 도시되어 있지만, 적층 구조의 반도체 메모리 장치(300)는 2 개 이상의 메모리 칩을 포함할 수 있다. 또한, 도 6에 도시된 적층 구조의 반도체 메모리 장치(200)에서는 반도체 메모리 장치를 구성하는 모든 메모리 칩(310, 320)에 지연동기루프 및 리플리카 회로가 포함되어 있다.

이하, 도 6에 도시된 적층 구조의 반도체 메모리 장치(300)의 동작에 대해 설명한다.

클럭 신호(CLK)는 라인(L33)를 통해 제 1 입출력 회로(312)에 인가되고, 라인(L34)을 통해 제 1 지연동기루프(313)에 인가된다. 또한, 클럭 신호(CLK)는 TSV(V7-V7P), 라인(L43)를 통해 제 2 메모리 칩(320)의 제 2 입출력 회로(322)에 인가된다. 커맨드 신호(CMD)는 라인(L32)를 통해 제 1 입출력 회로(312)에 인가되고, TSV(V6-V6P), 라인(L42)을 통해 제 2 메모리 칩(320)의 제 2 입출력 회로(322)에 인가된다. 입력 데이터(DI)는 라인(L31)을 통해 제 1 메모리 칩(310)의 제 1 입출력 회로(312)에 인가되고, TSV(V5-V5P), 라인(L41)을 통해 제 2 메모리 칩(320)의 제 2 입출력 회로(322)에 인가된다.

제 1 입출력 회로(312)는 클럭 신호(CLK) 및 커맨드 신호(CMD)에 응답하여 입력 데이터(DI)를 제 1 메모리 코어(311)에 저장하고, 제 1 메모리 코어(311)에 저장된 데이터를 출력한다. 리플리카 회로(314)는 제 1 지연동기루프(313)의 출력 단자로부터 지연동기루프(313)의 출력 신호가 사용될 내부 회로까지의 전송 시간에 대응하는 지연시간을 갖는다. 제 1 지연동기루프(313)는 클럭 신호(CLK)와 제 1 리플리카 회로(314)의 출력신호를 비교하고 반복적인 지연 동작을 통해 클럭 신호(CLK)를 제 1 리플리카 회로(314)의 출력신호와 동기시킨다. 제 1 지연동기루프(313)의 출력신호, 즉 동기된(locked) 내부 클럭 신호는 메모리 칩 내에 있는 내부 회로들에서 사용된다.

제 1 플립플롭(FF4)은 클럭 신호(CLK)에 응답하여 커맨드 신호(CMD)를 샘플링 한다. 제 2 플립플롭(FF5)은 제 1 플립플롭(FF4)의 출력신호에 응답하여 제 1 메모리 코어(311)로부터 출력되는 데이터를 샘플링하여 출력한다. 제 3 플립플롭(FF6)은 제 1 지연동기루프(313)의 출력신호에 응답하여 제 2 플립플롭(FF5)의 출력신호를 샘플링하여 출력한다. 지연 유닛(delay unit)(DL2)은 제 3 플립플롭(FF6)의 출력신호를 지연시켜 출력 데이터(DO)를 출력한다.

제 2 입출력 회로(322)는 클럭 신호(CLK) 및 커맨드 신호(CMD)에 응답하여 입력 데이터(DI)를 제 2 메모리 코어(321)에 저장하고, 제 2 메모리 코어(321)에 저장된 데이터를 출력한다. 제 2 리플리카 회로(324)는 제 2 지연동기루프(323)의 출력 단자로부터 제 2 지연동기루프(323)의 출력 신호가 사용될 내부 회로까지의 전송 시간에 대응하는 지연시간을 갖는다. 제 2 지연동기루프(313)는 클럭 신호(CLK)와 제 2 리플리카 회로(324)의 출력신호를 비교하고 반복적인 지연 동작을 통해 클럭 신호(CLK)를 제 2 리플리카 회로(324)의 출력신호와 동기시킨다. 제 2 지연동기루프(323)의 출력신호, 즉 동기된(locked) 내부 클럭 신호는 메모리 칩 내에 있는 내부 회로들에서 사용된다.

제 2 메모리 칩(320)은 제 2 메모리 코어(321)에 저장된 데이터를 제 6 플립플롭(FF9), 제 7 플립플롭(FF10) 및 TSV(V8-V8P)를 통해 제 1 메모리 칩(310)의 제 1 입출력 회로(312)에 전송한다. 제 1 입출력 회로(312)는 제 2 입출력 회로(322)에서 출력된 데이터를 지연 유닛(DL2)을 통해 적층 구조의 반도체 메모리 장치(300)의 외부로 출력한다.

도 6에서, 데이터의 독출 경로, 즉 독출(read) 커맨드(CMD)가 제 2 입출력 회로(322)에 인가되고 제 2 메모리 코어(321)에 저장된 데이터가 TSV(V8-V8P)를 통해 제 1 입출력 회로(312)의 지연 유닛(DL2)에 이르는 경로에 TSV(V8-V8P)에 의한 시간 지연이 발생한다. 따라서, 제 4 플립플롭(FF7)과 지연 유닛(DL3)으로 구성되는 제 1 리플리카 회로(314)의 지연시간에 TSV(V8-V8P)에 의한 시간 지연을 더할 필요가 있다. 도 6에 도시된 바와 같이, TSV(V8-V8P)과 동일한 임피던스를 갖는 더미 TSV(DV2-DV2P)를 제 4 플립플롭(FF7)과 지연 유닛(DL3) 사이에 삽입할 수 있다.

같은 식으로, 제 2 메모리 칩(320)에 있는 제 8 플립플롭(FF11)과 지연 유닛(DL4)으로 구성되는 제 2 리플리카 회로(324)의 지연 시간에 TSV(V8-V8P)에 의한 시간 지연을 더할 필요가 있다. 도 6에 도시된 바와 같이, TSV(V8-V8P)과 동일한 임피던스를 갖는 더미 TSV(DV4-DV4P)를 제 8 플립플롭(FF11)과 지연 유닛(DL4) 사이에 삽입할 수 있다.

도 6에 도시된 바와 같이, 제 2 메모리 칩(320)에 포함된 제 2 리플리카 회로(324)를 구성하는 지연 유닛(DL4)은 제 2 메모리 칩(320)보다 아래 층에 위치한 제 1 메모리 칩(310)에 포함된 지연 유닛을 사용할 수 있다.

또한, 클럭 신호(CLK)가 전송되는 라인(L34)은 TSV(V7-V7P)와 전기적으로 연결되고, 제 1 리플리카 회로(314)의 출력신호는 제 1 지연동기루프(313)에 의해 클럭 신호(CLK)와 비교된다. 따라서, 제 1 리플리카 회로(314)의 출력 단자에 TSV(V7-V7P)과 동일한 임피던스를 갖는 더미 TSV(DV3-DV3P)를 제 4 플립플롭(FF7)과 지연 유닛(DL3) 사이에 삽입할 수 있다.

같은 식으로, 제 2 메모리 칩(320)에 있는 제 2 리플리카 회로(324)의 출력신호는 제 2 지연동기루프(323)에 의해 클럭 신호(CLK)와 비교된다. 따라서, 제 2 리플리카 회로(324)의 출력 단자에 TSV(V7-V7P)과 동일한 임피던스를 갖는 더미 TSV(DV5-DV5P)를 제 8 플립플롭(FF11)과 지연 유닛(DL4) 사이에 삽입할 수 있다.

도 6에 도시된 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치(300)는 데이터의 출력 경로에 있는 TSV와 동일한 임피던스를 갖는 더미 TSV를 리플리카 회로에 삽입하여 지연 시간을 보상한다. 따라서, 적층 구조의 반도체 메모리 장치(300)에 포함된 지연동기루프가 정확한 내부 클럭 신호를 발생할 수 있다.

도 7은 본 발명의 제 4 실시예에 따른 적층 구조의 반도체 메모리 장치(400)를 나타내는 회로도이다. 도 7에 도시된 적층 구조의 반도체 메모리 장치(400)는 제 2 메모리 칩(320)에 있는 제 2 리플리카 회로(324) 부분이 도 6에 도시된 적층 구조의 반도체 메모리 장치(300)와 다르다.

도 6의 예에서, 제 2 메모리 칩(320)의 제 2 리플리카 회로(324)를 구성하는 지연 유닛(DL4)은 제 1 메모리 칩(310)에 포함된 지연 유닛을 사용한다. 그러나, 도 7의 예에서, 제 2 메모리 칩(320)의 제 2 리플리카 회로(324a)를 구성하는 지연 유닛(DL5)은 제 1 메모리 칩(310)에 포함된 지연 유닛을 사용하지 않고, 제 2 메모리 칩(320) 내에 포함된 지연 유닛을 사용한다.

도 8은 본 발명의 제 5 실시예에 따른 적층 구조의 반도체 메모리 장치(500)를 나타내는 회로도이다. 도 8은 복수의 메모리 칩을 포함하는 적층 구조의 반도체 메모리 장치를 구성하는 하나의 메모리 칩의 일부를 나타낸다. 도 8에 도시된 메모리 칩은 적층된 메모리 칩들 중 가장 아래에 위치한 메모리 칩일 수 있다.

도 8을 참조하면, 적층 구조의 반도체 메모리 장치(500)는 버퍼들(BUF1~BUF5), 플립플롭들(FF21~FF25), 커맨드 디코더(510) 및 비교기(520)를 포함한다.

온 다이 터미네이션 신호(ODT)는 버퍼(BUF1)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF21)에 의해 샘플링되고 비교기(520)에 입력된다. 칩 선택신호(CSB<1:0>)는 버퍼(BUF2)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF22)에 의해 샘플링되고 커맨드 디코더(510)에 입력된다. 로우 어드레스 스트로브 신호(RASB)는 버퍼(BUF3)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF23)에 의해 샘플링되고 커맨드 디코더(510)에 입력된다. 칼럼 어드레스 스트로브 신호(CASB)는 버퍼(BUF4)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF24)에 의해 샘플링되고 커맨드 디코더(510)에 입력된다. 기입(write) 인에이블 신호(WEB)는 버퍼(BUF5)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF25)에 의해 샘플링되고 커맨드 디코더(510)에 입력된다. 커맨드 디코더(510)는 플립플롭들(FF22~FF25)의 출력신호들에 대해 디코딩을 수행하고 기입 신호(WRITE)를 발생한다. 비교기(520)는 플립플롭(FF21)의 출력신호와 커맨드 디코더(510)의 출력신호인 기입 신호(WRITE)를 비교하여 내부 온 다이 터미네이션 신호(ODTS)를 발생한다.

동기된(synchronous) 온 다이 터미네이션 신호(ODT)를 사용하는 적층 구조의반도체 메모리 장치는 온 다이 터미네이션 신호(ODT)를 기입(write)커맨드와 비교하여 내부 온 다이 터미네이션 신호(ODTS)를 발생한다. 커맨드 신호들(CSB, RASB, CASB, WEB, CLK)은 TSV들(V11, V12, V13, V14)을 통해 맨 아래에 위치한 메모리 칩에서 맨 위에 위치한 메모리 칩으로 전송된다. 온 다이 터미네이션 신호(ODT)는 적층 구조의 반도체 메모리 장치의 내부와 외부 사이에 데이터의 입출력에만 관계되고, 적층된 메모리 칩들 사이에는 전송되지 않는다. 따라서, 온 다이 터미네이션 신호(ODT)가 비교기(520)까지 전송되는 라인에는 TSV가 결합되지 않는다.

하나의 메모리 칩, 예를 들면 맨 아래 층에 위치한 메모리 칩의 비교기(520)에서 온 다이 터미네이션 신호(ODT)는 커맨드 신호들(CSB, RASB, CASB, WEB, CLK)을 디코딩하여 발생된 기입 신호(WRITE)와 비교된다. 도 8에 도시된 적층 구조의 반도체 메모리 장치(500)는 TSV들(V11, V12, V13, V14) 각각과 동일한 임피던스를 갖는 더미 TSV(DV11)를 온 다이 터미네이션 신호(ODT)가 전송되는 경로에 전기적으로 결합한다.

따라서, 도 8에 도시된 적층 구조의 반도체 메모리 장치(500)는 정확한 타이밍을 갖는 내부 온 다이 터미네이션 신호(ODTS)를 발생할 수 있다.

도 9는 본 발명의 제 6 실시예에 따른 적층 구조의 반도체 메모리 장치(600)를 나타내는 회로도이다. 도 9는 복수의 메모리 칩을 포함하는 적층 구조의 반도체 메모리 장치를 구성하는 하나의 메모리 칩의 일부를 나타낸다. 도 9에 도시된 메모리 칩은 적층된 메모리 칩들 중 가장 아래에 위치한 메모리 칩일 수 있다.

도 9를 참조하면, 적층 구조의 반도체 메모리 장치(600)는 버퍼들(BUF11~BUF15), 플립플롭들(FF31~FF35), 멀티플렉서(610) 및 커맨드 디코더(620)를 포함한다.

제 1 칩 선택신호(CS0B)는 버퍼(BUF11)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF31)에 의해 샘플링된다. 제 2 칩 선택신호(CS1B)는 버퍼(BUF12)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF32)에 의해 샘플링된다. 로우 어드레스 스트로브 신호(RASB)는 버퍼(BUF13)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF33)에 의해 샘플링되고 커맨드 디코더(620)에 입력된다. 칼럼 어드레스 스트로브 신호(CASB)는 버퍼(BUF14)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF34)에 의해 샘플링되고 커맨드 디코더(620)에 입력된다. 기입(write) 인에이블 신호(WEB)는 버퍼(BUF15)에 의해 버퍼링되고, 클럭 신호(CLK)에 응답하여 플립플롭(FF35)에 의해 샘플링되고 커맨드 디코더(620)에 입력된다.

멀티플렉서(610)는 플립플롭(FF31)의 출력신호와 플립플롭(FF32)의 출력신호 중에서 하나를 선택한다. 커맨드 디코더(620)는 플립플롭들(FF33, FF34, FF35)의 출력신호들 및 멀티플렉서(610)의 출력신호에 대해 디코딩을 수행하고 메모리 칩에서 사용되는 액티브 신호(ACTIVE), 기입 신호(WRITE), 독출 신호(READ) 등의 커맨드 신호들을 발생한다.

복수의 랭크(rank)를 갖는 적층 구조의 반도체 메모리 장치에서, 칩 선택신호들은 외부에서 가장 아래에 위치한 메모리 칩에 입력된다. 칩 선택신호들은 TSV들을 통해 가장 아래에 위치한 메모리 칩으로부터 각 메모리 칩들에 전송된다. 도 9에서, 칩 선택신호들(CS0B, CS1B)을 제외한 커맨드 신호들(RASB, CASB, WEB)은 TSV들(V16, V17, V18)을 통해 맨 아래에 위치한 메모리 칩에서 맨 위에 위치한 메모리 칩으로 전송된다. 맨 아래 층에 위치한 메모리 칩에 대응하는 칩 선택신호들(CS0B)는 맨 아래 층에 위치한 메모리 칩에서만 사용되고, 나머지 칩 선택신호들은 대응하는 메모리 칩에서 사용된다. 칩 선택신호(CS1B)는 TSV를 통해 대응하는 메모리 칩에 전송되지만, 칩 선택신호(CS0B)가 전송되는 라인에는 TSV가 전기적으로 결합되지 않는다.

맨 아래 층에 위치한 메모리 칩에 대응하는 칩 선택신호(CS0B)는 TSV들(V16, V17, V18)과 전기적으로 결합된 라인을 통해 인가된 커맨드 신호들(RASB, CASB, WEB)과 함께 커맨드 디코더(620)에서 비교된다. 따라서, 맨 아래 층에 위치한 메모리 칩에 대응하는 칩 선택신호(CS0B)가 전송되는 경로에 TSV들(V16, V17, V18) 각각과 동일한 임피던스를 갖는 더미 TSV(DV12)를 전기적으로 결합한다.

따라서, 도 9에 도시된 적층 구조의 반도체 메모리 장치(600)는 맨 아래 층에 위치한 메모리 칩에서 칩 선택신호를 포함한 커맨드 신호들을 정확히 디코딩할 수 있다.

도 10은 본 발명의 제 7 실시예에 따른 적층 구조의 반도체 메모리 장치(700)를 나타내는 단면도이다.

도 10을 참조하면, 적층 구조의 반도체 메모리 장치(700)는 프로세서 칩(710) 및 프로세서 칩(710) 위에 적층된 메모리 칩들(720, 730)을 포함한다. 도 10에 도시된 바와 같이, 메모리 칩들(720, 730)은 각각 실리콘 기판(silicon substrate)과 메탈 층(metal layer)으로 구성된다. 메탈 층은 하부 전극들, 상부 전극들 및 연결 라인들을 포함한다. 도 10에서, 연결 라인들은 화살표로 표시되어 있다. 적층 구조의 반도체 메모리 장치(700)는 메모리 칩들 간의 연결을 위해 비아 미들(Via middle) 공정을 사용하여 TSV를 실리콘 기판에 형성한다. 비아 미들 공정을 사용하면 메모리 칩들의 메탈 층이 형성되기 전에 TSV를 형성할 수 있다.

제 1 메모리 칩(720)의 실리콘 기판에는 관통 전극(Through-Silicon Via; TSV)들(V21, V22, V25, V26)이 위치한다. 제 1 메모리 칩(720)의 메탈 층에는 하부 전극들(M21, M22, M25, M26), 상부 전극들(M21a, M22a, M25a, M26a), 및 하부 전극들(M21, M22, M25, M26) 각각과 상부 전극들(M21a, M22a, M25a, M26a) 각각을 전기적으로 연결하는 연결 라인들(CL23, CL24, CL25, CL26, CL27)을 포함한다.

제 2 메모리 칩(730)의 실리콘 기판에는 TSV들(V31, V32, V35, V36)이 위치한다. 제 2 메모리 칩(730)의 메탈 층에는 하부 전극들(M31, M32, M35, M36), 상부 전극들(M31a, M32a, M35a, M36a), 및 하부 전극들(M31, M32, M35, M36) 각각과 상부 전극들(M31a, M32a, M35a, M36a) 각각을 전기적으로 연결하는 연결 라인들(CL33, CL34, CL35, CL36, CL37)을 포함한다.

프로세서 칩(710)과 제 1 메모리 칩(720) 사이, 제 1 메모리 칩(720)과 제 2 메모리 칩(730) 사이에는 각각 범프(BUMP)들이 위치한다. 각각의 범프들은 반도체 칩들 각각을 전기적으로 연결한다. 메모리 칩들(720, 730) 각각에 포함된 하부 전극들 및 상부 전극들은 각각 대응하는 패드(pad)와 전기적으로 연결된다. 따라서, 메모리 칩들(720, 730) 각각에 포함된 하부 전극들 및 상부 전극들은 각각 대응하는 패드로 볼 수 있다.

어드레스 신호(ADDR)와 데이터(DQ)는 메모리 칩들(720, 730) 각각의 동일한 위치에 있는 TSV들, 하부 전극들, 상부 전극들 및 연결 라인들을 통해 프로세서 칩(710)으로부터 메모리 칩들(720, 730)에 전송된다.

예를 들어, 어드레스 신호(ADDR)는 제 1 메모리 칩(720)의 상부 전극(M21a), 연결 라인(CL26), 제 1 메모리 칩(720)의 하부 전극(M21), 제 2 메모리 칩(730)의 상부 전극(M31a), 연결 라인(CL36), 제 2 메모리 칩(730)의 하부 전극(M31)을 통해 프로세서 칩(710)으로부터 메모리 칩들(720, 730)에 전송된다.

또한, 데이터(DQ)는 제 1 메모리 칩(720)의 상부 전극(M22a), 연결 라인(CL27), 제 1 메모리 칩(720)의 하부 전극(M22), 제 2 메모리 칩(730)의 상부 전극(M32a), 연결 라인(CL37), 제 2 메모리 칩(730)의 하부 전극(M32)을 통해 프로세서 칩(710)으로부터 메모리 칩들(720, 730)에 전송된다.

칩 선택 신호들(CS0B, CS1B)에 대해서는, 제 1 메모리 칩(720)과 제 2 메모리 칩(730)이 동일한 위치가 아니라 다른 위치의 패드끼리 전기적으로 연결된다.

예를 들어, 제 1 메모리 칩(720)의 상부 전극(M25a)에 제 2 칩 선택신호(CS1B)가 인가되고, 상부 전극(M26a)에 제 1 칩 선택신호(CS0B)가 인가될 수 있다.

제 1 메모리 칩(720)의 상부 전극(M23a)은 연결 라인(CL21)을 통해 제 1 메모리 칩(720)의 하부 전극(M24)에 전기적으로 연결되고, 제 1 메모리 칩(720)의 하부 전극(M24)은 TSV(V24)와 범프(BUMP)를 통해 제 2 메모리 칩(730)의 상부 전극(M34a)에 전기적으로 연결된다. 제 2 메모리 칩(730)의 상부 전극(M34a)은 연결 라인(CL32)을 통해 제 2 메모리 칩(730)의 하부 전극(M35)에 전기적으로 연결된다.

제 1 메모리 칩(720)의 상부 전극(M24a)은 연결 라인(CL22)을 통해 제 1 메모리 칩(720)의 하부 전극(M25)에 전기적으로 연결되고, 제 1 메모리 칩(720)의 하부 전극(M25)은 TSV(V25)와 범프(BUMP)를 통해 제 2 메모리 칩(730)의 상부 전극(M35a)에 전기적으로 연결된다. 제 2 메모리 칩(730)의 상부 전극(M35a)은 연결 라인(CL33)을 통해 제 2 메모리 칩(730)의 하부 전극(M36)에 전기적으로 연결된다.

제 1 메모리 칩(720)의 상부 전극(M25a)은 연결 라인(CL23)을 통해 제 1 메모리 칩(720)의 하부 전극(M26)에 전기적으로 연결되고, 제 1 메모리 칩(720)의 하부 전극(M26)은 TSV(V26)와 범프(BUMP)를 통해 제 2 메모리 칩(730)의 상부 전극(M36a)에 전기적으로 연결된다. 제 2 메모리 칩(730)의 상부 전극(M36a)은 연결 라인(CL34)을 통해 입력 버퍼(731)에 전기적으로 연결된다.

따라서, 제 2 칩 선택신호(CS1B)는 제 1 메모리 칩(720)의 상부 전극(M25a), 제 1 메모리 칩(720)의 하부 전극(M26), TSV(V26), 제 2 메모리 칩(730)의 상부 전극(M36a)을 지나서 제 2 메모리 칩(730)에 포함된 입력 버퍼(731)에 인가된다. 따라서, 제 2 칩 선택신호(CS1B)에 의해 제 2 메모리 칩(730)이 선택될 수 있다.

제 1 메모리 칩(720)의 상부 전극(M26a)은 연결 라인(CL24)을 통해 입력 버퍼(721)에 전기적으로 연결된다.

따라서, 제 1 칩 선택신호(CS0B)는 제 1 메모리 칩(720)의 상부 전극(M26a)을 통해 제 1 메모리 칩(720)에 포함된 입력 버퍼(721)에 인가된다. 따라서, 제 1 칩 선택신호(CS0B)에 의해 제 1 메모리 칩(720)이 선택될 수 있다.

도 10을 참조하여 상술한 바와 같이, 적층 구조의 반도체 메모리 장치(700)는 적층된 메모리 칩들 간에 칩 선택신호가 전송되는 경로에 있는 전극들을 비대칭으로 연결함으로써, 칩 식별신호를 사용하지 않고 자동으로 적층된 메모리 칩들을 식별할 수 있다. 또한, 적층 구조의 반도체 메모리 장치(700)는 후술하는 바와 같이, 칩 선택신호들(CS0B, CS1B, CS2B, CS3B)이 전송되는 전송선들의 입피던스를 매칭시킴으로써 비교되는 신호들 사이의 지연시간을 보상할 수 있다.

도 10에 도시된 적층 구조의 반도체 메모리 장치(700)는 칩 선택신호의 전송을 위해 준비된 전극들 및 TSV들 중에서 사용되지 않는 전극들 및 TSV들을 사용하여 각 칩 전송 선들의 임피던스들을 매칭시킨다.

제 1 칩 선택신호(CS0B)는 제 1 메모리 칩(720)에서 사용되고, 제 2 메모리 칩(730)에서는 사용되지 않는다. 제 1 메모리 칩(720) 내에서 커맨드 신호들과 제 1 칩 선택신호(CS0B)를 에러(error) 없이 비교하기 위해서는 제 1 칩 선택신호(CS0B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 1 칩 선택신호(CS0B)가 인가되는 제 1 메모리 칩(720)의 상부 전극(M26a)은 연결 라인(CL25), 제 1 메모리 칩(720)의 하부 전극(M25), TSV(V25), 제 2 메모리 칩(730)의 상부 전극(M35a), 연결 라인(CL33), 제 2 메모리 칩(730)의 하부 전극(M36), 및 TSV(V36)에 전기적으로 연결된다.

제 2 칩 선택신호(CS1B)는 제 2 메모리 칩(730)에서 사용된다. 제 2 메모리 칩(730) 내에서 커맨드 신호들과 제 2 칩 선택신호(CS1B)를 에러(error) 없이 비교하기 위해서는 제 2 칩 선택신호(CS1B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 2 칩 선택신호(CS1B)가 인가되는 제 2 메모리 칩(730)의 상부 전극(M36a)은 연결 라인(CL35), 제 2 메모리 칩(730)의 하부 전극(M35), TSV(V35)에 전기적으로 연결된다. 도 10에 도시된 바와 같이, 적층 구조의 반도체 메모리 장치(700)가 2 개의 메모리 칩들(720, 730)을 포함하는 경우, 제 2 칩 선택신호(CS1B)가 전송되는 경로의 지연시간을 보상하지 않아도 제 2 메모리 칩(730) 내에서 커맨드 신호들과 제 2 칩 선택신호(CS1B)는 에러(error) 없이 비교할 수 있다.

도 11은 본 발명의 제 8 실시예에 따른 적층 구조의 반도체 메모리 장치(800)를 나타내는 단면도이다.

도 11을 참조하면, 적층 구조의 반도체 메모리 장치(800)는 프로세서 칩(810) 및 프로세서 칩(810) 위에 적층된 복수의 메모리 칩들(820, 830, 840, 50)을 포함한다. 도 11에 도시된 바와 같이, 메모리 칩들(820, 830, 840, 850)은 각각 실리콘 기판(silicon substrate)과 메탈 층(metal layer)으로 구성된다. 메탈 층은 하부 전극들, 상부 전극들 및 연결 라인들을 포함한다. 도 11에서, 연결 라인들은 화살표로 표시되어 있다. 적층 구조의 반도체 메모리 장치(800)는 메모리 칩들 간의 연결을 위해 비아 미들(Via middle) 공정을 사용하여 TSV를 실리콘 기판에 형성한다. 비아 미들 공정을 사용하면 메모리 칩들의 메탈 층이 형성되기 전에 TSV를 형성할 수 있다.

제 1 메모리 칩(820)의 실리콘 기판에는 관통 전극(Through-Silicon Via; TSV)들(V21, V22, V23, V24, V25, V26)이 위치한다. 제 1 메모리 칩(820)의 메탈 층에는 하부 전극들(M21, M22, M23, M24, M25, M26), 상부 전극들(M21a, M22a, M23a, M24a, M25a, M26a), 및 하부 전극들(M21, M22, M23, M24, M25, M26) 각각과 상부 전극들(M21a, M22a, M23a, M24a, M25a, M26a) 각각을 전기적으로 연결하는 연결 라인들(CL21~CL26)을 포함한다.

제 2 메모리 칩(830)의 실리콘 기판에는 TSV들(V31, V32, V33, V34, V35, V36)이 위치한다. 제 2 메모리 칩(830)의 메탈 층에는 하부 전극들(M31, M32, M33, M34, M35, M36), 상부 전극들(M31a, M32a, M33a, M34a, M35a, M36a), 및 하부 전극들(M31, M32, M33, M34, M35, M36) 각각과 상부 전극들(M31a, M32a, M33a, M34a, M35a, M36a) 각각을 전기적으로 연결하는 연결 라인들(CL31~CL36)을 포함한다.

제 3 메모리 칩(840)의 실리콘 기판에는 TSV들(V41, V42, V43, V44, V45, V46)이 위치한다. 제 3 메모리 칩(840)의 메탈 층에는 하부 전극들(M41, M42, M43, M44, M45, M46), 상부 전극들(M41a, M42a, M43a, M44a, M45a, M46a), 및 하부 전극들(M41, M42, M43, M44, M45, M46) 각각과 상부 전극들(M41a, M42a, M43a, M44a, M45a, M46a) 각각을 전기적으로 연결하는 연결 라인들(CL41~CL46)을 포함한다.

제 4 메모리 칩(850)의 실리콘 기판에는 TSV들(V51, V52, V53, V54, V55, V56)이 위치한다. 제 4 메모리 칩(850)의 메탈 층에는 하부 전극들(M51, M52, M53, M54, M55, M56), 상부 전극들(M51a, M52a, M53a, M54a, M55a, M56a), 및 하부 전극들(M51, M52, M53, M54, M55, M56) 각각과 상부 전극들(M51a, M52a, M53a, M54a, M55a, M56a) 각각을 전기적으로 연결하는 연결 라인들(CL51~CL56)을 포함한다.

프로세서 칩(810)과 제 1 메모리 칩(820) 사이, 제 1 메모리 칩(820)과 제 2 메모리 칩(830) 사이, 제 2 메모리 칩(830)과 제 3 메모리 칩(840) 사이에는 각각 범프(BUMP)들이 위치한다. 각각의 범프들은 반도체 칩들 각각을 전기적으로 연결한다. 메모리 칩들(820, 830, 840, 850) 각각에 포함된 하부 전극들 및 상부 전극들은 각각 대응하는 패드(pad)와 전기적으로 연결된다. 따라서, 메모리 칩들(820, 830, 840, 850) 각각에 포함된 하부 전극들 및 상부 전극들은 각각 대응하는 패드로 볼 수 있다.

어드레스 신호(ADDR)와 데이터(DQ)는 메모리 칩들(820, 830, 840, 850) 각각의 동일한 위치에 있는 TSV들, 하부 전극들, 상부 전극들 및 연결 라인들을 통해 프로세서 칩(810)으로부터 메모리 칩들(820, 830, 840, 850)에 전송된다.

예를 들어, 어드레스 신호(ADDR)는 제 1 메모리 칩(820)의 제 1 상부 전극(M21a), 연결 라인(CL26), 제 1 메모리 칩(820)의 제 1 하부 전극(M21), 제 2 메모리 칩(830)의 제 1 상부 전극(M31a), 연결 라인(CL36), 제 2 메모리 칩(830)의 제 1 하부 전극(M31), 제 3 메모리 칩(840)의 제 1 상부 전극(M41a), 연결 라인(CL46), 제 3 메모리 칩(840)의 제 1 하부 전극(M41), 제 4 메모리 칩(850)의 제 1 상부 전극(M51a), 연결 라인(CL56), 제 4 메모리 칩(850)의 제 1 하부 전극(M51)을 통해 프로세서 칩(810)으로부터 메모리 칩들(820, 830, 840, 850)에 전송된다.

또한, 데이터(DQ)는 제 1 메모리 칩(820)의 제 2 상부 전극(M22a), 연결 라인(CL27), 제 1 메모리 칩(820)의 제 2 하부 전극(M22), 제 2 메모리 칩(830)의 제 2 상부 전극(M32a), 연결 라인(CL37), 제 2 메모리 칩(830)의 제 2 하부 전극(M32), 제 3 메모리 칩(840)의 제 2 상부 전극(M42a), 연결 라인(CL47), 제 3 메모리 칩(840)의 제 2 하부 전극(M42), 제 4 메모리 칩(850)의 제 2 상부 전극(M52a), 연결 라인(CL57), 제 4 메모리 칩(850)의 제 2 하부 전극(M52)을 통해 프로세서 칩(810)으로부터 메모리 칩들(820, 830, 840, 850)에 전송된다.

칩 선택 신호들(CS0B, CS1B, CS2B, CS3B)에 대해서는, 맨 아래층에 위치한 제 1 메모리 칩(820)에서 맨 위층에 위치한 제 4 메모리 칩(850)까지 동일한 위치가 아니라 다른 위치의 패드끼리 전기적으로 연결된다.

예를 들어, 제 1 메모리 칩(820)의 제 3 상부 전극(M23a)에 제 4 칩 선택신호(CS3B)가 인가되고, 제 4 상부 전극(M24a)에 제 3 칩 선택신호(CS2B)가 인가되고, 제 5 상부 전극(M25a)에 제 2 칩 선택신호(CS1B)가 인가되고, 제 6 상부 전극(M26a)에 제 1 칩 선택신호(CS0B)가 인가될 수 있다.

제 1 메모리 칩(20)의 제 3 상부 전극(M23a)은 연결 라인(CL21)을 통해 제 1 메모리 칩(820)의 제 4 하부 전극(M24)에 전기적으로 연결되고, 제 1 메모리 칩(820)의 제 4 하부 전극(M24)은 TSV(V24)와 범프(BUMP)를 통해 제 2 메모리 칩(830)의 제 4 상부 전극(M34a)에 전기적으로 연결된다. 제 2 메모리 칩(830)의 제 4 상부 전극(M34a)은 연결 라인(CL32)을 통해 제 2 메모리 칩(830)의 제 5 하부 전극(M35)에 전기적으로 연결되고, 제 2 메모리 칩(830)의 제 5 하부 전극(M35)은 TSV(V35)와 범프(BUMP)를 통해 제 3 메모리 칩(840)의 제 5 상부 전극(M45a)에 전기적으로 연결된다. 제 3 메모리 칩(840)의 제 5 상부 전극(M45a)은 연결 라인(CL43)을 통해 제 3 메모리 칩(840)의 제 6 하부 전극(M46)에 전기적으로 연결되고, 제 3 메모리 칩(840)의 제 6 하부 전극(M46)은 TSV(V46)와 범프(BUMP)를 통해 제 4 메모리 칩(850)의 제 6 상부 전극(M56a)에 전기적으로 연결된다. 제 4 메모리 칩(850)의 제 6 상부 전극(M56a)은 연결 라인(CL54)을 통해 입력 버퍼(751)에 전기적으로 연결된다.

따라서, 제 4 칩 선택신호(CS3B)는 제 1 메모리 칩(820)의 제 3 상부 전극(M23a), 제 1 메모리 칩(820)의 제 4 하부 전극(M24), TSV(V24), 제 2 메모리 칩(830)의 제 4 상부 전극(M34a), 제 2 메모리 칩(830)의 제 5 하부 전극(M35), TSV(V35), 제 3 메모리 칩(840)의 제 5 상부 전극(M45a), 제 3 메모리 칩(840)의 제 6 하부 전극(M46), TSV(V46), 제 4 메모리 칩(850)의 제 6 상부 전극(M56a)을 지나서 제 4 메모리 칩(850)에 포함된 입력 버퍼(851)에 인가된다. 따라서, 제 4 칩 선택신호(CS3B)에 의해 제 4 메모리 칩(850)이 선택될 수 있다.

제 1 메모리 칩(820)의 제 4 상부 전극(M24a)은 연결 라인(CL22)을 통해 제 1 메모리 칩(820)의 제 5 하부 전극(M25)에 전기적으로 연결되고, 제 1 메모리 칩(820)의 제 5 하부 전극(M25)은 TSV(V25)와 범프(BUMP)를 통해 제 2 메모리 칩(830)의 제 5 상부 전극(M35a)에 전기적으로 연결된다. 제 2 메모리 칩(830)의 제 5 상부 전극(M35a)은 연결 라인(CL33)을 통해 제 2 메모리 칩(830)의 제 6 하부 전극(M36)에 전기적으로 연결되고, 제 2 메모리 칩(830)의 제 6 하부 전극(M36)은 TSV(V36)와 범프(BUMP)를 통해 제 3 메모리 칩(840)의 제 6 상부 전극(M46a)에 전기적으로 연결된다. 제 3 메모리 칩(840)의 제 6 상부 전극(M46a)은 연결 라인(CL44)을 통해 입력 버퍼(841)에 전기적으로 연결된다.

따라서, 제 3 칩 선택신호(CS2B)는 제 1 메모리 칩(820)의 제 4 상부 전극(M24a), 제 1 메모리 칩(820)의 제 5 하부 전극(M25), TSV(V25), 제 2 메모리 칩(830)의 제 5 상부 전극(M35a), 제 2 메모리 칩(830)의 제 6 하부 전극(M36), TSV(V36), 제 3 메모리 칩(840)의 제 6 상부 전극(M46a)을 지나서 제 3 메모리 칩(840)에 포함된 입력 버퍼(741)에 인가된다. 따라서, 제 3 칩 선택신호(CS2B)에 의해 제 3 메모리 칩(840)이 선택될 수 있다.

제 1 메모리 칩(820)의 제 5 상부 전극(M25a)은 연결 라인(CL23)을 통해 제 1 메모리 칩(820)의 제 6 하부 전극(M26)에 전기적으로 연결되고, 제 1 메모리 칩(820)의 제 6 하부 전극(M26)은 TSV(V26)와 범프(BUMP)를 통해 제 2 메모리 칩(830)의 제 6 상부 전극(M36a)에 전기적으로 연결된다. 제 2 메모리 칩(830)의 제 6 상부 전극(M36a)은 연결 라인(CL34)을 통해 입력 버퍼(831)에 전기적으로 연결된다.

따라서, 제 2 칩 선택신호(CS1B)는 제 1 메모리 칩(820)의 제 5 상부 전극(M25a), 제 1 메모리 칩(820)의 제 6 하부 전극(M26), TSV(V26), 제 2 메모리 칩(830)의 제 6 상부 전극(M36a)을 지나서 제 2 메모리 칩(830)에 포함된 입력 버퍼(831)에 인가된다. 따라서, 제 2 칩 선택신호(CS1B)에 의해 제 2 메모리 칩(830)이 선택될 수 있다.

제 1 메모리 칩(820)의 제 6 상부 전극(M26a)은 연결 라인(CL24)을 통해 입력 버퍼(821)에 전기적으로 연결된다.

따라서, 제 1 칩 선택신호(CS0B)는 제 1 메모리 칩(820)의 제 6 상부 전극(M26a)을 통해 제 1 메모리 칩(820)에 포함된 입력 버퍼(821)에 인가된다. 따라서, 제 1 칩 선택신호(CS0B)에 의해 제 1 메모리 칩(820)이 선택될 수 있다.

도 11을 참조하여 상술한 바와 같이, 적층 구조의 반도체 메모리 장치(800)는 적층된 메모리 칩들 간에 칩 선택신호가 전송되는 경로에 있는 전극들을 비대칭으로 연결함으로써, 칩 식별신호를 사용하지 않고 자동으로 적층된 메모리 칩들을 식별할 수 있다. 또한, 적층 구조의 반도체 메모리 장치(800)는 후술하는 바와 같이, 칩 선택신호들(CS0B, CS1B, CS2B, CS3B)이 전송되는 전송선들의 입피던스를 매칭시킴으로써 비교되는 신호들 사이의 지연시간을 보상할 수 있다.

도 11에 도시된 적층 구조의 반도체 메모리 장치(800)는 칩 선택신호의 전송을 위해 준비된 전극들 및 TSV들 중에서 사용되지 않는 전극들 및 TSV들을 사용하여 각 칩 전송 선들의 임피던스들을 매칭시킨다.

제 1 칩 선택신호(CS0B)는 제 1 메모리 칩(820)에서 사용되고, 제 2 메모리 칩(830), 제 3 메모리 칩(840) 및 제 4 메모리 칩(850)에서는 사용되지 않는다. 제 1 메모리 칩(820) 내에서 커맨드 신호들과 제 1 칩 선택신호(CS0B)를 에러(error) 없이 비교하기 위해서는 제 1 칩 선택신호(CS0B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 1 칩 선택신호(CS0B)가 인가되는 제 1 메모리 칩(820)의 제 6 상부 전극(M26a)은 연결 라인(CL25), 제 1 메모리 칩(820)의 제 3 하부 전극(M23), TSV(V23), 제 2 메모리 칩(830)의 제 3 상부 전극(M33a), 연결 라인(CL31), 제 2 메모리 칩(830)의 제 4 하부 전극(M34), TSV(V34), 제 3 메모리 칩(840)의 제 4 상부 전극(M44a), 연결 라인(CL42), 제 3 메모리 칩(840)의 제 5 하부 전극(M45), TSV(V45), 제 4 메모리 칩(850)의 제 5 상부 전극(M55a), 연결 라인(CL53), 제 4 메모리 칩(850)의 제 6 하부 전극(M56) 및 TSV(V56)에 전기적으로 연결된다.

제 2 칩 선택신호(CS1B)는 제 2 메모리 칩(830)에서 사용되고, 제 3 메모리 칩(840) 및 제 4 메모리 칩(850)에서는 사용되지 않는다. 제 2 메모리 칩(830) 내에서 커맨드 신호들과 제 2 칩 선택신호(CS1B)를 에러(error) 없이 비교하기 위해서는 제 2 칩 선택신호(CS1B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 2 칩 선택신호(CS1B)가 인가되는 제 2 메모리 칩(830)의 제 6 상부 전극(M36a)은 연결 라인(CL35), 제 2 메모리 칩(830)의 제 3 하부 전극(M33), TSV(V33), 제 3 메모리 칩(830)의 제 3 상부 전극(M43a), 연결 라인(CL41), 제 3 메모리 칩(840)의 제 4 하부 전극(M44), TSV(V44), 제 4 메모리 칩(850)의 제 4 상부 전극(M54a), 연결 라인(CL52), 제 4 메모리 칩(850)의 제 5 하부 전극(M55) 및 TSV(V55)에 전기적으로 연결된다.

제 3 칩 선택신호(CS2B)는 제 3 메모리 칩(840)에서 사용되고, 제 4 메모리 칩(850)에서는 사용되지 않는다. 제 3 메모리 칩(840) 내에서 커맨드 신호들과 제 3 칩 선택신호(CS2B)를 에러(error) 없이 비교하기 위해서는 제 3 칩 선택신호(CS2B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 3 칩 선택신호(CS2B)가 인가되는 제 3 메모리 칩(840)의 제 6 상부 전극(M46a)은 연결 라인(CL45), 제 3 메모리 칩(840)의 제 3 하부 전극(M43), TSV(V43), 제 4 메모리 칩(850)의 제 3 상부 전극(M53a), 연결 라인(CL51), 제 4 메모리 칩(850)의 제 4 하부 전극(M54) 및 TSV(V54)에 전기적으로 연결된다.

제 4 칩 선택신호(CS3B)는 제 4 메모리 칩(850)에서 사용된다. 제 4 메모리 칩(850) 내에서 커맨드 신호들과 제 4 칩 선택신호(CS3B)를 에러(error) 없이 비교하기 위해서는 제 4 칩 선택신호(CS3B)가 전송되는 경로의 지연시간을 보상할 필요가 있다.

제 4 칩 선택신호(CS3B)가 인가되는 제 4 메모리 칩(850)의 제 6 상부 전극(M56a)은 연결 라인(CL55), 제 4 메모리 칩(850)의 제 3 하부 전극(M53) 및 TSV(V53)에 전기적으로 연결된다.

도 12는 본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.

도 12를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 적층 구조의 반도체 메모리 장치(1200)를 포함한다.

메모리 컨트롤러(1100)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 적층 구조의 반도체 메모리 장치(1200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(1100)에서 적층 구조의 반도체 메모리 장치(1200)로 전송되거나, 버스를 통해서 적층 구조의 저항성 메모리 장치(1200)에서 메모리 컨트롤러(1100)로 전송된다.

적층 구조의 반도체 메모리 장치(1200)는 관통 전극(TSV)에 전기적으로 결합된 제 1 전송선을 통해 전송되는 제 1 신호와 TSV에 전기적으로 결합되어 있지 않은 제 2 전송선을 통해 전송되는 제 2 신호를 하나의 메모리 칩 상에서 비교할 필요가 있는 경우, TSV와 동일한 임피던스를 갖는 더미(dummy) TSV를 제 2 전송선에 전기적으로 결합한다. 따라서, 제 1 전송선과 제 2 전송선의 임피던스가 매칭되므로 제 2 전송선을 통해 전송되는 제 2 신호의 지연시간이 보상되고 에러 없이 제 1 신호와 제 2 신호를 비교할 수 있다.

따라서, 본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치는 적층되는 메모리 칩의 수가 증가하더라도 지연시간을 정밀하게 보상할 수 있으며 제품 설계가 용이하다. 상기에서는 주로 2 개 또는 4 개의 메모리 칩들이 적층된 적층 구조의 반도체 메모리 장치에 대해 기술하였지만, 본 발명에 따른 적층 구조의 반도체 메모리 장치는 임의의 개수의 메모리 칩들을 포함할 수 있다.

도 13은 본 발명의 하나의 실시예에 따른 적층 구조의 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.

도 13을 참조하면, 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치의 제조 방법은 다음과 같다.

1) 제 1 신호가 전송되는 제 1 전송선, 제 2 신호가 전송되는 제 2 전송선, 및 상기 제 1 신호와 상기 제 2 신호를 비교하는 논리회로를 제 1 메모리 칩의 윗면에 형성한다(S1).

2) 상기 제 1 메모리 칩의 윗면의 상부에 상기 제 1 메모리 칩과 나란히 제 2 메모리 칩을 적층한다(S2).

3) 상기 제 1 전송선과 상기 제 2 메모리 칩의 윗면 사이에 제 1 칩간 연결 유닛을 형성한다(S3).

4) 상기 제 2 전송선과 상기 제 2 메모리 칩의 윗면 사이에 상기 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 더미(dummy) 칩간 연결 유닛을 형성한다 (S4).

본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치의 제조 방법에서,상기 제 2 신호가 상기 논리 회로에 도달하는 시점은 상기 제 1 신호가 상기논리 회로에 도달하는 시점과 동일할 수 있다. 또한, 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치의 제조 방법에서, 상기 제 2 전송선을 통해 전송되는 상기 제 2 신호의 전송시간은 상기 제 1 전송선을 통해 전송되는 상기 제 1 신호의 전송시간과 동일할 수 있다. 상기 칩간 연결 유닛은 티에스브이(TSV)일 수 있다.

도 14는 본 발명의 하나의 실시예에 따른 적층 구조의 반도체 메모리 장치의 전송시간 차이 보상 방법을 나타내는 흐름도이다.

도 14를 참조하면, 본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치의 전송시간 차이 보상 방법은 다음과 같다.

1) 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 연결되고, 제 1 메모리 칩에 포함된 제 1 전송선을 통해 제 1 신호를 전송한다(S5).

2) 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 더미(dummy) 칩간 연결 유닛을 제 1 메모리 칩에 포함된 제 2 전송선에 전기적으로 결합한다 (S6).

3) 제 2 전송선을 통해 제 2 신호를 전송한다(S7).

4) 제 1 신호와 상기 제 2 신호를 비교한다(S8).

본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 200, 300, 400, 500, 600, 700, 800: 적층 구조의 반도체 메모리 장치
110, 120, 210, 220, 310, 320: 메모리 칩
720, 730, 820, 830, 840, 850: 메모리 칩
160, 710, 810: 프로세서 칩
1000: 메모리 시스템

Claims (28)

1. 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된 제 1 전송선;
   상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된 제 2 전송선; 및
   상기 제 1 메모리 칩 내에 형성되고, 상기 제 1 전송선을 통해 전송되는 제 1 신호와 상기 제 2 전송선을 통해 전송되는 제 2 신호를 비교하는 논리회로를 포함하는 적층 구조의 반도체 메모리 장치.
2. 제 1 항에 있어서,
   상기 더미 칩간 연결 유닛은 상기 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
3. 제 1 항에 있어서,
   상기 제 2 신호가 상기 논리 회로에 도달하는 시점은 상기 제 1 신호가 상기논리 회로에 도달하는 시점과 동일한 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
4. 제 1 항에 있어서,
   상기 제 2 전송선을 통해 전송되는 상기 제 2 신호의 전송시간은 상기 제 1 전송선을 통해 전송되는 상기 제 1 신호의 전송시간과 동일한 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
5. 제 1 항에 있어서,
   상기 칩간 연결 유닛은 티에스브이(TSV)인 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
6. 제 1 항에 있어서,
   상기 논리 회로는 플립플롭을 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
7. 제 1 항에 있어서,
   상기 제 1 신호는 커맨드 신호이고, 상기 제 2 신호는 칩 선택신호인 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
8. 제 1 항에 있어서,
   상기 제 1 신호는 커맨드 신호이고, 상기 제 2 신호는 온 다이 터미네이션 제어신호인 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
9. 제 1 항에 있어서, 상기 적층 구조의 반도체 메모리 장치는
   적층된 메모리 칩들 중 맨 아래층에 위치한 메모리 칩에만 지연동기루프를 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
10. 제 9 항에 있어서,
    상부 층에 위치한 메모리 칩에서 상기 맨 아래층에 위치한 메모리 칩의 플립플롭에 이르는 데이터 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 맨 아래층에 위치한 메모리 칩의 커맨드 경로에 전기적으로 결합하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
11. 제 10 항에 있어서,
    상기 상부 층에 위치한 메모리 칩에서 출력된 데이터가 상기 맨 아래층에 위치한 메모리 칩의 상기 플립플롭에 이르는 시간과 커맨드 신호가 상기 맨 아래층에 위치한 메모리 칩의 상기 플립플롭에 이르는 시간이 동일한 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
12. 제 1 항에 있어서, 상기 적층 구조의 반도체 메모리 장치는
    적층된 메모리 칩들 각각에 지연동기루프 및 리플리카 회로를 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
13. 제 12 항에 있어서,
    상부 층에 위치한 메모리 칩에서 맨 아래층에 위치한 메모리 칩의 지연유닛에 이르는 데이터 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로의 전송 경로에 전기적으로 결합하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
14. 제 12 항에 있어서,
    클럭 신호가 전송되는 경로에 포함된 칩간 연결 유닛과 동일한 임피던스를 갖는 더미 칩간 연결 유닛을 상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로의 전송 경로에 전기적으로 결합하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
15. 제 12 항에 있어서,
    상기 적층된 메모리 칩들 각각에 포함된 리플리카 회로들은 맨 아래층에 위치한 메모리 칩에 포함된 지연 유닛들을 사용하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
16. 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 비아 미들(via middle) 공정을 사용하여 형성된 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며,
    칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결되는 적층 구조의 반도체 메모리 장치.
17. 제 16 항에 있어서,
    상기 제 1 메모리 칩의 상기 제 k 상부 전극은 상기 제 1 메모리 칩의 제 k+1 하부 전극 및 제 k+1 티에스브이를 통해 상기 제 2 메모리 칩의 상기 제 k+1 상부 전극과 전기적으로 연결되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
18. 제 17 항에 있어서,
    상기 제 1 메모리 칩의 상기 제 k 상부 전극은 상기 연결 라인들을 통해 상기 제 1 메모리 칩의 제 k+1 하부 전극과 전기적으로 연결되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
19. 제 16 항에 있어서,
    상기 메모리 칩들 각각을 선택하기 위한 칩 선택신호가 전송되는 경로는 모두 맨 위층에 위치한 메모리 칩까지 신장되어(extended) 있는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
20. 제 19 항에 있어서,
    상기 메모리 칩들을 각각을 선택하기 위한 칩 선택신호가 전송되는 경로는 모두 동일한 임피던스를 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
21. 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며,
    칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결되고, 상기 칩 선택신호의 전송을 위한 제 1 메모리 칩의 맨 오른쪽 상부 전극은 상기 칩 선택신호의 전송을 위한 제 2 메모리 칩의 맨 왼쪽 상부 전극에 전기적으로 연결된 적층 구조의 반도체 메모리 장치.
22. 제 21 항에 있어서,
    상기 제 1 메모리 칩의 맨 오른쪽 상부 전극에는 상기 칩 선택신호의 제 1 비트가 인가되고, 상기 제 1 메모리 칩의 맨 왼쪽 상부 전극에는 상기 칩 선택신호의 마지막 비트가 인가되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
23. 제 21 항에 있어서,
    상기 메모리 칩들을 각각을 선택하기 위한 칩 선택신호가 전송되는 경로는 모두 동일한 임피던스를 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
24. 적층되어 있는 복수의 메모리 칩들을 포함하고, 상기 메모리 칩들의 내부에는 각각 동일한 위치에 비아 미들(via middle) 공정을 사용하여 형성된 티에스브이(TSV)들, 하부 전극들, 상부 전극들, 연결 라인들이 배열되어 있으며,
    칩 선택신호가 인가되는 제 1 메모리 칩의 제 k(k는 양의 정수) 상부 전극은 상기 제 1 메모리 칩의 상부에 적층되어 있는 제 2 메모리 칩의 제 k+1 상부 전극과 전기적으로 연결되고, 상기 칩 선택신호의 전송을 위한 제 1 메모리 칩의 맨 오른쪽 상부 전극은 상기 칩 선택신호의 전송을 위한 제 2 메모리 칩의 맨 왼쪽 상부 전극에 전기적으로 연결된 적층 구조의 반도체 메모리 장치.
25. 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러;
    상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 적층 구조의 반도체 메모리 장치를 포함하고,
    상기 적층 구조의 반도체 메모리 장치는
    제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된 제 1 전송선;
    상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛과 전기적으로 결합되고, 상기 제 1 메모리 칩 내에 형성된 제 2 전송선; 및
    상기 제 1 메모리 칩 내에 형성되고, 상기 제 1 전송선을 통해 전송되는 제 1 신호와 상기 제 2 전송선을 통해 전송되는 제 2 신호를 비교하는 논리회로를 포함하는 메모리 시스템.
26. 제 1 신호가 전송되는 제 1 전송선, 제 2 신호가 전송되는 제 2 전송선, 및 상기 제 1 신호와 상기 제 2 신호를 비교하는 논리회로를 제 1 메모리 칩의 윗면에 형성하는 단계;
    상기 제 1 메모리 칩의 윗면의 상부에 제 2 메모리 칩을 적층하는 단계;
    상기 제 1 전송선과 상기 제 2 메모리 칩의 윗면 사이에 제 1 칩간 연결 유닛을 형성하는 단계; 및
    상기 제 2 전송선과 상기 제 2 메모리 칩의 윗면 사이에 상기 제 1 메모리 칩에 전기적으로 결합되고 상기 제 2 메모리 칩에 전기적으로 결합되지 않은 더미(dummy) 칩간 연결 유닛을 형성하는 단계를 포함하는 적층 구조의 반도체 메모리 장치의 제조 방법.
27. 제 26 항에 있어서,
    상기 제 2 신호가 상기 논리 회로에 도달하는 시점은 상기 제 1 신호가 상기논리 회로에 도달하는 시점과 동일한 것을 특징으로 하는 적층 구조의 반도체 메모리 장치의 제조 방법.
28. 제 1 메모리 칩과 상기 제 1 메모리 칩의 상부에 적층된 제 2 메모리 칩 사이에 결합된 제 1 칩간 연결 유닛과 전기적으로 연결되고, 상기 제 1 메모리 칩에 포함된 제 1 전송선을 통해 제 1 신호를 전송하는 단계;
    상기 제 1 칩간 연결 유닛과 동일한 임피던스를 갖는 더미(dummy) 칩간 연결 유닛을 상기 제 1 메모리 칩에 포함된 제 2 전송선에 전기적으로 결합하는 단계;
    상기 제 2 전송선을 통해 제 2 신호를 전송하는 단계; 및
    상기 제 1 신호와 상기 제 2 신호를 비교하는 단계를 포함하는 적층 구조의 반도체 메모리 장치의 전송시간 차이 보상 방법.

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