JP7352742B2 - 伝送回路、インタフェイス回路及びメモリ - Google Patents

伝送回路、インタフェイス回路及びメモリ Download PDF

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Description

（関連出願の相互参照）
本願は、２０２０年８月２６日に提出された、名称「伝送回路、インタフェイス回路及びメモリ」である、第２０２０１０８７３２８７．４号の中国特許出願を参照し、その全てが参照によって本願に組み込まれる。
本願の実施例は伝送回路、インタフェイス回路及びメモリに関する。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、コンピュータにおいて一般的な半導体記憶デバイスであり、多数の重複する記憶ユニットからなる。各記憶ユニットは通常、コンデンサ及びトランジスタを含み、トランジスタのゲートがワード線に接続され、ドレインがビット線に接続され、ソースがコンデンサに接続され、ワード線の上の電圧信号はトランジスタの開閉を制御し、さらにビット線によってコンデンサに記憶されるデータ情報を読み取るか、又はビット線によってデータ情報をコンデンサに書き込んで記憶することができる。
ＤＲＡＭはダブルデータレート（ＤＤＲ、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミック・ランダム・アクセス・メモリ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミック・ランダム・アクセス・メモリ、低電力ダブルデータレート（ＬＰＤＤＲ、Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ダイナミック・ランダム・アクセス・メモリに分けられる。ＤＲＡＭの応用分野の増加、例えばモバイル分野でのＤＲＡＭ使用の増加に伴い、ＤＲＡＭの電力消費指標に対するユーザの要求が高くなっている。
本願の実施例によれば、伝送回路を提供する。前記伝送回路は、クロック信号を伝送するための上層クロックボンディングパッドと、データ信号を伝送するためのＭ個の上層データボンディングパッドと、前記上層クロックボンディングパッドに電気的に接続され、面積が前記上層クロックボンディングパッドの面積より小さい下層クロックボンディングパッドと、前記Ｍ個の上層データボンディングパッドに一対一で電気的に接続され、面積が前記上層データボンディングパッドの面積より小さいＭ個の下層データボンディングパッドと、を備え、前記上層クロックボンディングパッド及び前記上層データボンディングパッドは第１層に位置し、前記下層クロックボンディングパッド及び前記下層データボンディングパッドは第２層に位置し、前記第１層と前記第２層の間に誘電層が含まれ、前記第１層、前記誘電層、前記第２層はいずれも同一の基板上に位置し、前記Ｍは２以上の整数である。
本願の実施例によれば、インタフェイス回路をさらに提供する。前記インタフェイス回路は、上記の伝送回路と、Ｍ個の入力バッファ回路と、を備え、前記Ｍ個の入力バッファ回路は前記下層データボンディングパッドに一対一に対応し、各前記入力バッファ回路は前記クロック信号の駆動下で、前記入力バッファ回路に対応する前記下層データボンディングパッドにより伝送された前記データ信号を受信し、前記下層クロックボンディングパッド及び前記下層データボンディングパッドは第１列に配置され、前記Ｍ個の下層データボンディングパッドは前記下層クロックボンディングパッドの両側に配置され、各側に前記Ｍ個の下層データボンディングパッドの半分が配置され、前記Ｍ個の入力バッファ回路は第２列に配置され、前記下層データボンディングパッドを基準として、前記第１列に垂直な軸線を形成し、前記Ｍ個の入力バッファ回路は前記軸線の両側に配置され、各側に前記Ｍ個の入力バッファ回路の半分が配置され、各前記入力バッファ回路と前記軸線の距離は前記入力バッファ回路に対応する前記下層データボンディングパッドと前記軸線の距離より小さい。
本願の実施例によれば、上記のインタフェイス回路を備えるメモリをさらに提供する。
インタフェイス回路の構造模式図である。 本願の実施例で提供される伝送回路の等価回路のレイアウト模式図である。 ｏｎ ｄｉｅ ＲＤＬの断面構造模式図である。 本願の実施例で提供される伝送回路の部分断面構造模式図である。 本願の実施例で提供されるインタフェイス回路の構造模式図である。 本願の実施例で提供されるインタフェイス回路の模式図である。 本願の実施例で提供されるインタフェイス回路の別のレイアウト模式図である。
背景技術から分かるように、従来技術によるＤＲＡＭはまだ性能向上の必要がある。
メモリにおいて、ライトデータサンプリング信号（Ｄｑｓ信号又はＷｃｋ信号）はライトデータのクロックとする。書き込み動作の時、Ｄｑｓ信号又はＷｃｋのエッジ（立ち上がりエッジ及び立ち下りエッジ）はタイミング的にデータ信号（ＤＱ信号）の中心部に合わせるべきであり、タイミングマージンを考慮すると、大体中心部で揃えることも許容され得る。ＤＱ信号の伝送経路はデータ経路として定義され、データ経路の長さはＤＱ信号のエッジがデバイスポート（例えば、レジスタのデータポート）に到達する時間に影響を及ぼし、Ｄｑｓ又はＷｃｋの伝送経路はクロック経路として定義され、クロック経路の長さはＤｑｓ又はＷｃｋ信号がデバイスポート（例えば、レジスタのクロックポート）に到達する時間に影響を及ぼし、ＤＱ信号のデータ経路とＤｑｓ又はＷｃｋ信号のクロック経路との差はｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱとして定義され、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱが小さいほど、データ経路とクロック経路の整合度が高くなり、それに応じて、回路のタイミングが良好になる。上記差はＤｑｓ又はＷｃｋ信号のエッジとＤＱ信号の中心部との時間間隔であることが理解される。Ｗｃｋの適用はＤｑｓと同じ又は類似し、例えば、ＬＰＤＤＲ４ではクロックがＤｑｓと呼ばれ、ＬＰＤＤＲ５ではクロックがＷｃｋと呼ばれる。
ここで図１を参照しながら具体的に分析し、図１はインタフェイス回路の構造模式図である。
図１を参照し、インタフェイス回路は、複数のデータボンディングパッド１１と、中心軸線ＡＡ１と、クロックボンディングパッド１３と、複数の入力バッファ回路１４と、複数の出力バッファ回路（未図示）と、クロック受信回路１６と、クロック発生回路１７と、を備える。複数のデータボンディングパッド１１は、並列に設けられ、データ信号を伝送することに用いられる。複数のデータボンディングパッド１１の半分が中心軸線ＡＡ１の片側に分布し、残りの半分が中心軸線ＡＡ１の他側に分布する。クロックボンディングパッド１３は中心軸線ＡＡ１に位置する。複数の入力バッファ回路１４は、データボンディングパッド１１に対応し、各入力バッファ回路１４から対応するデータボンディングパッド１１までのデータ経路が同じである（又は一定の誤差範囲内でほぼ同じであり、実際の回路設計及び製造プロセスにおいて、経路が同じであることは理想的な状態に過ぎないと考慮すると、ここ及び後述に記載の経路が同じであることは、いずれも一定の誤差範囲内でほぼ同じであるという意味を含み、ここの一定の誤差範囲は、異なる経路間の誤差が１％以内又は３％以内であると解してもよいが、それらに限定されない）。複数の出力バッファ回路は、データボンディングパッド１１に対応し、各出力バッファ回路から対応するデータボンディングパッド１１までのタイミング経路が同じである。クロック受信回路１６は、クロックボンディングパッド１３に電気的に接続され、クロック信号を受信して、クロック信号をクロック発生回路１７に伝送すること用いられる。クロック発生回路１７は、該クロック信号を受信して駆動クロックを発生する。入力バッファ回路１４は、該駆動クロック及びデータ信号を受信して、データ信号を伝送する。
図１ではＤＱ０／ＤＱ１…ＤＱ７でデータボンディングパッド１１を示し、ＣＬＫでクロックボンディングパッド１３を示し、ＣＬＫはＤｑｓ又はＷｃｋで表されてもよく、ＲＸ０／ＲＸ１…ＲＸ７で入力バッファ回路１４を示し、該入力バッファ回路１４は受信回路でもあり、ＲＸ＿ＣＬＫでクロック受信回路１６を示し、ＣＬＫ ＧＥＮでクロック発生回路１７を示す。
データボンディングパッド１１のデータ信号が対応する入力バッファ回路１４に伝送されるデータ経路は第１経路であり、クロックボンディングパッド１３のクロック信号が対応する入力バッファ回路１４に伝送されるタイミング経路は第２経路である。図１において、異なる入力バッファ回路１４は同じ第１経路を有するが、クロックボンディングパッド１３との距離が遠い入力バッファ回路１４ほど、それが有する第２経路は長くなるため、クロックボンディングパッド１３との距離が遠いほど、対応的に第１経路と第２経路の差は大きくなり、それにより、対応するｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱは大きくなり、タイミング違反の問題は悪化し、図１ではクロックボンディングパッド１３との距離が最も遠い入力バッファ回路１４に対応するｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを示している。
異なるデータボンディングパッド１１のデータ信号が対応する入力バッファ回路１４に到達する時刻は互いに近く、図１中のクロックボンディングパッド１３から最も遠い入力バッファ回路１４及びクロックボンディングパッド１３に最も近い入力バッファ回路１４を例にして説明し、クロック信号がクロックボンディングパッド１３から最も遠い入力バッファ回路１４（ＤＱ０に対応する入力バッファ回路１４）に到達する時刻は最も遅く、クロック信号がクロックボンディングパッド１３に最も近い入力バッファ回路１４（ＤＱ３に対応する入力バッファ回路１４）に到達する時刻は最も早く、これにより、クロックボンディングパッド１３に最も近い入力バッファ回路１４は一番先にデータ信号を受信して伝送し、クロックボンディングパッド１３から最も遠い入力バッファ回路１４は一番後にデータ信号を伝送し、２つの入力バッファ回路１４がデータ信号を伝送する時間の差は大きい。それに対応して、ＤＱ３に対応する入力バッファ回路１４のクロック経路とデータ経路が整合していると、ＤＱ０に対応する入力バッファ回路１４のクロック経路とデータ経路は整合しにくい。
具体的には、図１を参照し、各データボンディングパッド１１はそれぞれ対応する第１ポートｄ０／ｄ１……ｄ７を有し、各入力バッファ回路１４はそれぞれ対応するデータボンディングパッド１１の第１ポートに接続される第２ポートｒ０／ｒ１…ｒ７を有し、各入力バッファ回路１４はそれぞれクロック発生回路１７に接続される第３ポートｖ０／ｖ１…ｖ７を有し、クロック発生回路１７は中心軸線ＡＡ１の片側に位置する各入力バッファ回路１４に接続される第４ポートｃ０を有し、クロック発生回路１７は中心軸線ＡＡ１の他側に位置する各入力バッファ回路１４に接続される第５ポートｃ１をさらに有する。ＲＸ０にとって、クロック信号のクロック経路はｃ０→ｖ０で、データ信号のデータ経路はｄ０→ｒ０である。ＲＸ１にとって、クロック信号のクロック経路はｃ１→ｖ１で、データ信号のデータ経路はｄ１→ｒ１である。以降同様とする。明らかなように、異なる入力バッファ回路１４にとって、それに対応するデータ経路は変化しないが、中心軸線ＡＡ１との距離が近い入力バッファ回路１４ほど、その有するクロック経路は短くなり、よって、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱの差が大きいという問題が現れる。
上記分析から分かるように、異なる入力バッファ回路１４に対応するｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱの差は大きいが、メモリにおいて、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱの値は厳しく要求され、例えば、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱの値は８００ｐｓ以下にしなければならないとの要求があり、さもなければ、タイミング違反になる。
上記問題を解決するために、本願の実施例は伝送回路を提供し、ｏｎ ｄｉｅ ＲＤＬ（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ、再配線層）の方式で、下層クロックボンディングパッド及び下層データボンディングパッドにそれぞれ接続される上層クロックボンディングパッド及び上層データボンディングパッドを設計し、下層クロックボンディングパッド及び下層データボンディングパッドを集中配置する方式で、下層データボンディングパッドに接続される各入力バッファ回路も集中配置可能にし、それにより、クロック信号が各入力バッファ回路に伝送されるクロック経路を短くし、クロック信号のクロック経路とデータ信号のデータ経路との差を小さくし、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを小さくし、タイミング違反の問題をさらに改善する。以下において、図面を参照しながら本実施例で提供されるインタフェイス回路を詳細に説明する。
図２は本願の実施例で提供される伝送回路の等価回路のレイアウト模式図であり、図３はｏｎ ｄｉｅ ＲＤＬの断面構造模式図であり、図４は本実施例で提供される伝送回路の部分断面構造模式図である。
図２から図４を参照し、本実施例において、伝送回路は、クロック信号を伝送するための上層クロックボンディングパッド１０１と、データ信号を伝送するためのＭ個の上層データボンディングパッド１０２と、上層クロックボンディングパッド１０１に電気的に接続され、面積が上層クロックボンディングパッド１０１の面積より小さい下層クロックボンディングパッド１１１と、Ｍ個の上層データボンディングパッド１０２に一対一で電気的に接続され、面積が上層データボンディングパッド１０２の面積より小さいＭ個の下層データボンディングパッド１１２と、を備え、上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２は第１層に位置し、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２は第２層に位置し、第１層と第２層の間に誘電層１０３が含まれ、第１層、誘電層１０３及び第２層はいずれも同一の基板１００上に位置し、前記Ｍは２以上の整数である。
本発明の実施例は優れた構造性能を有する伝送回路を提供し、Ｍ個の上層データボンディングパッド１０２及び上層クロックボンディングパッド１０１が第１層に位置し、Ｍ個の下層データボンディングパッド１１２及び下層クロックボンディングパッド１１１が第２層に位置し、下層クロックボンディングパッド１１１の面積が上層クロックボンディングパッド１０１の面積より小さく、下層データボンディングパッド１１２の面積が上層データボンディングパッド１０２の面積より小さい。したがって、上層データボンディングパッド１０２と上層クロックボンディングパッド１０１の位置関係に比べ、下層データボンディングパッド１１２の下層クロックボンディングパッド１１１に対する距離はより短く、それにより、下層データボンディングパッド１１２の集中化処理が実現され、さらに入力バッファ回路の集中化処理が実現でき、クロック信号が各入力バッファ回路に伝送されるクロック経路が短縮され、クロック経路とデータ経路の整合度が向上し、さらにｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱ及びタイミング違反の減少に寄与する。また、クロック経路が短縮されるため、インタフェイス回路の電力損失が低減される。
以下において、図面を参照しながら本実施例で提供される伝送回路を詳細に説明する。
本実施例において、伝送回路はＤＲＡＭ、例えばＬＰＤＤＲ５に適用可能である。
上層クロックボンディングパッド１０１及びＭ個の上層データボンディングパッド１０２は第１行に配置され、Ｍ個の上層データボンディングパッド１０２は上層クロックボンディングパッド１０１の両側に配置され、各側にＭ個の上層データボンディングパッド１０２の半分が配置される。上層データボンディングパッド１０２はＤＱ信号を伝送するためのＤＱデータボンディングパッドであり、即ち、データ信号は入出力データを含む。Ｍが偶数、例えばＭが８の場合、軸線ＡＡ１の各側に４つの上層データボンディングパッド１０２が配置され、Ｍが奇数、例えばＭが７の場合、軸線ＡＡ１の片側に３つの上層データボンディングパッド１０２が配置され、他側に４つの上層データボンディングパッド１０２が配置される。上記に記載の「半分」は、Ｍが偶数の場合は、Ｍ／２と理解すべきであり、Ｍが奇数の場合は、（Ｍ－１）／２又は（Ｍ＋１）／２と理解すべきであり、以下同様とする。
図２における８つの上層データボンディングパッド１０２を例にし、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＡ７で各上層データボンディングパッド１０２を示す。他の実施例において、伝送回路の実際の要求に応じて、上層データボンディングパッドの数を合理的に設定できることが理解される。
上層クロックボンディングパッド１０１はＣＬＫ信号の伝送に用いることができ、即ち、クロック信号はＤｑｓ又はＷＣＫ信号であり、Ｄｑｓ又はＷＣＫ信号とは、ライトクロック信号又はリードクロック信号をいう。それに対応して、上層クロックボンディングパッド１０１は差動入力ボンディングパッドであり、相補するクロック信号をそれぞれ伝送する第１上層クロックボンディングパッド１４１と第２上層クロックボンディングパッド１５１を備える。具体的には、図２においてＷｃｋｔクロック信号を伝送するための第１上層クロックボンディングパッド１４１をＷｃｋｔで示し、Ｗｃｋｃクロック信号を伝送するための第２上層クロックボンディングパッド１５１をＷｃｋｃで示す。
下層クロックボンディングパッド１１１の数は上層クロックボンディングパッド１０１の数と同じであり、下層データボンディングパッド１１２の数は上層データボンディングパッド１０２の数と同じである。具体的には、下層クロックボンディングパッド１１１は、第１上層クロックボンディングパッド１４１に電気的に接続される第１下層クロックボンディングパッド１４２と、第２上層クロックボンディングパッド１５１に電気的に接続される第２下層クロックボンディングパッド１５２と、を備える。
本実施例において、下層クロックボンディングパッド１１１及びＭ個の下層データボンディングパッド１１２は第２行に配置され、Ｍ個の下層データボンディングパッド１１２は下層クロックボンディングパッド１１１の両側に配置され、各側にＭ個の下層データボンディングパッド１１２の半分が配置される。
説明すべきことは、「第１層」とは、上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２が伝送回路の全体構造における第１層に位置することをいうものではなく、上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２が伝送回路において同層に設けられることを説明するためのものに過ぎない。実際の伝送回路において、上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２は伝送回路の全体構造における任意の層に位置し得る。同様に、「第２層」とは、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２が伝送回路の全体構造における第２層に位置することをいうものではなく、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２が伝送回路において同層に設けられ、且つ上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２と異なる層に位置することを説明するためのものに過ぎない。実際の伝送回路において、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２は伝送回路の全体構造における任意の層に位置し得、且つ第１層と第２層の間には他の機能層がさらに設けられてもよい。
「第１行」及び「第２行」についても上記に類似する表現意味を満たすことが理解される。
各下層データボンディングパッド１１２と下層クロックボンディングパッド１１１の距離は第１距離であり、対応する上層データボンディングパッド１０２と上層クロックボンディングパッド１０１の距離は第２距離である。下層データボンディングパッド１１２の面積が上層データボンディングパッド１０２の面積より小さく、下層クロックボンディングパッド１１１の面積が上層クロックボンディングパッド１０１の面積より小さいため、第１距離は第２距離より小さく、即ち、上層データボンディングパッド１０２と上層クロックボンディングパッド１０１に比べ、下層データボンディングパッド１１２は下層クロックボンディングパッド１１１により近付く。
図１に示す解決手段に比べ、本実施例における伝送回路はメモリに適用される場合、下層データボンディングパッド１１２に、対応する入力バッファ回路が設けられ、下層クロックボンディングパッド１１１から最も遠い入力バッファ回路のクロック経路が短縮されるため、クロック信号がより高速に下層クロックボンディングパッド１１１から最も遠い入力バッファ回路に伝送可能であり、それにより、データ信号が到達したがクロック信号が到達していないことによる信号遅延時間が短縮される。それに対応して、各入力バッファ回路のクロック経路がいずれも短縮されるため、その分、全ての入力バッファ回路の信号遅延時間が短縮可能である。つまり、本実施例はｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを減少させ、タイミング違反を減少させ、クロック経路での電力消費を減少させることができる。
また、各上層クロックボンディングパッド１０１と入力バッファ回路との間のデータ経路と、各上層データボンディングパッド１０２と入力バッファ回路との間のクロック経路との差に比べ、対応する各下層クロックボンディングパッド１１１と入力バッファ回路との間のデータ経路と、各下層データボンディングパッド１１２と入力バッファ回路との間のクロック経路との差は縮小し、それにより、本実施例は異なる入力バッファ回路のｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを小さくし、異なる入力バッファ回路のクロック経路とデータ経路の整合度を高め、異なる入力バッファ回路のデータ信号伝送のタイミング特性を改善することができる。
本実施例において、下層データボンディングパッド１１２の面積は下層クロックボンディングパッド１１１の面積と同じである。他の実施例において、下層データボンディングパッドの面積は下層クロックボンディングパッドの面積より大きく又はそれより小さくしてもよい。
伝送回路は、下層クロックボンディングパッド１１１と上層クロックボンディングパッド１０１の間に位置する第１金属接続線１０４と、任意の下層データボンディングパッド１１２と下層データボンディングパッド１１２に対応する上層データボンディングパッド１０２の間に位置する第２金属接続線１０５と、をさらに備え、第１金属接続線１０４の長さは第２金属接続線１０５の長さより小さい。
第１金属接続線１０４の長さが第２金属接続線１０５の長さより小さいため、下層クロックボンディングパッド１１１の集中化配置に寄与する。
本実施例において、ｏｎ ｄｉｅ ＲＤＬ（Ｒｅ－Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）の方式で、即ちチップ上における再配線層で、下層クロックボンディングパッド１１１と上層クロックボンディングパッド１０１の電気的接続、及び下層データボンディングパッド１１２と上層データボンディングパッド１０２の電気的接続を実現する。
図３はｏｎ ｄｉｅ ＲＤＬの断面構造模式図であり、図３に示すように、順に積層して設けられる第１機能層１１０１及び第２機能層１１０２と、第１機能層１１０１内に位置する第１ボンディングパッド１１０３及び第２ボンディングパッド１１０４と、第２機能層１１０２を貫通し且つ第１ボンディングパッド１１０３に電気的に接続される第１導電性プラグ１１１３、第２機能層１１０２を貫通し且つ第２ボンディングパッド１１０４に電気的に接続される第２導電性プラグ１１１４と、第２機能層１１０２の表面に位置し且つ第１導電性プラグ１１１３に電気的に接続される第１再配線層１１２３、第２機能層１１０２の表面に位置し且つ第２導電性プラグ１１１４に電気的に接続される第２再配線層１１２４と、第２機能層１１０２の表面に位置し且つ第１再配線層１１２３に電気的に接続される第１再配線ボンディングパッド１１３３、第２機能層１１０２の表面に位置し且つ第２再配線層１１２４に電気的に接続される第２再配線ボンディングパッド１１３４と、を備える。第１導電性プラグ１１１３及び第１再配線層１１２３の位置設定によって、第１再配線ボンディングパッド１１３３と第１ボンディングパッド１１０３の相対位置及びサイズ関係を合理的に調整し、同様に第２再配線ボンディングパッド１１３４と第２ボンディングパッド１１０４の相対位置及びサイズ関係を調整することで、第１再配線ボンディングパッド１１３３のサイズを第１ボンディングパッド１１０３のサイズより大きくし、第２再配線ボンディングパッド１１３４のサイズを第２ボンディングパッド１１０４のサイズより大きくし、第１再配線ボンディングパッド１１３３と第２再配線ボンディングパッド１１３４の距離を第１ボンディングパッド１１０３と第２ボンディングパッド１１０４の距離より大きくする。第１再配線層１１２３は第１ボンディングパッド１１０３が位置する金属層よりはるかに厚く、例えば、第１再配線層１１２３の厚さは４ｕｍであり、第１ボンディングパッド１１０３が位置する金属層の厚さは４００ｎｍである。
本実施例に関して言えば、第１ボンディングパッド１１０３及び第２ボンディングパッド１１０４は下層データボンディングパッド又は下層クロックボンディングパッドであってもよく、第１再配線ボンディングパッド１１３３及び第２再配線ボンディングパッド１１３４は上層データボンディングパッド又は上層クロックボンディングパッドであってもよい。図４は本実施例で提供される伝送回路の部分断面構造模式図である。
図４に示すように、一例において、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２は基体層１００内に位置し、基体層１００上に誘電層１０３が積層して設けられる。第１金属接続線１０４は、誘電層１０３を貫通し且つ下層クロックボンディングパッド１１１及び上層クロックボンディングパッド１０１に接触する第１導電ビア１１４を備える。第２金属接続線１０５は、誘電層１０３を貫通し且つ下層データボンディングパッド１１２に接触する第２導電ビア１１５と、誘電層１０３の第１層から離れる側に位置し、且つ第２導電ビア１１５及び上層データボンディングパッド１０２に接触する第２金属層１２５と、を備える。
第１金属接続線１０４は、誘電層１０３の基体層１００から離れる表面に位置し、且つ第１導電ビア１１４及び上層クロックボンディングパッド１０１に接触する第１金属層をさらに備えてもよい。
第１導電ビア１１４の長さは第２導電ビア１１５の長さと同じであり、第１金属層の長さは第２金属層１２５の長さより小さい。第１導電ビア１１４の断面形状は直線であってもよく、第２導電ビア１１５の断面形状は直線であってもよく、第１導電ビア１１４及び第２導電ビア１１５の長さはいずれも誘電層１０３の厚さと同じである。
別の例において、第１金属接続線１０４は、誘電層１０３を貫通し且つ下層クロックボンディングパッド１１１及び上層クロックボンディングパッド１０１に接触する第１導電性プラグを備えてもよい。第２金属接続線１０５は、誘電層１０３を貫通し且つ下層データボンディングパッド１１２及び上層データボンディングパッド１０２に接触する第２導電性プラグを備え、第１導電性プラグの長さは第２導電性プラグの長さより小さい。
具体的には、第１導電性プラグの断面形状は直線構造であってもよく、第２導電性プラグの断面形状は折線構造であってもよく、第１導電性プラグの長さは誘電層の厚さと同じであってもよく、第２導電性プラグの長さは誘電層の厚さより大きくしてもよい。
本実施例において、図２を参照し、伝送回路は、同じ面積を有し、面積が下層データボンディングパッド１１２の面積より大きい複数の下層テストボンディングパッド１０６をさらに備えてもよい。具体的には、下層テストボンディングパッド１０６は、下層データボンディングパッド１１２及び下層クロックボンディングパッド１１１と同層に設けられ、プローブテスト用のテストボンディングパッドとすることができ、テスト中にプローブは下層テストボンディングパッド１０６に接触する必要があり、テストの難易度を低下させるために、下層テストボンディングパッド１０６は比較的大きな面積を有する必要がある。例えば、下層テストボンディングパッド１０６の面積は６０μｍ＊６０μｍであり、下層データボンディングパッド１１２の面積は４０μｍ＊４０μｍである。
本実施例で提供される伝送回路は、ｏｎ ｄｉｅ ＲＤＬの方式で、上層クロックボンディングパッドに電気的に接続される下層クロックボンディングパッドを配置し、上層データボンディングパッドに電気的に接続される下層データボンディングパッドを配置し、下層クロックボンディングパッドの面積が上層クロックボンディングパッドの面積より小さく、下層データボンディングパッドの面積が上層データボンディングパッドの面積より小さい。下層データボンディングパッドに対応する入力バッファ回路を設けると、クロック信号が各入力バッファ回路に伝送されるために必要なクロック経路の長さの短縮、クロック経路とデータ経路の整合度の向上に寄与し、それにより、ｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱ及びタイミング違反を減少する。各入力バッファ回路に対応するクロック経路の長さの差は小さく、各入力バッファ回路のクロック経路とデータ経路の整合度が高いという要求を同時に満たすことができる。
それに対応して、本願の実施例は、上記実施例における伝送回路を備え、Ｍ個の入力バッファ回路をさらに備えるインタフェイス回路をさらに提供する。以下において、図面を参照しながら本実施例で提供されるインタフェイス回路を詳細に説明する。
図５は本願の実施例で提供されるインタフェイス回路の構造模式図である。
図５を参照し、本実施例において、インタフェイス回路は、クロック信号を伝送するための上層クロックボンディングパッド１０１と、データ信号を伝送するためのＭ個の上層データボンディングパッド１０２と、上層クロックボンディングパッド１０１に電気的に接続され、面積が上層クロックボンディングパッド１０１の面積より小さい下層クロックボンディングパッド１１１と、Ｍ個の上層データボンディングパッド１０２に一対一で電気的に接続され、面積が上層データボンディングパッド１０２の面積より小さいＭ個の下層データボンディングパッド１１２と、Ｍ個の入力バッファ回路２０１と、を備える。上層クロックボンディングパッド１０１及び上層データボンディングパッド１０２は第１層に位置し、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２は第２層に位置し、第１層と第２層の間に誘電層１０３が含まれ、第１層、誘電層１０３及び第２層はいずれも同一の基板上に位置し、前記Ｍは２以上の整数である。Ｍ個の入力バッファ回路２０１は下層データボンディングパッド１１２に一対一に対応し、各入力バッファ回路２０１はクロック信号の駆動下で、入力バッファ回路２０１に対応する下層データボンディングパッド１１２により伝送されたデータ信号を受信し、下層クロックボンディングパッド１１１及び下層データボンディングパッド１１２は第１列に配置され、Ｍ個の下層データボンディングパッド１１２は下層クロックボンディングパッド１１１の両側に配置され、各側にＭ個の下層データボンディングパッド１１２の半分が配置され、Ｍ個の入力バッファ回路２０１は第２列に配置され、下層データボンディングパッド１１２を基準として、第１列に垂直な軸線ＡＡ１を形成し、Ｍ個の入力バッファ回路２０１は軸線ＡＡ１の両側に配置され、各側にＭ個の入力バッファ回路２０１の半分が配置され、各入力バッファ回路２０１と軸線の距離は入力バッファ回路２０１に対応する下層データボンディングパッド１１２と軸線ＡＡ１の距離より小さい。
以下において、図面を参照しながら本実施例で提供されるインタフェイス回路を詳細に説明する。
下層クロックボンディングパッド１１１は差動入力ボンディングパッドであり、相補するクロック信号をそれぞれ伝送する第１下層クロックボンディングパッド１４２と第２下層クロックボンディングパッド１５２を備える。第１下層クロックボンディングパッド１４２と第２下層クロックボンディングパッド１５２は、軸線ＡＡ１に対して対称に配置される。
本実施例において、第１下層クロックボンディングパッド１４２と第２下層クロックボンディングパッド１５２は、軸線ＡＡ１に対して対称に配置される。第１下層クロックボンディングパッド１４２と軸線ＡＡ１の片側に位置する入力バッファ回路２０１のクロック経路は第１クロック経路であり、第２下層クロックボンディングパッド１５２と軸線ＡＡ１の他側に位置する入力バッファ回路２０１のクロック経路は第２クロック経路であり、このように設定することで、第１クロック経路と第２クロック経路の差の縮小に寄与し、それにより、第１クロック経路と第２クロック経路の大きい差によるｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱへの悪影響が軽減又は回避される。
説明すべきことは、他の実施例において、第１下層クロックボンディングパッドと第２下層クロックボンディングパッドは軸線の同一側に配置してもよい。
また、「第１列」及び「第２列」とは特に伝送回路のボンディングパッド全体における第１列及び第２列に位置することをいうものではなく、第１列に位置するボンディングパッドと第２列に位置するボンディングパッドは異なる列に位置することを説明するためのものである。
インタフェイス回路は、下層クロックボンディングパッド１１１及び複数の入力バッファ回路２０１のいずれにも電気的に接続され、クロック信号を受信し、クロック信号を処理してからＭ個の入力バッファ回路２０１の駆動クロックとするためのクロック処理回路２０２をさらに備える。クロック処理回路２０２はクロック受信回路及び位相生成回路を備え、クロック受信回路は下層クロックボンディングパッド１１１に電気的に接続され、前記クロック信号を受信するために用いられ、クロック受信回路の出力が位相生成回路の入力とし、位相生成回路は駆動クロックを生成するために用いられる。
クロック処理回路２０２は軸線ＡＡ１と重なり、即ち、クロック処理回路２０２は軸線ＡＡ１が位置する位置にある。このようにして、駆動クロックが軸線ＡＡ１両側に位置する入力バッファ回路２０１に伝送されるために必要なクロック経路間の差の縮小に寄与する。上記クロック処理回路２０２は軸線ＡＡ１が位置する位置にあることは、クロック処理回路２０２が軸線ＡＡ１に対して完全に対称であるという意味ではなく、回路設計及び製造の実際状況を考慮すると、クロック処理回路は大体ＡＡ１が位置する位置にあり、その中心線がＡＡ１から一定の値、例えば１０％又は２０％ずれることが許容される。
各入力バッファ回路２０１は対応する下層データボンディングパッド１１２の真下に位置する。入力バッファ回路２０１は、クロック信号の駆動下でデータ信号を受信し、続いてデータ信号を伝送する。つまり、上層データボンディングパッド１０２のデータ信号が入力バッファ回路２０１に伝送された時、クロック信号も入力バッファ回路２０１に伝送された場合のみ、入力バッファ回路２０１は該データ信号を受信して送出する。データ信号が入力バッファ回路２０１に伝送され且つクロック信号が到達していない場合、入力バッファ回路２０１は該データ信号を伝送しない。
本実施例において、下層データボンディングパッド１１２は上層データボンディングパッド１０２に比べて集中化配置されているため、各入力バッファ回路２０１と軸線ＡＡ１の距離は、入力バッファ回路２０１に対応する上層データボンディングパッド１０２と軸線ＡＡ１の距離より小さく、即ち、上層データボンディングパッド１０２に比べて、各入力バッファ回路２０１は軸線ＡＡ１により近づく。具体的には、軸線ＡＡ１を基準として、Ｍ個の入力バッファ回路２０１の配置密度はＭ個の上層データボンディングパッド１０２の配置密度より大きい。各上層データボンディングパッド１０２及びそれに対応する入力バッファ回路２０１にとって、上層データボンディングパッド１０２と軸線ＡＡ１の距離は、入力バッファ回路２０１と軸線ＡＡ１の距離より大きい。さらに、上層データボンディングパッド１０２と軸線ＡＡ１の距離が近いほど、該上層データボンディングパッド１０２に対応する入力バッファ回路２０１と軸線ＡＡ１の距離は近くなる。
具体的には、各入力バッファ回路２０１から該入力バッファ回路２０１に対応する上層データボンディングパッド１０２までの入力データ経路の長さは第１長さであり、各入力バッファ回路２０１と上層クロックボンディングパッド１０１の間のクロック経路の長さは第２長さであり、第１長さと第２長さは正に相関する。即ち、全ての入力バッファ回路２０１にとって、第１長さが大きいほど、その分、第２長さは大きくなり、第１長さが小さいほど、その分、第２長さは小さくなる。つまり、軸線ＡＡ１から遠い上層データボンディングパッド１０２ほど、それに対応する入力バッファ回路２０１は軸線ＡＡ１から遠くなり、軸線ＡＡ１に近い上層データボンディングパッド１０２ほど、それに対応する入力バッファ回路２０１は軸線ＡＡ１に近くなる。
図１に示す各入力バッファ回路と軸線の距離が対応するデータボンディングパッドと軸線の距離に等しい解決手段に比べ、本実施例において、軸線ＡＡ１の同一側の各上層データボンディングパッド１０２及び入力バッファ回路２０１にとって、上層クロックボンディングパッド１０１から最も遠い入力バッファ回路２０１のクロック経路が短縮されるため、クロック信号がより高速に上層クロックボンディングパッド１０１から最も遠い入力バッファ回路２０１に伝送可能であり、それにより、データ信号が到達したがクロック信号が到達していないことによる信号遅延時間が短縮される。それに対応して、各入力バッファ回路２０１のクロック経路がいずれも短縮されるため、その分、全ての入力バッファ回路２０１の信号遅延時間が短縮可能である。つまり、本実施例はｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを減少させ、タイミング違反を減少させ、クロック経路での電力消費を減少させることができる。
また、各上層データボンディングパッド１０２と入力バッファ回路２０１との間のデータ経路と、各上層クロックボンディングパッド１０１と入力バッファ回路２０１との間のクロック経路との差は縮小し、それにより、本実施例は異なる入力バッファ回路２０１のｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱを小さくし、異なる入力バッファ回路２０１のクロック経路とデータ経路の整合度を高め、異なる入力バッファ回路２０１のデータ信号伝送のタイミング特性を改善することができる。
例を挙げれば、図５においてＤＱ０で示された上層データボンディングパッド１０２のデータ信号が第１長さの伝送経路を介して対応する入力バッファ回路２０１に伝送され、図５では２０１０で該対応する入力バッファ回路を示し、クロック信号が第２長さの伝送経路を介して対応する入力バッファ回路２０１に伝送される。ＤＱ０にとって、第１長さとはａ０点からｂ０点までの長さをいい、第２長さとはｃ０点からｄ０点までの長さをいい、ａ０点は伝送線と上層データボンディングパッド１０２の接続点と解してもよく、ｂ０点は伝送線と下層データボンディングパッド１１２の接続点と解してもよく、ｃ０点は伝送線とクロック処理回路２０２の接続点と解してもよく、ｄ０は伝送線と下層データボンディングパッド１１２の接続点と解してもよく、ｄ０とｂ０は同一の接続点であってもよい。データ信号が入力バッファ回路２０１に伝送された時、クロック信号はｔ１時間経過してから入力バッファ回路２０１に伝送され、それにより、入力バッファ回路２０１はデータ信号を受信した後にｔ１時間待ってからデータ信号を送出することができる。入力バッファ回路２０１がデータ信号ＤＱ０を伝送する速度が段々高くなり、ＤＱ０がハイレベル「１」又はローレベル「０」に維持される時間が段々短くなるため、待ち時間ｔ１が段々短くなるように要求され、さらに第１長さ（データ経路に対応）と第２長さ（クロック経路に対応）ができる限り整合するように要求される。
図５においてＤＱ３で示される上層データボンディングパッド１０２のデータ信号が第１長さの伝送経路を介して対応する入力バッファ回路２０１に伝送され、図５では２０１３で該対応する入力バッファ回路を示し、クロック信号が第２長さの伝送経路を介して対応する入力バッファ回路２０１に伝送される。ＤＱ３にとって、第１長さとはａ３点からｂ３点までの長さをいい、第２長さとはｃ０点からｄ３点までの長さをいい、ｂ３とｄ３は同一の点であってもよい。データ信号が入力バッファ回路２０１に伝送された時、クロック信号はｔ２時間経過してから入力バッファ回路２０１に伝送され、それにより、入力バッファ回路２０１はデータ信号を受信した後にｔ２時間待ってからデータ信号を送出することができる。ＤＱ０で示される上層データボンディングパッド１０２及びＤＱ３で示される上層データボンディングパッド１０２にとって、ＤＱ０に対応する入力バッファ回路２０１の第１長さと第２長さが整合し、ＤＱ３に対応する入力バッファ回路２０１の第１長さと第２長さも整合するため、ｔ１とｔ２は等しい又はほぼ等しい。したがって、本実施例では異なる入力バッファ回路２０１がデータ信号を伝送する時間の一致性を向上させることができ、即ちタイミング特性を改善することができる。
また、各入力バッファ回路２０１から該入力バッファ回路２０１に対応する下層データボンディングパッド１１２までの入力データ経路の長さは第３長さであり、各入力バッファ回路２０１から該入力バッファ回路２０１に対応する下層クロックボンディングパッド１１１までのクロック経路の長さは第４長さであり、第３長さと第４長さは正に相関する。
また、インタフェイス回路は、第１層に位置し、マーク信号を伝送するための上層マークボンディングパッド２０３と、上層マークボンディングパッド２０３に電気的に接続され、第２層に位置し、面積が上層マークボンディングパッド２０３の面積より小さい下層マークボンディングパッド２１３と、上層マークボンディングパッド２０３に対応し、クロック信号の駆動下で、上層マークボンディングパッド２０３により伝送されたマーク信号を受信するためのマークバッファ回路２２３と、をさらに備えてもよい。
マーク信号は通常ｄａｔａ ｍａｓｋ ｉｎｖｅｒｔｅｒと呼ばれ、各データ信号を反転させるか否かを示すために用いられ、上層マークボンディングパッド２０３は通常ＤＭＩ（ｄａｔａ ｍａｓｋ ｉｎｖｅｒｔｅｒ）ボンディングパッド、ＤＭボンディングパッド又はＤＢＩボンディングパッドと呼ばれ、図５ではＤＭＩで上層マークボンディングパッド２０３を示す。
本実施例において、下層マークボンディングパッド２１３は第１列に配置され、下層データボンディングパッド１１２と下層クロックボンディングパッド１１１の間に位置し、マークバッファ回路２２３は、第２列に配置され、下層マークボンディングパッド２１３と共に軸線ＡＡ１の同一側に位置し、入力バッファ回路２０１と軸線ＡＡ１の間に位置し、マークバッファ回路２２３と軸線ＡＡ１の距離は、マークバッファ回路２２３に対応する下層マークボンディングパッド２１３と軸線ＡＡ１の距離より小さい。
インタフェイス回路は、Ｍ個の出力バッファ回路をさらに備えてもよい。Ｍ個の出力バッファ回路は下層データボンディングパッド１１２に一対一に対応し、各Ｍ個の出力バッファ回路はクロック信号の駆動下で、データ信号を対応する下層データボンディングパッド１１２に送信する。出力バッファ回路は、下層データボンディングパッド１１２に電気的に接続される以外、下層クロックボンディングパッド１１１にも電気的に接続される。
具体的には、出力バッファ回路は、クロック受信回路及び位相生成回路を介して、下層クロックボンディングパッド１１１に電気的に接続される。
本実施例において、各出力バッファ回路から出力バッファ回路に対応する下層データボンディングパッド１１２までの出力データ経路の長さは同じである。具体的には、各出力バッファ回路は対応する下層データボンディングパッド１１２の真下に位置し、換言すれば、各出力バッファ回路と軸線ＡＡ１の距離は、対応する下層データボンディングパッドと軸線ＡＡ１の距離に等しい。同様に、回路設計及び製造の実際状況を考慮すると、上記長さが同じであること又は距離が等しいことは、ほぼ同じであること又はほぼ等しいことであってもよく、一定の誤差が許容され、後述では類似する記述の説明を省略する。
本実施例において、出力バッファ回路は入力バッファ回路２０１と共に１つの機能モジュール内に統合してもよい。
インタフェイス回路は、接地用又は固定電源接続用の複数の電源ボンディングパッド及び接地ボンディングパッドをさらに備えてもよい。複数の電源ボンディングパッド及び接地ボンディングパッドは、上層データボンディングパッド１０２と同一列に位置する。
インタフェイス回路は、第１層に位置する第１上層機能ボンディングパッド３０１及び第２上層機能ボンディングパッド３０２と、第２層に位置する第１下層機能ボンディングパッド３１１及び第２下層機能ボンディングパッド３１２と、をさらに備えてもよい。第１上層機能ボンディングパッド３０１及び第２上層機能ボンディングパッド３０２は、上層データボンディングパッド１０２と上層クロックボンディングパッド１０１の間に位置し、第１上層機能ボンディングパッド３０１はＲｑｓｔ信号を伝送し、第２上層機能ボンディングパッド３０２はＲｑｓｃ信号を伝送する。第１下層機能ボンディングパッド３１１は第１上層機能ボンディングパッド３０１に電気的に接続され、第２下層機能ボンディングパッド３１２は第２上層機能ボンディングパッド３０２に電気的に接続され、第１下層機能ボンディングパッド３１１の面積は、第１上層機能ボンディングパッド３０１の面積より小さく、第２下層機能ボンディングパッド３１２の面積は、第２上層機能ボンディングパッド３０２の面積より小さい。図５ではＲｑｓｔで第１上層機能ボンディングパッド３０１を示し、Ｒｑｓｃで第２上層機能ボンディングパッド３０２を示す。
インタフェイス回路は、クロック信号の駆動下で、第１下層機能ボンディングパッド３１１により伝送されたマーク信号を受信するための第１機能バッファ回路３２１と、クロック信号の駆動下で、第２下層機能ボンディングパッド３１２により伝送されたＲｑｓｃ信号を受信するための第２機能バッファ回路３２２と、をさらに備えてもよい。
入力バッファ回路は、マルチプレクサ（ｍｕｘ）及びラッチ（ｌａｔｃｈ）を含み、マルチプレクサはデータ信号を受信し、データ信号を処理してからラッチに出力し、ラッチの出力は入力バッファ回路の出力とする。
インタフェイス回路は、Ｍ個の直列‐並列変換回路（Ｓ２Ｐ、Ｓｅｑｕｅｎｔｉａｌ ｔｏ Ｐａｒａｌｌｅｌ）をさらに備えてもよく、Ｍ個の直列‐並列変換回路はＭ個の入力バッファ回路２０１に一対一に対応し、各入力バッファ回路２０１の出力は対応する直列‐並列変換回路の入力とする。Ｍ個の直列‐並列変換回路はＭ個の下層データボンディングパッド１１２に一対一に対応し、各直列‐並列変換回路から該直列‐並列変換回路に対応する下層データボンディングパッド１１２までの距離は同じである。各直列‐並列変換回路は対応する下層データボンディングパッド１１２の真下に配置されると考えられる。
インタフェイス回路は、Ｍ個の直列‐並列変換回路に一対一に対応するＭ個の先入れ先出し回路（Ｏｕｔｐｕｔ ＦＩＦＯ、Ｏｕｔｐｕｔ Ｆｉｒｓｔ Ｉｎｐｕｔ Ｆｉｒｓｔ Ｏｕｔｐｕｔ）と、Ｍ個の先入れ先出し回路に一対一に対応するＭ個の並列‐直列変換回路（Ｐ２Ｓ、Ｐａｒａｌｌｅｌ ｔｏ Ｓｅｑｕｅｎｔｉａｌ）と、Ｍ個の駆動回路と、をさらに備えてもよい。各先入れ先出し回路の出力は、先入れ先出し回路に対応する並列‐直列変換回路の入力とする。各並列‐直列変換回路の出力は、並列‐直列変換回路に対応する駆動回路の入力とする。Ｍ個の駆動回路は、さらにＭ個の下層データボンディングパッド１１２に一対一に対応する。
図６は本実施例で提供されるインタフェイス回路のレイアウト模式図であり、図７は本実施例で提供されるインタフェイス回路の別のレイアウト模式図である。図６及び図７において、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７で下層データボンディングパッドを示し、ＲＤＬ＿ＤＱ０、ＲＤＬ＿ＤＱ１、ＲＤＬ＿ＤＱ２、ＲＤＬ＿ＤＱ３、ＲＤＬ＿ＤＱ４、ＲＤＬ＿ＤＱ５、ＲＤＬ＿ＤＱ６、ＲＤＬ＿ＤＱ７で対応する上層データボンディングパッドを示し、Ｄｑｓで下層クロックボンディングパッドを示し、ＲＤＬ＿Ｄｑｓで対応する上層クロックボンディングパッドを示す。
図６に示すように、一例において、上層データボンディングパッド及び上層クロックボンディングパッドはいずれも同一列に設けられ、下層データボンディングパッド及び下層クロックボンディングパッドはいずれも同一列に設けられる。図７に示すように、別の一例において、上層データボンディングパッド及び上層クロックボンディングパッドのうちの一部は同一行に設けられ、残りの一部は同一列に設けられ、下層データボンディングパッド及び下層クロックボンディングパッドは２列に配置される。下層データボンディングパッド及び下層クロックボンディングパッドは同一列に配置されてもよく、又は、上層クロックボンディングパッド及び上層データボンディングパッドは、下層クロックボンディングパッド及び下層データボンディングパッドを囲むように設けられる３辺又は４辺に配置されてもよいことが理解される。図７に示すのは、上層クロックボンディングパッド及び上層データボンディングパッドが下層クロックボンディングパッド及び下層データボンディングパッドを囲むように設けられる２辺に配置される様子であることが理解される。
本実施例で提供されるインタフェイス回路では、ｏｎ ｄｉｅ ＲＤＬの方式で、上層クロックボンディングパッドに電気的に接続される下層クロックボンディングパッドを配置し、上層データボンディングパッドに電気的に接続される下層データボンディングパッドを配置し、下層クロックボンディングパッドの面積は上層クロックボンディングパッドの面積より小さく、下層データボンディングパッドの面積は上層データボンディングパッドの面積より小さく、それにより、各入力バッファ回路の集中化配置が実現され、クロック信号が各入力バッファ回路に伝送されるために必要なクロック経路の長さが短縮され、クロック経路とデータ経路の整合度が向上し、さらにｔＤＱＳ２ＤＱ又はｔＷＣＫ２ＤＱ及びタイミング違反を減少する。各入力バッファ回路に対応するクロック経路の長さの差は小さく、各入力バッファ回路のクロック経路とデータ経路の整合度が高いという要求を同時に満たすことができる。
また、クロック経路の長さが短縮され、それに対応して、クロック信号を伝送する導線の長さが短縮されるため、一定程度、データ伝送回路の電力消費を低減することができる。
それに対応して、本願の実施例は、上記のインタフェイス回路を備えるメモリをさらに提供する。
メモリはＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＮＡＮＤ、ＮＯＲ等のメモリであってもよい。例えば、メモリはＬＰＤＤＲ４メモリ又はＬＰＤＤＲ５メモリであってもよい。
上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲から逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲から逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって限定される範囲に準ずるべきである。

Claims (14)

  1. 伝送回路であって、
    クロック信号を伝送するための上層クロックボンディングパッドと、
    データ信号を伝送するためのＭ個の上層データボンディングパッドと、
    前記上層クロックボンディングパッドに電気的に接続され、面積が前記上層クロックボンディングパッドの面積より小さい下層クロックボンディングパッドと、
    前記Ｍ個の上層データボンディングパッドに一対一で電気的に接続され、面積が前記上層データボンディングパッドの面積より小さいＭ個の下層データボンディングパッドと、を備え、
    前記上層クロックボンディングパッド及び前記上層データボンディングパッドは第１層に位置し、前記下層クロックボンディングパッド及び前記下層データボンディングパッドは第２層に位置し、前記第１層と前記第２層の間に誘電層が含まれ、前記第１層、前記誘電層、前記第２層はいずれも同一の基板上に位置し、前記Ｍは２以上の整数であり、
    前記伝送回路は、前記下層クロックボンディングパッドと前記上層クロックボンディングパッドの間に位置する第１金属接続線と、任意の前記下層データボンディングパッドと前記下層データボンディングパッドに対応する前記上層データボンディングパッドの間に位置する第２金属接続線と、をさらに備え、前記第１金属接続線の長さは前記第２金属接続線の長さより小さい
    伝送回路。
  2. 前記第１金属接続線は、前記誘電層を貫通し且つ前記下層クロックボンディングパッドに接触する第１導電ビアと、前記誘電層の前記第１層から離れる側に位置し、且つ前記第１導電ビア及び前記上層クロックボンディングパッドに接触する第１金属層と、を備え、前記第２金属接続線は、前記誘電層を貫通し且つ前記下層データボンディングパッドに接触する第２導電ビアと、前記誘電層の前記第１層から離れる側に位置し、且つ前記第２導電ビア及び前記上層データボンディングパッドに接触する第２金属層と、を備え、前記第１導電ビアの長さは前記第２導電ビアの長さと同じであり、前記第１金属層の長さは前記第２金属層の長さより小さい
    請求項１に記載の伝送回路。
  3. 前記第１金属接続線は、前記誘電層を貫通し且つ前記下層クロックボンディングパッド及び前記上層クロックボンディングパッドに接触する第１導電性プラグを備え、前記第２金属接続線は、前記誘電層を貫通し且つ前記下層データボンディングパッド及び前記上層データボンディングパッドに接触する第２導電性プラグを備え、前記第１導電性プラグの長さは前記第２導電性プラグの長さより小さい
    請求項１に記載の伝送回路。
  4. 前記下層クロックボンディングパッドと前記下層データボンディングパッドは、面積が同じである
    請求項１に記載の伝送回路。
  5. 同じ面積を有し、面積が前記下層データボンディングパッドの面積より大きい複数の下層テストボンディングパッドをさらに備える
    請求項１に記載の伝送回路。
  6. 前記上層クロックボンディングパッド及び前記Ｍ個の上層データボンディングパッドは第１行に配置され、前記Ｍ個の上層データボンディングパッドは前記上層クロックボンディングパッドの両側に配置され、各側に前記Ｍ個の上層データボンディングパッドの半分が配置され、
    前記下層クロックボンディングパッド及び前記Ｍ個の下層データボンディングパッドは第２行に配置され、前記Ｍ個の下層データボンディングパッドは前記下層クロックボンディングパッドの両側に配置され、各側に前記Ｍ個の下層データボンディングパッドの半分が配置される
    請求項１に記載の伝送回路。
  7. インタフェイス回路であって、
    請求項１から６のいずれか１項に記載の伝送回路と、Ｍ個の入力バッファ回路と、を備え、
    前記Ｍ個の入力バッファ回路は前記下層データボンディングパッドに一対一に対応し、各前記入力バッファ回路は前記クロック信号の駆動下で、前記入力バッファ回路に対応する前記下層データボンディングパッドにより伝送された前記データ信号を受信し、
    前記下層クロックボンディングパッド及び前記下層データボンディングパッドは第１列に配置され、前記Ｍ個の下層データボンディングパッドは前記下層クロックボンディングパッドの両側に配置され、各側に前記Ｍ個の下層データボンディングパッドの半分が配置され、前記Ｍ個の入力バッファ回路は第２列に配置され、前記下層データボンディングパッドを基準として、前記第１列に垂直な軸線を形成し、前記Ｍ個の入力バッファ回路は前記軸線の両側に配置され、各側に前記Ｍ個の入力バッファ回路の半分が配置され、各前記入力バッファ回路と前記軸線の距離は前記入力バッファ回路に対応する前記下層データボンディングパッドと前記軸線の距離より小さい
    インタフェイス回路。
  8. 各前記入力バッファ回路から前記入力バッファ回路に対応する前記上層データボンディングパッドまでの入力データ経路の長さは第１長さであり、各前記入力バッファ回路と前記上層クロックボンディングパッドの間のクロック経路の長さは第２長さであり、前記第１長さと前記第２長さは正に相関する
    請求項７に記載のインタフェイス回路。
  9. 前記下層クロックボンディングパッドは差動入力ボンディングパッドであり、相補する前記クロック信号をそれぞれ伝送する第１下層クロックボンディングパッドと第２下層クロックボンディングパッドを備え、
    前記第１下層クロックボンディングパッドと前記第２下層クロックボンディングパッドは、前記軸線に対して対称に配置される
    請求項７に記載のインタフェイス回路。
  10. 前記下層クロックボンディングパッドと前記Ｍ個の入力バッファ回路の両方にも電気的に接続され、前記クロック信号を受信し、前記クロック信号を処理してから前記Ｍ個の入力バッファ回路の駆動クロックとするためのクロック処理回路をさらに備え、
    前記クロック処理回路はクロック受信回路及び位相生成回路を備え、前記クロック受信回路は前記下層クロックボンディングパッドに電気的に接続され、前記クロック信号を受信するために用いられ、前記クロック受信回路の出力が前記位相生成回路の入力とし、前記位相生成回路は前記駆動クロックを生成するために用いられる
    請求項７に記載のインタフェイス回路。
  11. 前記第１層に位置し、マーク信号を伝送するための上層マークボンディングパッドと、
    前記上層マークボンディングパッドに電気的に接続され、前記第２層に位置し、面積が前記上層マークボンディングパッドの面積より小さい下層マークボンディングパッドと、
    前記下層マークボンディングパッドに対応し、前記クロック信号の駆動下で、前記上層マークボンディングパッドにより伝送された前記マーク信号を受信するためのマークバッファ回路と、をさらに備え、
    前記下層マークボンディングパッドは前記第１列に配置され、前記下層データボンディングパッドと前記下層クロックボンディングパッドの間に位置し、前記マークバッファ回路は、前記第２列に配置され、前記下層マークボンディングパッドと共に前記軸線の同一側に位置し、前記入力バッファ回路と前記軸線の間に位置し、前記マークバッファ回路と前記軸線の距離は、前記マークバッファ回路に対応する前記下層マークボンディングパッドと前記軸線の距離より小さい
    請求項７に記載のインタフェイス回路。
  12. Ｍ個の出力バッファ回路をさらに備え、前記Ｍ個の出力バッファ回路は前記下層データボンディングパッドに一対一に対応し、各前記出力バッファ回路は前記クロック信号の駆動下で、前記データ信号を対応する下層データボンディングパッドに送信する
    請求項７に記載のインタフェイス回路。
  13. 前記入力バッファ回路はマルチプレクサ及びラッチを含み、前記マルチプレクサは前記データ信号を受信し、前記データ信号を処理してから前記ラッチに出力し、前記ラッチの出力は前記入力バッファ回路の出力とする
    請求項７～１２のいずれか１項に記載のインタフェイス回路。
  14. 請求項７～１３のいずれか１項に記載のインタフェイス回路を備える
    メモリ。
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