RU2797788C1 - Интерфейсная схема, схема передачи данных и память - Google Patents

Abstract

Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в сокращении интервала времени между фронтом сигнала и центром сигнала за счёт сокращения пути передачи тактового сигнала на каждую схему входного буфера. Технический результат достигается за счёт того, что интерфейсная схема содержит тактовую контактную площадку (102), контактные площадки передачи данных (101) и схемы входного буфера (103), причем тактовая контактная площадка (102) и контактные площадки передачи данных (101) расположены в первом ряду, причем M контактных площадок передачи данных (101) расположены по обеим сторонам тактовой контактной площадки (102). M схем входного буфера (103) расположены во втором ряду. Тактовая контактная площадка (102) взята в качестве репера для формирования оси (AA1), перпендикулярной первому ряду; M схем входного буфера (103) расположены по обеим сторонам оси (AA1), при этом расстояние между каждой схемой входного буфера (103) и осью (AA1) меньше, чем расстояние между контактной площадкой передачи данных (101), соответствующей указанной схеме входного буфера (103), и осью (AA1). 3 н. и 11 з.п. ф-лы, 11 ил.

Description

Перекрестная ссылка

Настоящая заявка испрашивает приоритет по заявке на выдачу патента Китая № 202010874189.2, поданной 26 августа 2020 года и озаглавленной как «Интерфейсная схема, схема передачи данных и память». Содержимое данной заявки включено в материалы настоящей заявки посредством ссылки.

Область техники

Варианты осуществления настоящей заявки относятся к интерфейсной схеме, схеме передачи данных и памяти.

Уровень техники

Динамическая оперативная память (Dynamic Random Access Memory, DRAM) - это тип полупроводниковой памяти, применяемый в вычислительных устройствах и состоящий из множества повторяющихся ячеек памяти. Каждая ячейка памяти включает в себя конденсатор и транзистор. Затвор транзистора подключен к числовой шине, электрод стока подключен к разрядной шине, а электрод истока к конденсатору. Сигнал напряжения на числовой шине может управлять включением или выключением транзистора. Кроме того, информация данных, хранящаяся в конденсаторе, считывается через разрядную шину либо записывается на конденсатор через разрядную шину с целью хранения.

DRAM можно подразделить на динамическую память с удвоенной скоростью передачи данных (Double Data Rate, DDR), динамическую память с произвольным доступом и двойной скоростью передачи графических данных (Graphics Double Data Rate, GDDR) и динамическую память с удвоенной скоростью передачи данных и низким энергопотреблением (Low Power Double Data Rate, LPDDR). По мере развития DRAM в мобильной сфере и прочих областях, пользователи предъявляют все более высокие требования к скорости, энергопотреблению и прочим показателям DRAM.

Раскрытие сущности изобретения

Вариант осуществления настоящей заявки представляет интерфейсную схему, которая включает в себя: тактовые контактные площадки для передачи тактового сигнала; M контактных площадок для передачи сигнала данных; и M схем входного буфера, находящих во взаимно-однозначном соответствии с каждой контактной площадкой, причем каждая из схем входного буфера управляется тактовым сигналом для приема сигнала данных, передаваемого контактной площадкой, соответствующей схеме входного буфера; тактовая контактная площадка и контактные площадки для передачи сигнала данных располагаются в первом ряду, причем M контактных площадок для передачи сигнала данных располагаются по обеим сторонам тактовой контактной площадки, то есть с каждой стороны располагается половина M контактных площадок для передачи сигнала данных; M схем входного буфера располагаются во втором ряду и используют тактовую контактную площадку в качестве репера для формирования оси, перпендикулярной первому ряду, M схем входного буфера располагаются по обеим сторонам от оси, то есть с каждой стороны находится половина M схем входного буфера; расстояние между каждой из схем входного буфера и осью меньше, чем расстояние между контактными площадками для передачи сигнала данных, соответствующими схемам входного буфера, и осью, M представляет собой целое число, большее или равное 2.

Вариант осуществления настоящей заявки также представляет схему передачи данных, включающую в себя: вышеупомянутую интерфейсную схему; M схем последовательно-параллельного преобразования, причем M схем последовательно-параллельного преобразования находятся во взаимно-однозначном соответствии с M схемами входного буфера, а выход каждой из схем входного буфера используется в качестве входа соответствующих схем последовательно-параллельного преобразования.

Вариант осуществления настоящей заявки также представляет память, включающую в себя вышеупомянутую интерфейсную схему.

Краткое описание чертежей

На фиг. 1 представлена конструктивная схема интерфейсной схемы;

на фиг. 2 представлена конструктивная схема интерфейсной схемы, представленной в варианте осуществления настоящей заявки;

на фиг. 3 представлена другой вид конструктивной схемы интерфейсной схемы, представленной в варианте осуществления настоящей заявки;

на фиг. 4 представлена еще одна конструктивная схема интерфейсной схемы, представленной в варианте осуществления настоящей заявки;

на фиг. 5 представлена карта размещения интерфейсной схемы, представленной в варианте осуществления настоящей заявки;

на фиг. 6 представлена соответствующая карта размещения интерфейсной схемы, представленной на фиг. 1;

на фиг. 7-9 представлены четыре конструктивные схемы интерфейсной схемы, в которой контактные площадки для передачи сигнала данных, представленные в варианте осуществления настоящей заявки включают в себя контактную площадку для отправки команд и контактную площадку для передачи адресов;

на фиг. 10 представлена карта размещения схемы передачи данных, представленной в варианте осуществления настоящей заявки;

на фиг. 11 представлена конструктивная схема системы памяти, представленной в варианте осуществления настоящей заявки.

Осуществление изобретения

В памяти сигнал выборки данных записи (сигнал Dqs или сигнал Wck) используется в качестве тактового сигнала для данных записи; в процессе записи фронты (нарастание и спад) сигнала Dqs или Wck должны быть синхронизированы с центром сигнала данных (сигнал DQ) (может также обеспечивать существенное выравнивание по центру с учетом временных запасов). Путь передачи сигнала DQ определяется как путь данных, и длина пути данных влияет на время, когда фронт сигнала DQ достигает порта данных устройства (например, порта данных регистра). Путь передачи сигнала Dqs или Wck определяется как тактовый путь, и длина тактового пути будет влиять на время, когда сигнал Dqs или Wck достигает тактового порта устройства (например, тактового порта регистра). Разность между путем данных сигнала DQ и тактовым путем сигнала Dqs или Wck (интервал времени между фронтом сигнала Dqs или Wck и центром сигнала DQ) определяется как tDQS2DQ или tWCK2DQ, чем меньше tDQS2DQ или tWCK2DQ, тем лучше согласование пути данных и пути синхронизации, а также временная последовательность соответствующих схем.

Подробный анализ осуществляется в соответствии с фиг. 1, на фиг. 1 представлена конструктивная схема интерфейсной схемы.

Ссылаясь на фиг. 1, интерфейсная схема включает в себя: множество контактных площадок для передачи сигнала данных 11, расположенных в одном ряду, центральную ось AA1, с одной стороны центральной оси AA1 располагается одна половина контактных площадок для передачи сигнала данных 11, с другой стороны центральной оси AA1 другая половина; тактовую контактную площадку 13, тактовая контактная площадка 13 располагается на центральной оси AA1; множество схем входного буфера 14 соответствуют контактным площадкам для передачи сигнала данных 11, пути передачи данных между каждой схемой входного буфера 14 и соответствующими контактными площадками для передачи сигнала данных 11 являются одинаковыми или одинаковыми в пределах определенного диапазона ошибок. Учитывая, что при фактическом проектировании схемы и производственном процессе одинаковый путь передачи данных является лишь рациональным условием, пути передачи данных, описанные в данном разделе и ниже включают одно и то же значение в пределах определенного диапазона ошибок, данный определенный диапазон ошибок можно понять, однако он не ограничивается ошибками между различными путями, находящимися в пределах 1% или 3%; множество схем выходного буфера (не представлены на фиг.), соответствуют контактным площадкам для передачи сигнала данных 11, пути синхронизации между каждой схемой выходного буфера и соответствующими контактными площадками для передачи сигнала данных 11 являются одинаковыми; схему приема тактового сигнала 16 и схему генерирования тактового сигнала 17, схема приема тактового сигнала 16 электрически соединена с тактовой контактной площадкой 13 для приема тактового сигнала и передачи тактового сигнала на схему генерирования тактового сигнала 17, схема генерирования тактового сигнала 17 принимает тактовый сигнал и генерирует тактовый сигнал, схема входного буфера 14 принимает тактовый сигнал и сигнал данных и передает сигнал данных.

На фиг. 1 DQ0/DQ1...DQ7 используется для обозначения контактной площадки для передачи сигнала данных 11, а Dqs для обозначения тактовой контактной площадки 13 (ниже Dqs используется в качестве примера, условия применения Wck аналогичны и ли схожи с Dqs, например, в LPDDR4 тактовый сигнал обозначается как Dqs, а в LPDDR5 как Wck), схема входного буфера 14 обозначается как RX0/RX1...RX7, данная схема входного буфера 14 также является схемой приема, схема приема тактового сигнала 16 обозначается как RX_CLK, а схема генерирования тактового сигнала 17 обозначается как CLK GEN.

Путь передачи сигналов данных контактной площадки для передачи сигнала данных 11 на соответствующую схему входного буфера 14 является первым путем, а путь синхронизации для передачи тактового сигнала тактовой контактной площадки 13 на соответствующую схему входного буфера 14 является вторым путем. На фиг. 1 разные схемы входного буфера 14 имеют аналогичный первый путь передачи данных, однако схема входного буфера 14, которая находится на дальнем расстоянии от тактовой контактной площадки 13, имеет более длинный второй путь передачи данных. Следовательно, чем дальше схема от тактовой контактной площадки 13, тем больше разрыв между первым и вторым путями и больше значение tDQS2DQ. На фиг. 1 отмечен tDQS2DQ, соответствующий схеме входного буфера 14, наиболее удаленной от тактовой контактной площадки 13.

Сигналы данных от разных контактных площадок для передачи сигнала данных 11 поступают на соответствующие схемы входного буфера 14 в близкие друг к другу моменты времени. В качестве примера для пояснения возьмем схему входного буфера 14, которая является самой дальней и ближайшей к тактовой контактной площадке 13, представленной на фиг. 1. Момент времени, когда тактовый сигнал достигает схемы входного буфера 14, наиболее удаленной от тактовой контактной площадки 13 (схема входного буфера 14, соответствующая DQ0), является самым поздним, а момент времени, когда тактовый сигнал достигает схемы входного буфера 14, ближайшей к тактовой контактной площадке 13 (схема входного буфера 14, соответствующая DQ3), является самым ранним. Это заставляет схему входного буфера 14, ближайшую к тактовой контактной площадке 13, первой принимать и передавать сигнал данных. Схема входного буфера 14, наиболее удаленная от тактовой контактной площадки 13, передает сигнал данных в самый поздний момент времени, и разница во времени между двумя схемами входного буфера 14 для передачи сигнала данных относительно большая. Соответственно, если путь синхронизации схемы входного буфера 14, соответствующей DQ3, совпадает с путем передачи данных, то согласовать путь синхронизации и путь передачи данных схемы входного буфера 14, соответствующей DQ0, будет достаточно непросто.

В частности, как показано на фиг. 1, каждая контактная площадка для передачи сигнала данных 11 оснащена соответствующим первым портом d0/d1......d7, а каждая схема входного буфера 14 вторым портом r0/r1...r7, соединенным с первым портом контактной площадки для передачи сигнала данных 11. Каждая из схем входного буфера 14 оснащена третьим портом v0/v1...v7, соединенным со схемой генерирования тактового сигнала 17, а схема генерирования тактового сигнала 17 четвертым портом c0, соединенным с каждой из схем входного буфера 14, расположенных на стороне центральной оси AA1. Схема генерирования тактового сигнала 17 также оснащена пятым портом c1, соединенным с каждой из схем входного буфера 14, расположенных на другой стороне центральной оси AA1. Путь передачи тактового сигнала RX0 - c0→v0, а путь передачи сигналов данных - d0→r0; путь передачи тактового сигнала RX1 - c0→v1, а путь передачи сигналов данных - d1→r1; и т.д.; нетрудно обнаружить, что для разных схем входного буфера 14 соответствующие пути передачи данных остаются неизменными, однако схема входного буфера 14, расположенная ближе к центральной оси AA1, имеет более короткий путь передачи тактового сигнала, в связи с этим возникает проблема в виде большой разницы tDQS2DQ.

Из вышеприведенного анализа видно, что tDQS2DQ, соответствующие разным схемам входного буфера 14 весьма различаются, а в памяти предусмотрены строгие требования к значению tDQS2DQ, например, требуется, чтобы значение tDQS2DQ было не больше чем 800ps, в противном случае это приведет к нарушению синхронизации.

Для решения вышеупомянутой проблемы вариант осуществления настоящей заявки представляет интерфейсную схему, которая сокращает путь передачи тактового сигнала на каждую схему входного буфера за счет централизованного размещения каждой схемы входного буфера, тем самым сокращая tDQS2DQ и дополнительно разрешая проблему нарушения синхронизации. Интерфейсная схема, представленная в данном варианте осуществления, подробно описывается в графических материалах, указанных ниже.

На фиг. 2 представлена конструктивная схема интерфейсной схемы, представленной в варианте осуществления настоящей заявки.

Ссылаясь на фиг. 2, в данном варианте осуществления интерфейсная схема включает в себя: тактовые контактные площадки для передачи тактового сигнала 102; M контактных площадок для передачи сигнала данных 101; M схем входного буфера 103 находятся во взаимно-однозначном соответствии с каждой контактной площадкой для передачи сигнала данных 101, и каждая из схем входного буфера 103 управляется тактовым сигналом для приема данных, передаваемых контактной площадкой для передачи сигнала данных 101, соответствующей схеме входного буфера 103; среди них тактовые контактные площадки 102 и контактные площадки для передачи сигнала данных 101 располагаются в первом ряду, а M контактных площадок для передачи сигнала данных 101 располагаются по обеим сторонам тактовых контактных площадок 102, то есть с каждой стороны располагается половина M контактных площадок для передачи сигнала данных 101; M схем входного буфера 103 располагаются во втором ряду и используют тактовую контактную площадку 102 в качестве основы, чтобы сформировать ось AA1, перпендикулярную первому ряду, M схем входного буфера 103 располагаются по обеим сторонам от осевой линии AA1, то есть с каждой стороны находится половина M схем входного буфера 103; расстояние между каждой из схем входного буфера 103 и осью AA1 меньше, чем расстояние между контактными площадками для передачи сигнала данных 101, соответствующими схемам входного буфера 103, и осью AA1, M представляет собой целое число, большее или равное 2. Когда M представляет собой четное число, например, M равно 8, тогда 4 контактных площадки для передачи сигнала данных 101 располагаются с каждой стороны оси AA1; когда M является нечетным числом, например, M равно 7, тогда 3 контактных площадки для передачи сигнала данных 101 располагаются с одной стороны оси AA1, а 4 контактных площадки для передачи сигнала данных 101 с другой стороны. Под упомянутым выше словом «половина», когда M - четное число, понимается М/2, а когда M - нечетное число, следует понимать как (M-1)/2 или (M+1)/2. Слово «половина», встречающееся ниже интерпретируется аналогично.

M контактных площадок для передачи сигнала данных располагаются в первом ряду. Контактные площадки для передачи сигнала данных M расположены по обеим сторонам тактовых контактных площадок. Тактовая контактная площадка взята в качестве основы, чтобы сформировать ось, перпендикулярную первому ряду; M схем входного буфера расположены по обеим сторонам оси, то есть с каждой стороны оси расположена половина M схем входного буфера, а расстояние между каждой схемой входного буфера и осью меньше, чем расстояние между контактными площадками для передачи сигнала данных, соответствующими схемам входного буфера. В варианте осуществления настоящей заявки путем выполнения централизованной обработки схем входного буфера укорачивается путь передачи тактового сигнала на каждую схему входного буфера, улучшается степень соответствия между путем передачи тактового сигнала и путем передачи данных, а также снижается tDQS2DQ и разрешаются проблемы нарушения синхронизации.

Интерфейсная схема, представленная в данном варианте осуществления, подробно описывается в графических материалах, указанных ниже.

В данном варианте осуществления интерфейсная схема может быть применима для DRAM, например LPDDR4.

В данном варианте осуществления половина M контактных площадок для передачи сигнала данных 101 расположена на одной стороне оси AA1, а другая половина M контактных площадок для передачи сигнала данных 101 расположена на другой стороне оси AA1. Контактная площадка для передачи сигнала данных 101 используется для передачи сигналов DQ, то есть сигналы данных являются сигналами DQ.

На фиг. 2 в качестве примера представлены 8 контактных площадок для передачи сигнала данных 101, и каждая контактная площадка для передачи сигнала данных 101 отмечена как DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7; соответственно количество схем входного буфера 103 также составляет 8, и каждая схема входного буфера 103 отмечена как RX0, RX1, RX2, RX3, RX4, RX5, RX6 и RX7. В прочих вариантах осуществления количество контактных площадок для передачи сигнала данных является рациональным и данные площадки устанавливаются в соответствии с фактическими требованиями к интерфейсной схеме.

Тактовая контактная площадка 102 используется для передачи сигнала Dqs, то есть тактовый сигнал представляет собой сигнал Dqs, а сигнал Dqs относится к тактовому сигналу записи или тактовому сигналу чтения, на фиг. 2 тактовая контактная площадка 102 отмечена как Dqs.

На фиг. 3 представлен другой вид конструктивной схемы интерфейсной схемы, представленной в варианте осуществления настоящей заявки. Как показано на фиг. 3, тактовая контактная площадка 102 может быть дифференциальной входной площадкой, включающей в себя первую тактовую контактную площадку 112 и вторую тактовую контактную площадку 122, первая тактовая контактная площадка 112 и вторая тактовая контактная площадка 122 передают комплементарный тактовый сигнал. В частности, на фиг. 3 первая тактовая контактная площадка 112 отмечена как Dqs_t, первая тактовая контактная площадка 112 используется для передачи тактового сигнала Dqs_t; вторая тактовая контактная площадка 122 отмечена как Dqs_c, вторая тактовая контактная площадка 122 используется для передачи тактового сигнала Dqs_c.

В данном варианте осуществления первая тактовая контактная площадка 112 и вторая тактовая контактная площадка 122 расположены симметрично относительно оси AA1. Путь передачи тактового сигнала между первой тактовой контактной площадкой 112 и схемой входного буфера 103 на одной стороне оси AA1 является первым путем передачи тактового сигнала, путь передачи тактового сигнала между второй тактовой контактной площадкой 122 и схемой входного буфера 103 на другой стороне оси AA1 является вторым путем передачи тактового сигнала. Такое расположение сокращает разрыв между первым и вторым путями передачи тактового сигнала, тем самым уменьшая или избегая неблагоприятного воздействия на tDQS2DQ, вызванного большим разрывом между первым и вторым путями передачи тактового сигнала.

Следует отметить, что в прочих вариантах осуществления первая и вторая тактовые контактные площадки также могут быть расположены на одной стороне оси.

Следует также отметить, что под «первым рядом» не подразумевается первый ряд, в котором установлены тактовые контактные площадки 102 и контактные площадки для передачи сигнала данных 101, расположенные в общей контактной площадке интерфейсной схемы. Тактовые контактные 102 и контактные площадки для передачи сигнала данных 101 расположены в одном ряду только для пояснения, а также для удобства определения оси AA1. В фактической интерфейсной схеме тактовые контактные площадки 102 и контактные площадки для передачи сигнала данных 101 могут быть расположены в любом ряду общей контактной площадки интерфейсной схемы.

Соответственно под «вторым рядом» не подразумевается, что схемы входного буфера 103 расположены во втором ряду общей контактной площадки интерфейсной схемы, M схем входного буфера 103 расположены в одном ряду только для пояснения и на самом деле устанавливаются в разных рядах совместно с тактовыми контактными площадками 102, а также с контактными площадками для передачи сигнала данных 101. В фактической интерфейсной схеме M схем входного буфера 103 могут быть расположены в любом ряду общей контактной площадки интерфейсной схемы. Один или несколько рядов контактных площадок также могут быть предусмотрены между схемами входных буферов 103 и контактными площадками для передачи сигнала данных 101.

В данном варианте осуществления интерфейсная схема также включает в себя: схему обработки тактового сигнала, электрически соединенную с тактовой контактной площадкой 102 и M схемами входного буфера 103, которая используется для приема и обработки тактового сигнала в качестве управляющего тактового сигнала M схем входного буфера 103. То есть схема входного буфера 103 управляется тактовым сигналом, однако фактически схема входного буфера 103 управляется управляющими тактовыми сигналами, генерируемыми посредством обработки тактового сигнала.

Схема обработки тактового сигнала совпадает с осью AA1, то есть схема обработки тактового сигнала расположена в положении оси AA1. Благодаря такому расположению уменьшается разница между путями передачи тактового сигнала, необходимыми для передачи управляющих тактовых сигналов на схемы входного буфера 103, расположенные по обеим сторонам оси AA1. Вышеупомянутая схема обработки тактового сигнала расположена в положении оси AA1, однако это не означает, что схема обработки тактового сигнала полностью симметрична относительно оси AA1. Учитывая фактические условия проектирования и производства схемы, схема обработки тактового сигнала в общем и целом расположена в положении оси AA1, и ее центральная линия может отклоняться от оси AA1 на определенную величину, например отклонение может составлять 10% или 20%.

В данном варианте осуществления схема обработки тактового сигнала включает в себя схему приема тактового сигнала 114 и схему генерирования тактового сигнала 115. Схема приема тактового сигнала 114 электрически соединена с тактовой контактной площадкой 102 с целью приема тактового сигнала, выход схемы приема тактового сигнала 114 используется в качестве входа схемы генерирования тактового сигнала 115, а схема генерирования тактового сигнала 115 используется с целью генерирования управляющего тактового сигнала. Схема генерирования тактового сигнала 115 расположена на оси AA1. На фиг. 2 схема приема тактового сигнала 114 обозначена как RX_CLK, а схема генерирования тактового сигнала 115 как CLK GEN.

В частности, схема приема тактового сигнала 114 включает в себя: первую схему приема тактового сигнала, электрически соединенную с первой тактовой контактной площадкой 112 с целью приема тактового сигнала Dqs_t; вторая схема приема тактового сигнала, электрически соединенная со второй тактовой контактной площадкой 122, используется для приема тактового сигнала Dqs_c. Первая и вторая схемы приема тактового расположены симметрично относительно оси AA1.

Схема входного буфера 103 принимает сигнал данных за счет управляющего тактового сигнала и продолжает передавать сигнал данных. То есть, когда сигнал данных контактной площадки для передачи сигнала данных 101 передается на схему входного буфера 103, входная буферная схема 103 принимает и отправляет сигнал данных только когда тактовый сигнал был передан на схему входного буфера 103; если сигнал данных передается на схему входного буфера 103, однако тактовый сигнал еще не поступил, схема входного буфера 103 не будет передавать сигнал данных.

В данном варианте осуществления расстояние между каждой схемой входного буфера 103 и осью AA1 меньше, чем расстояние между контактной площадкой для передачи сигнала данных 101, соответствующей схеме входной буфера 103, и осью AA1, то есть по сравнению с контактной площадкой для передачи сигнала данных 101, каждая схема входного буфера 103 расположена близко к оси AA1. В частности, исходя из оси AA1, плотность размещения M схем входного буфера 103 выше, чем плотность размещения M контактных площадок для передачи сигнала данных 101; для каждой контактной площадки для передачи сигнала данных 101 и соответствующей схемы входного буфера 103 расстояние между контактной площадкой для передачи сигнала данных 101 и осью AA1 больше, чем расстояние между схемой входного буфера 103 и осью AA1. Кроме того, чем меньше расстояние между контактной площадкой для передачи сигнала данных 101 и осью AA1, тем меньше расстояние между схемой входного буфера 103, соответствующей контактной площадке для передачи сигнала данных 101, и осью AA1.

В частности, длина пути передачи входных данных между каждой схемой входного буфера 103 и контактной площадкой для передачи сигнала данных 101, соответствующей схеме входного буфера 103, является первой длиной. Длина пути передачи тактового сигнала между каждой схемой входного буфера 103 и тактовой контактной площадкой 102 является второй длиной, первая длина положительно коррелирует со второй длиной. То есть для всех схем входного буфера 103 чем больше первая длина, тем больше и вторая длина, и, соответственно, чем меньше первая длина, тем меньше и вторая длина. Иными словами, чем дальше контактная площадка для передачи сигнала данных 101 от оси AA1, тем дальше соответствующая схема входного буфера 103 от оси AA1; чем ближе контактная площадка для передачи сигнала данных 101 к оси AA1, тем ближе соответствующая схема входного буфера 103 к оси AA1.

По сравнению с вариантом осуществления, представленным на фиг. 1, в котором расстояние между каждой схемой входного буфера и осью равно расстоянию между соответствующей контактной площадкой для передачи сигнала данных и осью, в данном варианте осуществления для каждой контактной площадки для передачи сигнала данных 101 и схемы входного буфера 103, расположенных на одной и той же стороне оси AA1 сокращается путь передачи тактового сигнала схемы входного буфера 103, наиболее удаленной от тактовой контактной площадки 102. Следовательно, тактовый сигнал может быть передан на схему входного буфера 103, наиболее удаленную от тактовой контактной площадки 102, быстрее, тем самым уменьшая время задержки поступившего сигнала данных и не поступившего тактового сигнала. Соответственно, путь передачи тактового сигнала каждой схемы входного буфера 103 сокращается, в связи с этим время задержки сигнала всех схем входного буфера 103 может быть уменьшено. То есть данный вариант осуществления может уменьшить tDQS2DQ, разрешить проблемы нарушения синхронизации и снизить мощность, потребляемую в процессе пути передачи тактового сигнала.

Кроме того, уменьшается разница пути передачи данных между каждой контактной площадкой для передачи сигнала данных 101 и схемой входного буфера 103, а также разница пути передачи тактового сигнала между каждой тактовой контактной площадкой 102 и схемой входного буфера 103. Благодаря этому в данном варианте осуществления можно сократить tDQS2DQ различных схем входного буфера 103 и, следовательно, будут улучшены степень согласования пути передачи тактового сигнала и пути передачи данных разных схем входного буфера 103, а также свойства синхронизации сигналов данных, передаваемых различными схемами входного буфера 103.

В частности, как показано на фиг. 2, каждая контактная площадка для передачи сигнала в данных 101 оснащена соответствующим первым портом d0/d1......d7, а каждая схема входного буфера 103 вторым портом r0/r1...r7, соединенным с первым портом контактной площадки для передачи сигнала данных 101. Каждая из схем входного буфера 103 оснащена третьим портом v0/v1...v7, соединенным со схемой генерирования тактового сигнала 115, а схема генерирования тактового сигнала 115 четвертым портом c0, соединенным с каждой из схем входного буфера 14, расположенных на стороне центральной оси AA1. Схема генерирования тактового сигнала 115 также оснащена пятым портом c1, соединенным с каждой из схем входного буфера 103, расположенных на другой стороне центральной оси AA1. Для RX0 путь передачи тактового сигнала - c0→v0, а путь передачи сигналов данных - d0→r0; для RX1 путь передачи тактового сигнала - c0→v1, а путь передачи сигналов данных - d1→r1; и т.д.

Например, сигнал данных контактной площадки для передачи сигнала данных 101, обозначенный на фиг. 2 как DQ0, передается на соответствующую схему входного буфера 103 через путь передачи первой длины, на фиг. 2 соответствующая схема входного буфера обозначена как RX0, и тактовый сигнал передается на соответствующую схему входного буфера 103 через путь передачи второй длины; первая длина относится к длине от точки d0 до точки r0, а вторая длина к длине от точки c0 до точки v0. Когда сигнал данных передается на RX0, тактовый сигнал передается на RX0 после времени t1, чтобы гарантировать, что RX0 может передавать сигнал данных в течение времени t1 после получения сигнала данных; поскольку скорость, с которой контактная площадка для передачи сигнала данных 101 передает сигнал данных DQ0, становится все выше, время, в течение которого DQ0 поддерживает высокий уровень «1» или низкий уровень «0», становится все короче. Следовательно, требуется, чтобы время ожидания t1 было все меньше и, кроме того, первая длина (соответствующая пути передачи данных) и вторая длина (соответствующая пути передачи тактового сигнала) должны максимально совпадать.

Сигнал данных контактной площадки для передачи данных 101, обозначенный на фиг. 2 как DQ3, передается на соответствующую схему входного буфера 103 через путь передачи первой длины, на фиг. 2 соответствующая схема входного буфера 103 обозначена как RX3, и тактовый сигнал передается на соответствующую схему входного буфера 103 через путь передачи второй длины; первая длина относится к длине от точки d3 до точки r3, а вторая длина к длине от точки c0 до точки v3. Когда сигнал данных передается на схему входного буфера 103, тактовый сигнал передается на RX3 после t2, чтобы гарантировать, что RX3 может передать сигнал данных в течение t2 после приема сигнала данных. Для контактных площадок для передачи сигнала данных 101, обозначенных как DQ0 и DQ3, по причине того, что первая длина и вторая длина схемы входного буфера 103, соответствующей DQ0, совпадают, первая длина и вторая длина схемы входного буфера 103, соответствующей DQ3 также совпадают, t1 равно или приблизительно равно t2. Следовательно, данный вариант осуществления может улучшить согласованность сигналов данных, передаваемых RX0 и RX3.

Кроме этого, ссылаясь на фиг. 2 нетрудно обнаружить, что каждая схема входного буфера 103 имеет разные пути передачи данных, каждая схема входного буфера 103 имеет разные пути передачи тактового сигнала. Для различных схем входного буфера 103 чем длиннее путь передачи данных, тем длиннее путь передачи тактового сигнала. Следовательно, в данном варианте осуществления могут быть улучшены временная согласованность сигналов данных, передаваемых различными схемами входного буфера 103, а также свойства синхронизации.

На фиг. 4 представлен еще одна конструктивная схема интерфейсной схемы, представленной в варианте осуществления настоящей заявки. Как показано на фиг. 4, интерфейсная схема также включает: контактную площадку для передачи опознавательного сигнала 106, используемую для передачи опознавательного сигнала; схему входного буфера для приема опознавательного сигнала 107, соответствующую контактной площадке для передачи опознавательного сигнала 106, которая используется для приема опознавательного сигнала, передаваемого контактной площадкой для передачи опознавательного сигнала 106 с помощью управляющего тактового сигнала; схему выходного буфера для отправки опознавательного сигнала (не отмечена).

Опознавательный сигнал обычно именуют как DMI (data mask inverter), который используется для определения логической инверсии каждого сигнала данных. Контактная площадка для передачи опознавательного сигнала 106 обычно именуется как DMI, контактная площадка DM или контактная площадка DBI. На фиг. 4, контактная площадка для передачи опознавательного сигнала 106 обозначена как DMI, а схема входного буфера для приема опознавательного сигнала 107 обозначена как DMI_RX.

В данном варианте осуществления контактные площадки для передачи опознавательного сигнала 106 расположены в первом ряду между контактными площадками для передачи сигнала данных 101 и тактовыми контактными площадками 102. Схема входного буфера для приема опознавательного сигнала 107 расположена во втором ряду, на той же стороне оси AA1, что и контактная площадка для передачи опознавательного сигнала 106 и между схемой входного буфера 103 и осью AA1.

Кроме того, расстояние между схемой буфера для приема опознавательного сигнала 107 и осью AA1 меньше, чем расстояние между контактной площадкой для передачи опознавательного сигнала 106, соответствующей схеме буфера для приема опознавательного сигнала 107, и осью AA1.

На фиг. 5 представлена собой карта размещения интерфейсной схемы, представленной в варианте осуществления настоящей заявки. Как показано на фиг. 5, интерфейсная схема также включает в себя: M схем выходного буфера 108 находятся во взаимно-однозначном соответствии с контактной площадкой для передачи сигнала данных 101, каждая схема выходного буфера 108 посылает сигнал данных на соответствующую контактную площадку для передачи сигнала данных 101 с помощью управляющего тактового сигнала. Схема выходного буфера 108 помимо соединения с контактной площадкой для передачи сигнала данных 101 электрически соединена с тактовой контактной площадкой. На фиг. 5 представлены 8 схем выходного буфера 108, обозначенные как TX0, TX1, TX2, TX3, TX4, TX5, TX6 и TX7.

В частности, схема выходного буфера 108 электрически соединена с тактовой контактной площадкой 102 через схему приема тактового сигнала 114 и схему генерирования тактового сигнала 115.

В данном варианте осуществления длина пути передачи выходных данных между каждой схемой выходного буфера 108 и контактной площадкой для передачи сигнала данных 101, соответствующей схеме выходного буфера 108, является одинаковой. В частности, каждая схема выходного буфера 108 расположена непосредственно под соответствующей контактной площадкой для передачи сигнала данных 101, или, другими словами, расстояние между каждой схемой выходного буфера 108 и осью AA1 такое же, как расстояние между соответствующей контактной площадкой для передачи сигнала данных 101 и осью AA1. Учитывая фактические условия проектирования и производства схем, вышеупомянутые равные длины или равные расстояния также могут быть приблизительно одинаковыми или приблизительно равными, допускается определенная погрешность. Далее отсутствует схожее описание.

Схема входного буфера 103 может включать в себя мультиплексор (mux) и защелку (latch). Мультиплексор принимает сигнал данных, обрабатывает сигнал данных и передает его на защелку, выход защелки используется как выход схемы входного буфера 103.

Интерфейсная схема также включает в себя: множество контактных площадок для подачи питания (не представлены на чертежах) и контактных площадок для заземления (не представлены на чертежах), которые используются с целью заземления или подключения к стационарному источнику питания. Множество контактных площадок для подачи питания, контактных площадок для заземления и контактных площадок для передачи сигнала данных расположены в одном ряду.

Как показано на фиг. 5, интерфейсная схема также включает в себя: M опциональных схем входного буфера 109, количество опциональных схем входного буфера 109 такое же, как и количество схем входного буфера 103, они расположены рядом со схемами входного буфера 103, на фиг. 5 представлены опциональные схемы входного буфера 109, обозначенные как OPTION. В частности, в данном варианте осуществления опциональная схема входного буфера 109 расположена с обеих сторон схемы входного буфера 103, соответствующей 4 контактным площадкам для передачи сигнала данных 101, наиболее дальше расположенным от центральной оси AA1. Например, если вышеупомянутая опциональная схема входного буфера 109 не выбрана, она может функционировать как DUMMY. То есть она используется как виртуальная схема входного буфера с целью соответствия рабочей среде. В некоторых случаях опциональная схема входного буфера 109 может быть повторно выбрана с помощью конфигурации.

На фиг. 6 представлена карта размещения интерфейсной схемы, представленной на фиг. 1. на фиг. 6 интерфейсная схема оснащена схемой выходного буфера и конденсатором. Следует отметить, что для удобства сравнения и описания на фиг. 6 схема выходного буфера также обозначена как RX0, RX1...RX7, а прочие схемы на фиг. 6 обозначены как OTHERS, например, под OTHERS может подразумеваться конденсатор.

Ссылаясь на фиг. 5 и фиг. 6, на основании схемы генерирования тактового сигнала плотность размещения схемы входного буфера 103 на фиг. 5 больше, чем плотность размещения схемы входного буфера на фиг. 6. Взяв DQ6 в качестве примера, путь передачи тактового сигнала, указанный на фиг. 5, до схемы входного буфера, соответствующей DQ6, короче, чем путь передачи тактового сигнала, указанный на фиг. 6, до схемы входного буфера, соответствующей DQ6.

В приведенном выше примере контактная площадка для передачи сигнала данных 101 используется в качестве контактной площадки DQ, а сигнал данных представляет собой, например, сигнал DQ. Можно понять, что в прочих вариантах осуществления контактные площадки для передачи сигнала данных также могут быть контактными площадками для отправки команд/адресов или контактными площадками для выбора микросхемы, соответствующие сигналы данных представляют собой командные сигналы или адресные сигналы, а интерфейсная схема может быть применена к LPDDR5. На фиг. 7-9 представлены конструктивные схемы четырех интерфейсных схем, в которой контактная площадка для передачи сигнала данных включает в себя контактную площадку для отправки команд и контактную площадку для отправки адресов.

Как показано на фиг. 7, контактная площадка для передачи сигнала данных 101 включает в себя множество контактных площадок для отправки команд/адресов и контактных площадок для выбора микросхемы. Контактные площадки для отправки команд/адресов обозначены как CA0/CA1/CA2/CA3/CA4/CA5/CA6, а контактные площадки для выбора микросхемы как CS. Контактные площадки для отправки команды/адреса передает сигнал команды/адреса, контактные площадки для выбора микросхемы передает сигнал выбора микросхемы, тактовая контактная площадка 102 обозначена как CK.

В одном примере, как показано на фиг. 7, все схемы входного буфера 103 расположены в одном ряду.

В другом примере, как показано на фиг. 8, некоторые из схем входного буфера 103 расположены в одном ряду, а остальные схемы входного буфера 103 в другом ряду. В частности, установку можно осуществить следующим образом: половина всех схем входного буфера 103 расположены в одном ряду, а другая половина - в другом ряду, схемы входного буфера 103, соответствующие контактным площадкам для передачи сигнала данных 101 находятся в одном ряду, могут быть выбраны произвольно, чтобы гарантировать, что длина пути передачи входных данных между каждой схемой входного буфера 103 и контактной площадкой для передачи сигнала данных 101, соответствующей схеме входного буфера 103, является первой длиной, а длина пути передачи тактового сигнала между схемой входного буфера 103 и тактовой контактной площадкой 102 является второй длиной, первая длина положительно коррелирует со второй длиной.

Как показано на фиг. 9, тактовые контактные площадки включают в себя первую тактовую контактную площадку 112 и вторую тактовую контактную площадку 122, первая тактовая контактная площадка 112 обозначена как CK_t, а вторая тактовая контактная площадка 122 как CK_c.

Для подробного описания схемы входного буфера 103 см. вышеприведенное описание, далее повторы отсутствуют. Согласно вышеприведенному анализу, применение интерфейсной, представленной на фиг. 7-9, также имеет положительный эффект, который заключается в уменьшении tDQS2DQ, разрешении проблем нарушения синхронизации и снижении мощности, потребляемой в процессе пути передачи тактового сигнала.

Вариант осуществления настоящей заявки также представляет схему передачи данных, включающую в себя: вышеупомянутую интерфейсную схему, указанную в варианте осуществления; и M схем последовательно-параллельного преобразования, причем M схем последовательно-параллельного преобразования находятся во взаимно-однозначном соответствии с M схемами входного буфера, а выход каждой из схем входного буфера используется в качестве входа соответствующей схемы последовательно-параллельного преобразования. На фиг. 10 представлена карта планировки схемы передачи данных, представленной в варианте осуществления настоящей заявки.

Ссылаясь на фиг. 10, схема входного буфера 103 может включать в себя мультиплексор (mux) и защелку (latch). Мультиплексор принимает сигнал данных, обрабатывает сигнал данных и передает его на защелку, выход защелки используется как выход схемы входного буфера 103. На фиг. 10 мультиплексоры, соответствующие 8 схемам входного буфера 103, обозначены как MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6 и MUX7, а защелки, соответствующие 8 схемам входного буфера 103 как IB0, IB1, IB2, IB3, IB4, IB5, IB6, IB7. В данном варианте схема передачи данных включает в себя: интерфейсную схему, предусмотренную в предыдущем варианте осуществления; M схем последовательно-параллельного преобразования (Sequential to Parallel, S2P), M схем последовательно-параллельного преобразования S2P находятся во взаимно-однозначном соответствии с M схемами входного буфера 103. Выход каждой схемы входного буфера 103 является входом для соответствующей схемы последовательно-параллельного преобразования S2P.

В частности, M схем последовательно-параллельного преобразования S2P расположены в третьем ряду, а длины путей передачи данных между каждой схемой входного буфера 103 на одной стороне оси AA1 и схемой последовательно-параллельного преобразования S2P, соответствующей схеме входного буфера 103 являются разными.

Более конкретно, длины путей передачи данных между защелкой 123, соответствующей каждой схеме входного буфера 103, расположенной на одной стороне оси AA1, и схемой последовательно-параллельного преобразования S2P, неодинаковые.

Кроме того, M схем последовательно-параллельного преобразования S2P находятся во взаимно-однозначном соответствии с M контактными площадками для передачи данных 101, и расстояния от каждой схемы последовательно-параллельного преобразования S2P до контактных площадок для передачи сигнала данных 101, соответствующих схеме последовательно-параллельного преобразования S2P являются одинаковыми. Можно считать, что каждая схема последовательно-параллельного преобразования S2P размещается непосредственно под соответствующей контактной площадкой для передачи сигнала данных 101.

В данном варианте осуществления схема передачи данных также включает в себя: M схем типа "первый вошел - первый вышел" (First Input Fist Output, FIFO) находятся во взаимно-однозначном соответствии с соответствующими M схемами параллельно-последовательного преобразования; M схем параллельно-последовательного преобразования (Parallel to Sequential, P2S) находятся во взаимно-однозначном соответствии с M схемами FIFO, выход каждой схемы FIFO является входом для схемы параллельно-последовательного преобразования P2S, соответствующей схеме FIFO; M схем запуска находятся во взаимно-однозначном соответствии с M схемами параллельно-последовательного преобразования P2S, а выход каждой схемы параллельно-последовательного преобразования P2S используется в качестве входа схемы запуска, соответствующей схеме параллельно-последовательного преобразования P2S; и M схем запуска также находятся во взаимно однозначном соответствии с M контактными площадками для передачи сигнала данных 101. На фиг. 10 представлены схемы запуска, соответствующие 8 контактным площадкам для передачи сигнала данных 101, обозначены как DR0, DR1, DR2, DR3, DR4, DR5, DR6 и DR7. В данном варианте осуществления схема параллельно-последовательного преобразования P2S расположена непосредственно под каждой контактной площадкой для передачи сигнала данных 101, а также между соседними защелками и в том же ряду, что и защелки. Схема запуска расположена непосредственно под каждой контактной площадкой для передачи сигнала данных 101 и между рядами, где расположены контактная площадка для передачи сигнала данных 101 и мультиплексор.

Можно понять, что схема запуска и соответствующая схема параллельно-последовательного преобразования P2S образуют схему выходного буфера 108.

Схема передачи данных также включает в себя: схему предварительного запуска, электрически соединенную со схемой запуска и расположенную между схемой запуска 204 и схемой параллельно-последовательного преобразования P2S. В данном варианте осуществления схема предварительного запуска может быть расположена между соседними мультиплексорами и в том же ряду, что и мультиплексоры.

Схема передачи данных также включает в себя: схему электростатического разряда, конденсатор и т.д.

Схема передачи данных также включает в себя: M опциональных схем входного буфера 109, количество M опциональных схем входного буфера 109 такое же, как и количество схем входного буфера 103, указанные схемы расположены рядом со схемами входного буфера 103. Для получение подробного описания опциональных схем входного буфера 109 см. предыдущий вариант осуществления.

В частности, опциональная схема входного буфера 109 включает в себя опциональные мультиплексоры и опциональные защелки, опциональные мультиплексоры расположены рядом с мультиплексорами, а опциональные защелки расположены рядом с защелками, на фиг. 10 опциональный мультиплексор обозначен как MUX, а опциональная защелка как IB. Исходя из вышеописанного, в качестве опционального мультиплексора и опциональной защелки используются мультиплексор и защелка, наиболее удаленные от оси AA1 и не оснащенные функцией передачи сигнала.

В данном варианте осуществления две из M схем входного буфера 103 и/или M опциональных схем входного буфера 109, одна из M схем последовательно-параллельного преобразования S2P, одна из M схем FIFO, одна из M схем параллельно-последовательного преобразования P2S и одна из M схем запуска вместе образуют ячейку DQ блока передачи данных, и рабочая среда каждой ячейки DQ блока передачи данных является согласованной.

Соответствие рабочей среды означает, что для каждой DQ cell блока передачи данных, защелки или опциональные защелки распределяются по обеим сторонам от каждой схемы параллельно-последовательного преобразования P2S. Следовательно, каждая схема последовательно-параллельного преобразования S2P имеет одинаковую рабочую среду, например одинаковый уровень шумовых помех.

Например, для контактной площадки для передачи сигнала данных, обозначенной как DQ5, DQ cell блока передачи данных включает в себя: схему входного буфера 103, опциональную схему входного буфера 109, схему FIFO, схему последовательно-параллельного преобразования S2P, а также схему запуска. Для контактной площадки для передачи сигнала данных, обозначенной как DQ4, DQ cell блока передачи данных включает в себя: схему входного буфера 103, опциональную схему входного буфера 109, схему FIFO, схему первого входы и первого выхода, схему последовательно-параллельного преобразования S2P, а также схему запуска. Например, для контактной площадки для передачи сигнала данных, обозначенной как DQ6, DQ cell блока передачи данных включает в себя: две опциональных схем входного буфера 109, схему FIFO, схему последовательно-параллельного преобразования S2P, а также схему запуска.

В одном примере схема последовательно-параллельного преобразования S2P и схема FIFO в одной и той же DQ cell блока передачи данных расположены параллельно, то есть схема последовательно-параллельного преобразования S2P и схема FIFO в одной и той же DQ cell блока передачи данных расположены в одном ряду.

В другом примере схема последовательно-параллельного преобразования S2P и схема FIFO в одной и той же DQ cell блока передачи данных расположены бок о бок, если схема последовательно-параллельного преобразования S2P и схема FIFO в одной и той же DQ cell блока передачи данных расположены в разных рядах, то схема FIFO находиться между схемой последовательно-параллельного преобразования S2P и схемой входного буфера 103.

Кроме того, в прочих вариантах осуществления схемы первого входа и первого выхода, расположенные в разных блоках передачи данных, также могут располагаться рядом друг с другом.

Для простоты понимания на фиг. 10 представлены шина BUS, усилитель считывания SA и множество блоков памяти, среди них 8 блоков памяти обозначены как BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7. В прочих вариантах осуществления количество блоков памяти является рациональным и устанавливается в соответствии с требуемой производительностью.

На фиг. 10 пунктирные стрелки указывают на путь передачи данных и путь передачи тактового сигнала в период считывания данных из блока памяти, то есть путь передачи данных и путь передачи тактового сигнала в период считывания данных из блока памяти на соответствующую контактную площадку для передачи сигнала данных 101; сплошные стрелки указывают на путь передачи данных и путь передачи тактового сигнала в период записи данных в блок памяти, то есть путь передачи данных и путь передачи тактового сигнала в период сохранения данных из контактной площадки для передачи сигнала данных 101 в соответствующий блок памяти. Следует отметить, что сплошные стрелки на предыдущих графических материалах также указывают на путь передачи данных и путь передачи тактового сигнала в период записи данных, а пунктирные стрелки указывают на путь передачи данных и путь передачи тактового сигнала в период чтения данных.

Принцип работы схемы передачи данных, представленной в данном варианте осуществления, будет описан в графических материалах, указанных ниже:

В период записи данных: возьмем в качестве примера контактную площадку для передачи сигнала данных DQ6, DQ6 передает сигнал данных на мультиплексор MUX6, а мультиплексор MUX6 продолжает передавать сигнал данных на защелку IB6; сигнал, обеспечиваемый схемой генерирования тактового сигнала 115, передается на защелку IB6 за счет длины пути передачи тактового сигнала; когда тактовый сигнал достигает защелки IB6 с помощью управляющего тактового сигнала, защелка IB6 передает сигнал данных на схему последовательно-параллельного преобразования S2P; схема последовательно-параллельного преобразования S2P передает сигнал данных на шину BUS, и сигнал данных усиливается с помощью усилителя считывания SA и сохраняется в соответствующем блоке памяти BANK6. Как видно из анализа вышеупомянутых интерфейсных схем, для DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7 длина пути передачи тактового сигнала, требуемая для передачи тактового сигнала на соответствующую защелку, меньше, и разница в длине каждого пути передачи тактового сигнала относительно небольшая. Следовательно, временная задержка передачи сигнала данных на соответствующую схему последовательно-параллельного преобразования S2P для защелок, соответствующих DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7 является низкой. Таким образом, улучшается степень соответствия путей передачи данных и путей передачи тактового сигнала, соответствующих каждой схеме входного буфера, уменьшается разница во времени, требуемом для записи данных из разных контактных площадок для передачи сигнала данных 101 в соответствующий блок памяти, а также улучшается эффективность записи.

В период чтения данных: продолжаем использовать в качестве примера контактную площадку для передачи сигнала данных DQ6, например, сигнал данных в блоке памяти BANK6 усиливается с помощью усилителя считывания SA и передается на шину BUS; сигнал данных передается на соответствующую схему FIFO с помощью шины BUS; схема FIFO передает сигнал данных на схему параллельно-последовательного преобразования P2S, сигнал данных достигает контактной площадки для передачи сигнала данных через схему параллельно-последовательного преобразования P2S, схема предварительного запуска, а также схему запуска DR6 и далее поступает на контактную площадку для передачи сигнала данных DQ6.

В схеме передачи данных, предусмотренной в данном варианте осуществления, используется метод размещения схемы централизованного входного буфера, с помощью которого сокращается длина пути передачи тактового сигнала, необходимого для передачи тактового сигнала на каждую схему входного буфера, улучшается степень согласования между путем передачи тактового сигнала и путем передачи данных, уменьшается tDQS2DQ и разрешаются проблемы нарушения синхронизации. Разница в длинах путей передачи тактового сигнала, соответствующих каждой схеме входного буфера, относительно небольшая, в то же время может быть удовлетворено требование высокого уровня согласования путей передачи тактового сигнала и путей передачи данных каждой схемы входного буфера.

Кроме того, поскольку длина пути передачи тактового сигнала сокращается, требуется сократить длину провода для передачи тактового сигнала. В связи с этим энергопотребление схемы передачи данных может быть в определенной степени снижено.

Вариант осуществления настоящей заявки также представляет память, включающую в себя вышеупомянутую схему передачи данных. Для получения подробной информации см. фиг. 10 «Конструктивная схема памяти». Вышеупомянутая память может быть применена к системе памяти, указанной на фиг. 11. На фиг. 11 представлена конструктивная схема системы памяти, представленной в варианте осуществления настоящей заявки, среди них Memory Controller - это контроллер памяти, Memory - это память, IO Circuit - это интерфейсная схема, Data Path - это путь передачи данных, а Array - это массив в памяти. Например, IO Circuit является интерфейсной схемой настоящей заявки, а Data Path может включать в себя схему передачи данных настоящей заявки, DQ2/DQ3/DQ4/DQ5 - это контактные площадки для передачи сигнала данных, а Dqs - тактовые контактные площадки.

Память может быть представлена в виде памяти динамической памяти с произвольным доступом (Dynamic Random Access Memory, DRAM), статической памяти с произвольным доступом (Static Random Access Memory, SRAM), магниторезистивной оперативной памяти (Magnetoresistive Random Access Memory, MRAM), сегнетоэлектрической оперативной памяти (Ferroelectric Random Access Memory, FeRAM), оперативной памяти с изменением фазового состояния (Phase Change Random Access Memory, PCRAM), NAND или NOR и т.д. Например, память может быть представлена в виде памяти LPDDR4 или LPDDR5.

Технические специалисты в данной области могут считать, что вышеупомянутые варианты осуществления являются конкретными вариантами осуществления настоящей заявки, при фактическом применении могут быть внесены различные изменения в форму и детали изобретения, не выходящие за рамки объема настоящей заявки. Любой технический специалист в данной области техники может внести соответствующие изменения и модификации, не выходя за рамки объема настоящей заявки, в связи с этим диапазон защиты настоящей заявки должен соответствовать диапазону, определяемому формулой изобретения.

Claims (30)

1. Интерфейсная схема, содержащая:

тактовую контактную площадку (102), выполненную с возможностью передачи тактового сигнала;

М контактных площадок передачи данных (101), выполненных с возможностью передачи сигнала данных;

М схем входного буфера (103), находящихся во взаимно-однозначном соответствии с контактными площадками передачи данных (101), причем каждая из схем входного буфера (103) управляется тактовым сигналом для приема сигналов данных, передаваемых контактной площадкой передачи данных (101), соответствующей указанной схеме входного буфера (103);

М схем выходного буфера (108), находящихся во взаимно-однозначном соответствии с контактными площадками передачи данных (101), причем каждая из схем выходного буфера (108) выполнена с возможностью отправлять сигнал данных на соответствующую контактную площадку передачи данных (101) под управлением тактового сигнала; и

М опциональных схем входного буфера (109), которые расположены рядом со схемами входного буфера (103);

при этом тактовая контактная площадка (102) и контактные площадки передачи данных (101) располагаются в первом ряду, причем М контактных площадок передачи данных (101) располагаются по обеим сторонам тактовой контактной площадки (102), то есть с каждой стороны располагается половина из М контактных площадок передачи данных (101), М схем входного буфера (103) располагаются во втором ряду и используют тактовую контактную площадку (102) в качестве репера для формирования оси (АА1), перпендикулярной первому ряду, причем М схем входного буфера (103) располагаются по обеим сторонам от оси (АА1), то есть с каждой стороны находится половина из М схем входного буфера (103); расстояние между каждой из схем входного буфера (103) и осью (АА1) меньше, чем расстояние между контактной площадкой передачи данных (101), соответствующей указанной схеме входного буфера (103), и осью (АА1), где М является целым числом, большим или равным 2;

длина путей передачи выходных данных между каждой из схем выходного буфера (108) и контактной площадкой передачи данных (101), соответствующей указанной схеме выходного буфера (108), является одинаковой, причем схемы входного буфера (103) или опциональные схемы входного буфера (109) расположены с двух сторон от каждой из схем выходного буфера (108), и расстояние между каждой из схем входного буфера (103) и осью (АА1) меньше, чем расстояние между каждой из опциональных схем входного буфера (109) и осью (АА1).

2. Интерфейсная схема по п. 1, в которой длина пути передачи входных данных между каждой из схем входного буфера (103) и контактной площадкой передачи данных (101), соответствующей указанной схеме входного буфера (103), представляет собой первую длину, длина пути передачи тактового сигнала между каждой из схем входного буфера (103) и тактовой контактной площадкой (102) представляет собой вторую длину, причем первая длина положительно коррелирует со второй длиной.

3. Интерфейсная схема по п. 1, в которой тактовая контактная площадка (102) представляет собой дифференциальную входную контактную площадку, содержащую первую тактовую контактную площадку (112) и вторую тактовую контактную площадку (122), причем первая тактовая контактная площадка (112) и вторая тактовая контактная площадка (122) выполнены с возможностью передачи комплементарных тактовых сигналов;

при этом первая тактовая контактная площадка (112) и вторая тактовая контактная площадка (122) расположены симметрично относительно оси (АА1).

4. Интерфейсная схема по п. 1, дополнительно содержащая: схему обработки тактового сигнала, электрически соединенную с тактовой контактной площадкой (102) и М схемами входного буфера (103) и выполненную с возможностью приема тактового сигнала и обработки тактового сигнала, чтобы использовать тактовый сигнал в качестве управляющего тактового сигнала для М схем входного буфера (103).

5. Интерфейсная схема по п. 4, в которой схема обработки тактового сигнала включает в себя схему приема тактового сигнала (114) и схему генерирования тактового сигнала (115), при этом схема приема тактового сигнала (114)) электрически соединена с тактовой контактной площадкой (102) и выполнена с возможностью приема тактового сигнала, выход схемы приема тактового сигнала (114) используется в качестве входа схемы генерирования тактового сигнала, а схема генерирования тактового сигнала (115) выполнена с возможностью генерирования тактового сигнала.

6. Интерфейсная схема по п. 1, дополнительно содержащая:

контактную площадку для передачи опознавательного сигнала (106), выполненную с возможностью передачи опознавательного сигнала;

схему буфера для приема опознавательного сигнала (107), соответствующую контактной площадке для передачи опознавательного сигнала (106) и выполненную с возможностью приема опознавательного сигнала, передаваемого контактной площадкой для передачи опознавательного сигнала (106), под управлением тактового сигнала.

7. Интерфейсная схема по п. 6, в которой контактная площадка для передачи опознавательного сигнала расположена в первом ряду между контактными площадками передачи данных (101) и тактовой контактной площадкой (102); схема буфера для приема опознавательного сигнала (107) расположена во втором ряду на той же стороне оси (АА1), что и контактная площадка для передачи опознавательного сигнала (106), между схемой входного буфера (103) и осью (АА1); при этом расстояние между схемой буфера для приема опознавательного сигнала (107) и осью (АА1) меньше, чем расстояние между контактной площадкой для передачи опознавательного сигнала (106), соответствующей схеме буфера для приема опознавательного сигнала (107), и осью (АА1).

8. Интерфейсная схема по п. 1, в которой каждая схема входного буфера (103) содержит мультиплексор и защелку, при этом мультиплексор выполнен с возможностью принимать сигнал данных и выводить сигнал данных после обработки на защелку, причем выход защелки используется в качестве выхода схемы входного буфера (103).

9. Схема передачи данных, содержащая интерфейсную схему по любому из пп. 1-8 и дополнительно содержащая:

М схем последовательно-параллельного преобразования, причем М схем последовательно-параллельного преобразования находятся во взаимно-однозначном соответствии с М схемами входного буфера (103), а выход каждой из схем входного буфера (103) используется в качестве входа соответствующей схемы последовательно-параллельного преобразования.

10. Схема передачи данных по п. 9, в которой М схем последовательно-параллельного преобразования расположены в третьем ряду, причем длины путей передачи данных между каждой из схем входного буфера (103), расположенных на одной стороне оси (АА1), и схемой последовательно-параллельного преобразования, соответствующей указанной схеме входного буфера (103), отличаются друг от друга;

при этом М схем последовательно-параллельного преобразования находятся во взаимно-однозначном соответствии с М контактными площадками передачи данных (101), причем расстояние от каждой из схем последовательно-параллельного преобразования до контактной площадки передачи данных (101), соответствующей указанной схеме последовательно-параллельного преобразования, является одинаковым.

11. Схема передачи данных по п. 9, дополнительно содержащая:

М схем типа «первым вошел - первым вышел» (FIFO), находящихся во взаимно-однозначном соответствии с М схемами последовательно-параллельного преобразования;

М схем параллельно-последовательного преобразования, находящихся во взаимно-однозначном соответствии с М схемами FIFO, причем выход каждой из схем FIFO используется в качестве входа схемы параллельно-последовательного преобразования, соответствующей указанной схеме FIFO;

М схем запуска, находящихся во взаимно-однозначном соответствии с М схемами параллельно-последовательного преобразования, причем выход каждой схемы параллельно-последовательного преобразования используется в качестве входа схемы запуска, соответствующей указанной схеме параллельно-последовательного преобразования; при этом М схем запуска находятся во взаимно-однозначном соответствии с М контактными площадками передачи данных (101).

12. Схема передачи данных по п. 11, в которой две из М схем входного буфера (103) и/или М опциональных схем входного буфера (109), одна из М схем последовательно-параллельного преобразования, одна из М схем FIFO, одна из М схем параллельно-последовательного преобразования и одна из М схем запуска совместно образуют блок передачи данных, причем рабочие условия каждого из блоков передачи данных совпадают.

13. Схема передачи данных по п. 12, в которой схема последовательно-параллельного преобразования и схема FIFO в одном и том же блоке передачи данных расположены рядом друг с другом или параллельно;

при этом схемы FIFO, расположенные в разных блоках передачи данных, расположены рядом друг с другом.

14. Память, содержащая схему передачи данных по любому из пп. 9-13.

Images