CN212392002U - 接口电路、数据传输电路以及存储器 - Google Patents

Abstract

本实用新型实施例提供一种接口电路、数据传输电路以及存储器，接口电路包括时钟焊盘、数据焊盘和输入缓冲电路，时钟焊盘与数据焊盘布置于第一排，且M个数据焊盘布置于时钟焊盘的两侧，每一侧布置M个数据焊盘的一半，M个输入缓冲电路布置于第二排，以数据焊盘为基准，形成垂直于第一排的轴线，M个输入缓冲电路布置于轴线的两侧，每一侧布置M个输入缓冲电路的一半，每一个输入缓冲电路与轴线的距离小于输入缓冲电路对应的数据焊盘与轴线的距离。本实用新型实施例有利于缩短各输入缓冲电路对应的时钟路径长度，减少时序违例，改善各输入缓冲电路对应的时钟路径与输入数据路径的匹配度。

Description

接口电路、数据传输电路以及存储器

技术领域

本实用新型实施例涉及半导体技术领域，特别涉及一种接口电路、数据传输电路以及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM速度、功耗等指标的要求越来越高。

然而，目前的DRAM性能仍有待提高。

实用新型内容

本实用新型实施例解决的技术问题为提供一种接口电路、数据传输电路以及存储器，通过将接口电路中的输入缓冲电路集中化处理，以实现关键时钟的优化，从而提高时钟性能和减小功率损耗。

为解决上述问题，本实用新型实施例提供一种接口电路，包括：时钟焊盘，用于传输时钟信号；M个数据焊盘，用于传输数据信号；M个输入缓冲电路，与所述数据焊盘一一对应，每一个所述输入缓冲电路在所述时钟信号的驱动下，接收与所述输入缓冲电路对应的所述数据焊盘传输的所述数据信号；其中，所述时钟焊盘与所述数据焊盘布置于第一排，且所述M个数据焊盘布置于所述时钟焊盘的两侧，每一侧布置所述M个数据焊盘的一半，所述M个输入缓冲电路布置于第二排，以所述时钟焊盘为基准，形成垂直于所述第一排的轴线，所述M个输入缓冲电路布置于所述轴线的两侧，每一侧布置所述M个输入缓冲电路的一半，每一个所述输入缓冲电路与所述轴线的距离小于所述输入缓冲电路对应的所述数据焊盘与所述轴线的距离，所述M为大于等于2的整数。

另外，每一个所述输入缓冲电路到所述输入缓冲电路对应的所述数据焊盘之间的输入数据路径长度为第一长度，每一个所述输入缓冲电路与所述时钟焊盘之间的时钟路径长度为第二长度，所述第一长度与所述第二长度成正相关。

另外，所述时钟焊盘为差分输入焊盘，包括第一时钟焊盘和第二时钟焊盘，所述第一时钟焊盘与所述第二时钟焊盘分别传输互补的所述时钟信号。

另外，所述第一时钟焊盘与所述第二时钟焊盘相对于所述轴线对称布置。

另外，还包括：时钟处理电路，与所述时钟焊盘和所述M个输入缓冲电路均电连接，用于接收所述时钟信号，并将所述时钟信号进行处理后作为所述M个输入缓冲电路的驱动时钟。

另外，所述时钟处理电路包括时钟接收电路和时钟产生电路，所述时钟接收电路与所述时钟焊盘电连接，用于接收所述时钟信号，所述时钟接收电路的输出作为所述时钟产生电路的输入，所述时钟产生电路用于产生所述驱动时钟。

另外，还包括：标志焊盘，用于传输标志信号；标志缓冲电路，与所述标志焊盘对应，用于在所述时钟信号的驱动下，接收所述标志焊盘传输的所述标志信号。

另外，所述标志焊盘布置于所述第一排，且位于所述数据焊盘与所述时钟焊盘之间；所述标志缓冲电路布置于所述第二排，且与所述标志焊盘位于所述轴线的同一侧，且位于所述输入缓冲电路与所述轴线之间；所述标志缓冲电路与所述轴线的距离小于所述标志缓冲电路对应的所述标志焊盘与所述轴线的距离。

另外，还包括：M个输出缓冲电路，与所述数据焊盘一一对应，每一个所述输出缓冲电路在所述时钟信号的驱动下，将所述数据信号发送至对应的数据焊盘。

另外，每一个所述输出缓冲电路到所述输出缓冲电路对应的所述数据焊盘之间的输出数据路径长度相同。

另外，所述输入缓冲电路包括多路选择器和锁存器，所述多路选择器接收所述数据信号，并将所述数据信号处理后输出给所述锁存器，所述锁存器的输出作为所述输入缓冲电路的输出。

相应的，本实用新型实施例还提供一种数据传输电路，包括：上述的接口电路；M个串并转换电路，所述M个串并转换电路与所述M个输入缓冲电路一一对应，每一个所述输入缓冲电路的输出作为对应的所述串并转换电路的输入。

另外，所述M个串并转换电路布置于第三排，位于所述轴线同一侧的每一个所述输入缓冲电路与所述输入缓冲电路对应的所述串并转换电路之间的传输路径长度各不相同。

另外，所述M个串并转换电路与所述M个数据焊盘一一对应，且每一个所述串并转换电路到所述串并转换电路对应的所述数据焊盘的距离相同。

另外，还包括：M个先入先出电路，与所述M个串并转换电路一一对应；M个并串转换电路，与所述M个先入先出电路一一对应，每一个所述先入先出电路的输出作为所述先入先出电路对应的所述并串转换电路的输入；M个驱动电路，与所述M个并串转换电路一一对应，每一个所述并串转换电路的输出作为所述并串转换电路对应的所述驱动电路的输入；所述M个驱动电路还与所述M个数据焊盘一一对应。

另外，还包括M个可选输入缓冲电路，所述M个可选输入缓冲电路的数量与所述输入缓冲电路的数量相同，且与所述输入缓冲电路并排设置。

另外，所述M个输入缓冲电路和/或所述M个可选输入缓冲电路中的两个、所述M个串并转换电路中的一个、所述M个先入先出电路中的一个、所述M个并串转换电路中的一个以及所述M个驱动电路中的一个，共同组成一个数据传输单元，每一个所述数据传输单元的工作环境匹配。

另外，同一所述数据传输单元中的所述串并转换电路和所述先入先出电路并排或并列设置。

另外，位于不同的所述数据传输单元中的先入先出电路并排设置。

相应的，本实用新型实施例还提供一种存储器，包括上述的接口电路。

与现有技术相比，本实用新型实施例提供的技术方案至少具有以下优点：

本实用新型实施例提供一种结构性能优越的接口电路，M个数据焊盘以及时钟焊盘布置于第一排，M个数据焊盘分别布置于时钟焊盘的两侧，且以数据焊盘为基准，形成垂直于第一排的轴线；M个输入缓冲电路布置于轴线的两侧，每一侧布置M个输入缓冲电路的一半，每一个输入缓冲电路与轴线的距离小于输入缓冲电路对应的数据焊盘与轴线的距离。本实用新型实施例中，通过对输入缓冲电路进行集中化处理，缩短了时钟信号传输至各输入缓冲电路的时钟路径，提高了时钟路径与数据路径的匹配度，进而有利于减小tDQS2DQ和时序违例；此外，由于时钟路径减小，进而降低了接口电路的功率损耗。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种接口电路的结构示意图；

图2为本实用新型实施例提供的接口电路的一种结构示意图；

图3为本实用新型实施例提供的接口电路的另一种结构示意图；

图4为本实用新型实施例提供的接口电路的又一种结构示意图；

图5为本实用新型实施例提供的接口电路的布局示意图；

图6为图1提供的接口电路对应的布局示意图；

图7至图9为本实用新型实施例提供的数据焊盘包括命令焊盘和地址焊盘的接口电路的四种结构示意图；

图10为本实用新型实施例提供的数据传输电路的布局示意图；

图11为本实用新型实施例提供的存储器应用于存储系统的一种结构示意图。

具体实施方式

由背景技术可知，现有技术的DRAM性能仍有待提高。

在存储器中，写数据采样信号(Dqs信号或Wck信号)作为写数据的时钟；在写入操作时，Dqs或Wck信号的边沿(上升沿和下降沿)在时序上应当与数据信号(DQ信号)的中心处对齐(考虑到时序余量，也可能允许在中心处基本对齐)。DQ信号的传输路径定义为数据路径，数据路径的长短会影响DQ信号的边沿到达器件端口(例如寄存器的数据端口)的时间，Dqs或Wck信号的传输路径定义为时钟路径，时钟路径的长短会影响Dqs或Wck信号到达器件端口(例如寄存器的时钟端口)的时间，将DQ信号的数据路径与Dqs或Wck信号的时钟路径的差异(Dqs或Wck信号的边沿和DQ信号的中心处之间的时间间隔)定义为tDQS2DQ或tWCK2DQ，tDQS2DQ或tWCK2DQ越小则数据路径与时钟路径越匹配，相应的电路时序越好。

现结合图1进行具体分析，图1为一种接口电路的结构示意图。

参考图1，接口电路包括：用于传输数据信号的多个并排设置的数据焊盘11，中心轴线AA1，且多个数据焊盘11的一半分布于中心轴线AA1的一侧，另一半分布于中心轴线AA1的另一侧；时钟焊盘13，时钟焊盘13位于中心轴线AA1处；多个输入缓冲电路14，与数据焊盘11对应，且每个输入缓冲电路14到对应的数据焊盘11之间的数据路径相同(或在一定误差范围内基本相同，考虑到实际电路设计和制造过程中，路径相同只是一种理想情况，此处以及下文所述路径相同，均包括在一定误差范围内基本相同的含义，这里的一定误差范围可以理解但不限于不同路径之间的误差在1％以内或3％以内)；多个输出缓冲电路(未图示)，与数据焊盘101对应，且每个输出缓冲电路到对应的数据焊盘11之间的时序路径相同；时钟接收电路16和时钟产生电路17，时钟接收电路16与时钟焊盘13电连接，用于接收时钟信号并将时钟信号传输至时钟产生电路17，时钟产生电路17接收该时钟信号并产生驱动时钟，且输入缓冲电路14接收该驱动时钟以及数据信号并传输数据信号。

图1中以DQ0/DQ1…DQ7标示数据焊盘11，以Dqs标示时钟焊盘13(下文均以Dqs为例，Wck的应用情况与Dqs相同或相似，例如在LPDDR4中将时钟称为Dqs，而在LPDDR5中将时钟称为Wck)，以RX0/RX1…RX7标示输入缓冲电路14，该输入缓冲电路14也为接收电路，以RX_CLK标示时钟接收电路16，以CLK GEN标示时钟产生电路17。

数据焊盘11的数据信号传输至对应的输入缓冲电路14的数据路径为第一路径，时钟焊盘的时钟信号传输至对应的输入缓冲电路14的时序路径为第二路径。在图1中，不同的输入缓冲电路14具有相同的第一路径，但是，距离时钟焊盘越远的输入缓冲电路14具有的第二路径越长，因此，距离时钟焊盘越远，相应的第一路径与第二路径之间的差距越大，导致对应的tDQS2DQ越大，且时序违例的问题越严重，图1中标示出了距离时钟焊盘最远的输入缓冲电路14对应的tDQS2DQ。

不同的数据焊盘11的数据信号到达对应的输入缓冲电路14的时刻接近，以图1中离时钟焊盘最远和最近的输入缓冲电路14作为示例来说明，时钟信号达到离时钟焊盘13最远的输入缓冲电路14(DQ0对应的输入缓冲电路14)的时刻最晚，且时钟信号到达离时钟焊盘最近的输入缓冲电路14(DQ3对应的输入缓冲电路14)的时刻最早，这就造成离时钟焊盘最近的输入缓冲电路14最先接收并传输数据信号，而离时钟焊盘最远的输入缓冲电路14最晚传输数据信号，两个输入缓冲电路14传输数据信号的时间差距大。相应的，如果DQ3对应的输入缓冲电路14的时钟路径与数据路径匹配，那么DQ0对应的输入缓冲电路14的时钟路径与数据路径就不太容易匹配。

具体地，结合图1，各数据焊盘11分别对应具有第一端口d0/d1……d7，各输入缓冲电路14分别具有与对应数据焊盘11的第一端口连接的第二端口r0/r1…r7，各输入缓冲电路14分别具有与时钟产生电路17连接的第三端口v0/v1…v7，时钟产生电路17具有与位于中心轴线AA1一侧的各输入缓冲电路14连接的第四端口c0，时钟产生电路17还具有与位于中心轴线AA1另一侧的各输入缓冲电路14连接的第五端口c1。对于RX0而言，时钟信号的时钟路径为c0→v0，数据信号的数据路径为d0→r0；对于RX1而言，时钟信号的时钟路径为c1→v1，数据信号的数据路径为d1→r1；依次类推；不难发现，对于不同的输入缓冲电路14而言，其对应的数据路径不变，但是距离中心轴线AA1越近的输入缓冲电路14具有的时钟路径越短，因此，就出现了tDQS2DQ差异较大的问题。

由上述分析可知，不同的输入缓冲电路14对应的tDQS2DQ差异较大，而在存储器中，对tDQS2DQ的值有严格的要求，例如要求tDQS2DQ的值不能大于800ps，否则会造成时序违例。

为解决上述问题，本实用新型实施例提供一种接口电路，通过集中布局各输入缓冲电路的方式，缩短了时钟信号传输至各输入缓冲电路的时钟路径，从而缩短了tDQS2DQ，进一步改善时序违例的问题。以下将结合附图对本实施例提供的接口电路进行详细说明。

图2为本实用新型实施例提供的接口电路的一种结构示意图。

参考图2，本实施例中，接口电路包括：时钟焊盘102，用于传输时钟信号；M个数据焊盘101，用于传输数据信号；M个输入缓冲电路103，与数据焊盘101一一对应，每一个输入缓冲电路103在时钟信号的驱动下，接收与输入缓冲电路103对应的数据焊盘101传输的数据信号；其中，时钟焊盘102与数据焊盘101布置于第一排，M个数据焊盘101布置于时钟焊盘102的两侧，且每一侧布置M个数据焊盘101的一半，M个输入缓冲电路103布置于第二排，以时钟焊盘102为基准形成垂直于第一排的轴线AA1，M个输入缓冲电路103布置于轴线AA1的两侧，每一侧布置M个输入缓冲电路103的一半，每一个输入缓冲电路103与轴线AA1的距离小于输入缓冲电路103对应的数据焊盘101与轴线AA1的距离，所述M为大于等于2的整数。当M为偶数时，例如M等于8，则轴线AA1的每一侧布置4个数据焊盘101；当M为奇数时，例如M等于7，则轴线AA1的一侧布置3个数据焊盘101，另一侧布置4个数据焊盘101。上文所述的“一半”，在M为偶数时，应当理解为M/2，而当M为奇数时，应当理解为(M-1)/2或(M+1)/2，下同。

以下将结合附图对本实施例提供的接口电路进行详细说明。

本实施例中，接口电路可应用于DRAM中，例如LPDDR4。

本实施例中，M个数据焊盘101的一半位于轴线AA1的一侧，M个数据焊盘101的另一半位于轴线AA1的另一侧。数据焊盘101用于传输DQ信号，即数据信号为DQ信号。

图2中以8个数据焊盘101作为示例，且以DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7对各数据焊盘101进行标示；相应的，输入缓冲电路103的数量也为8个，且以RX0、RX1、RX2、RX3、RX4、RX5、RX6、RX7对各输入缓冲电路103进行标示。可以理解的是，在其他实施例中，可以根据接口电路的实际需求，合理设置数据焊盘的数量。

时钟焊盘102可用于传输Dqs信号，即时钟信号为Dqs信号，Dqs信号指写时钟信号或读时钟信号，图2中以Dqs对时钟焊盘102进行标示。

图3为本实用新型实施例提供的接口电路的另一种结构示意图。如图3所示，时钟焊盘102可以为差分输入焊盘，包括第一时钟焊盘112以及第二时钟焊盘122，且第一时钟焊盘112与第二时钟焊盘122分别传输互补的时钟信号。具体地，图3中以Dqs_t标示第一时钟焊盘112，第一时钟焊盘112用于传输Dqs_t时钟信号；以Dqs_c标示第二时钟焊盘122，第二时钟焊盘122用于传输Dqs_c时钟信号。

本实施例中，第一时钟焊盘112与第二时钟焊盘122相对于轴线AA1对称布置。第一时钟焊盘112与位于轴线AA1一侧的输入缓冲电路103的时钟路径为第一时钟路径，第二时钟焊盘122与位于轴线AA1另一侧的输入缓冲电路103的时钟路径为第二时钟路径，如此设置，有利于减小第一时钟路径与第二时钟路径的差距，从而减小或者避免由于第一时钟路径与第二时钟路径差距大对于tDQS2DQ造成的不良影响。

需要说明的是，在其他实施例中，第一时钟焊盘与第二时钟焊盘也可以布置于轴线同一侧。

还需要说明的是，关于“第一排”并非是指时钟焊盘以及数据焊盘101位于接口电路整体焊盘中的第一排，仅是为了说明时钟焊盘与数据焊盘101同排设置，且为了方便定义说明轴线AA1。在实际接口电路中，时钟焊盘以及数据焊盘101可位于接口电路整体焊盘中的任意一排。

同样的，关于“第二排”并非指输入缓冲电路103位于接口电路整体焊盘中的第二排，仅是为了说明M个输入缓冲电路103同排设置，且与时钟焊盘以及数据焊盘101位于不同排。在实际接口电路中，M个输入缓冲电路103可位于接口电路整体焊盘中的任意一排，且输入缓冲电路103与数据焊盘101之间还可以设置有一排或者多排焊盘。

本实施例中，接口电路还可以包括：时钟处理电路，与时钟焊盘以及M个输入缓冲电路103均电连接，用于接收时钟信号，并将时钟信号进行处理后作为M个输入缓冲电路103的驱动时钟。也就是说，输入缓冲电路103在时钟信号的驱动下，实际为，输入缓冲电路103在对时钟信号进行处理生成的驱动时钟的驱动下。

时钟处理电路与轴线AA1重合，即时钟处理电路位于轴线AA1所在位置。如此，有利于减小驱动时钟传输至位于轴线AA1两侧的输入缓冲电路103所需的时钟路径的差异。上述时钟处理电路位于轴线AA1所在位置，并不意味着时钟处理电路相对于轴线AA1完全对称，考虑到电路设计和制造的实际情况，时钟电路大致位于AA1所在的位置，允许其中心线偏离AA1一定的值，例如偏离10％或20％。

本实施例中，时钟处理电路包括时钟接收电路114和时钟产生电路115。时钟接收电路114与时钟焊盘电连接，用于接收时钟信号，时钟接收电路114的输出作为时钟产生电路115的输入，时钟产生电路115用于产生驱动时钟。时钟产生电路115位于轴线AA1上。图2中，以RX_CLK对时钟接收电路114、CLK GEN对时钟接收电路115进行标示。

具体地，时钟接收电路114包括：与第一时钟焊盘112电连接的第一时钟接收电路，用于接收Dqs_t时钟信号；与第二时钟焊盘122电连接的第二时钟接收电路，用于接收Dqs_c时钟信号。且第一时钟接收电路与第二时钟电路相对于轴线AA1对称布置。

对于输入缓冲电路103而言，其在时钟信号的驱动下接受数据信号，并继续传输数据信号。也就是说，当数据焊盘101的数据信号传输至输入缓冲电路103时，只有在时钟信号也已经传输至输入缓冲电路103的情况下，输入缓冲电路103才会接受该数据信号并将数据信号传输出去；若数据信号传输至输入缓冲电路103且时钟信号还未达到，则输入缓冲电路103不会传输该数据信号。

本实施例中，每一个输入缓冲电路103与轴线AA1的距离小于输入缓冲电路103对应的数据焊盘101与轴线AA1的距离，即相较于数据焊盘101而言各输入缓冲电路103更向轴线AA1靠拢。具体地，以轴线AA1为基准，M个输入缓冲电路103的布局密集度大于M个数据焊盘101的布局密集度；对于每一数据焊盘101及其对应的输入缓冲电路103而言，数据焊盘101与轴线AA1之间的距离大于输入缓冲电路103与轴线AA1之间的距离。并且，数据焊盘101与轴线AA1的距离越近，与该数据焊盘101对应的输入缓冲电路103与轴线AA1的距离越近。

具体地，每一个输入缓冲电路103到该输入缓冲电路103对应的数据焊盘101之间的输入数据路径长度为第一长度，每一个输入缓冲电路103与时钟焊盘102之间的时钟路径长度为第二长度，且第一长度与第二长度成正相关。即，对于所有的输入缓冲电路103而言，第一长度越大对应的第二长度越大，第一长度越小对应的第二长度越小。也就是说，离轴线AA1越远的数据焊盘101，其对应的输入缓冲电路103离轴线AA1越远；离轴线AA1越近的数据焊盘101，其对应的输入缓冲电路103离轴线AA1越近。

相较于图1所示的每一输入缓冲电路与轴线的距离等于对应的数据焊盘与轴线的距离的方案而言，本实施例中，对于轴线AA1同一侧的每一数据焊盘101以及输入缓冲电路103来说，离时钟焊盘最远的输入缓冲电路103的时钟路径减小，因而时钟信号能够更快的传输至离时钟焊盘最远的输入缓冲电路103，从而减小数据信号达到而时钟信号未到达导致的信号延迟时间。相应的，每一输入缓冲电路103的时钟路径均有所减小，因此相应能够减小所有输入缓冲电路103的信号延迟时间。也就是说，本实施例能够减小tDQS2DQ，减少时序违例，并减小时钟路径上所消耗的功率。

此外，每一数据焊盘101与输入缓冲电路103之间的数据路径与每一时钟焊盘102与输入缓冲电路103之间的时钟路径的差值减小，从而使得本实施例能够缩短不同输入缓冲电路103的tDQS2DQ，从而提高不同输入缓冲电路103的时钟路径和数据路径的匹配度，从而改善不同输入缓冲电路103传输数据信号的时序特性。

具体地，结合图2，各数据焊盘101分别对应具有第一端口d0/d1……d7，各输入缓冲电路103分别具有与对应数据焊盘101的第一端口连接的第二端口r0/r1…r7，各输入缓冲电路103分别具有与时钟产生电路115连接的第三端口v0/v1…v7，时钟产生电路115具有与位于中心轴线AA1一侧的各输入缓冲电路14连接的第四端口c0，时钟产生电路115还具有与位于中心轴线AA1另一侧的各输入缓冲电路103连接的第五端口c1。对于RX0而言，时钟信号的时钟路径为c0→v0，数据信号的数据路径为d0→r0；对于RX1而言，时钟信号的时钟路径为c1→v1，数据信号的数据路径为d1→r1；依次类推。

举例来说，图2中标记为DQ0的数据焊盘101的数据信号经由第一长度传输路径传输至对应的输入缓冲电路103，图2中以RX0标记该对应的输入缓冲电路，时钟信号经由第二长度传输路径传输至对应的输入缓冲电路103；第一长度指的是从d0点到v0点的长度，第二长度指从c0点到v0点的长度。当数据信号传输至RX0时，时钟信号经由t1时间后传输至RX0中，从而保证RX0能够在接收到数据信号后等待t1时间内将数据信号传输出去；由于数据焊盘101传输数据信号DQ0的速率越来越高，DQ0维持高电平“1”或低电平“0”的时间越来越短，从而要求等待时间t1要越来越小，进而要求第一长度(对应数据路径)与第二长度(对应时钟路径)要尽可能的匹配。

图2中标记为DQ3的数据焊盘101的数据信号经由第一长度传输路径传输至对应的输入缓冲电路103，图2中以RX3标记该对应的输入缓冲电路，时钟信号经由第二长度传输路径传输至对应的输入缓冲电路103；第一长度指从d3点到v3点的长度，第二长度指c0点到v3点的长度。当数据信号传输至输入缓冲电路103时，时钟信号经由t2时间后传输至RX3中，从而保证RX3能够在收到数据信号后等待t2时间内将数据信号传输出去。对于标记为DQ0和标记为DQ3的数据焊盘101而言，由于DQ0对应的输入缓冲电路103的第一长度与第二长度是匹配的，DQ3对应的输入缓冲电路103的第一长度与第二长度也是匹配的，因此t1与t2相等或近似相等。因此，本实施例能够提高RX0和RX3传输数据信号的一致性。

此外，结合图2，不难发现，对于每一输入缓冲电路103而言具有的数据路径各不相同，且各输入缓冲电路103具有的时钟路径也各不相同。对于不同的输入缓冲电路103其具有的数据路径越长相应具有的时钟路径也越长。因此，本实施例中能够提高不同的输入缓冲电路103传输数据信号的时间一致性，即更好的时序特性。

图4为本实用新型实施例提供的接口电路的又一种结构示意图，如图4所示，接口电路还可以包括：标志焊盘106，用于传输标志信号；标志缓冲电路107，与标志焊盘106对应，用于在时钟信号的驱动下，接收标志焊盘106传输的标志信号；标志输出缓冲电路(未标示)。

标志信号通常称为data mask inverter，用于标示每一个数据信号是否取反，标志焊盘106通常称为DMI(data mask inverter)焊盘、DM焊盘或者DBI焊盘，图4中以DMI对标志焊盘106进行标示，以DMI_RX对标志缓冲电路107进行标示。

本实施例中，标志焊盘106布置于第一排，且位于数据焊盘101与时钟焊盘102之间。标志缓冲电路107布置于第二排，且与标志焊盘106位于轴线AA1同一侧，且位于输入缓冲电路103与轴线AA1之间。

另外，标志缓冲电路107与轴线AA1的距离小于标志缓冲电路107对应的标志焊盘106与轴线AA1的距离。

图5为本实用新型实施例提供的接口电路的布局示意图，如图5所示，接口电路还可以包括：M个输出缓冲电路108，与数据焊盘101一一对应，每一个输出缓冲电路108在时钟信号的驱动下，将数据信号发送对应的数据焊盘101。输出缓冲电路108除与数据焊盘101电连接外，还与时钟焊盘电连接。图5中以TX0、TX1、TX2、TX3、TX4、TX5、TX6、TX7示意出了8个输出缓冲电路108。

具体地，输出缓冲电路108经由时钟接收电路114和时钟产生电路115与时钟焊盘102电连接。

本实施例中，每一个输出缓冲电路108到输出缓冲电路108对应的数据焊盘101之间的输出数据路径长度相同。具体地，每一输出缓冲电路108位于对应的数据焊盘101的正下方，或者说，每一输出缓冲电路108与轴线AA1之间的距离与对应的数据焊盘101与轴线AA1之间的距离相等。同样的，考虑到电路设计和制造的实际情况，上述长度相同或距离相等也可以是近似相同或近似相等，允许存在一定误差，后面类似描述不再熬述。

输入缓冲电路103可以包括多路选择器(mux)和锁存器(latch)，多路选择器接收数据信号，并将数据信号进行处理后输出给锁存器，且锁存器的输出作为输入缓冲电路103的输出。

接口电路还可以包括：多个电源焊盘(未图示)和接地焊盘(未图示)，用于接地或者接固定电源。其中多个电源焊盘以及接地焊盘与数据焊盘位于同一排。

如图5所示，接口电路还可以包括：M个可选输入缓冲电路109，且可选输入缓冲电路109的数量与输入缓冲电路103的数量相同，且与输入缓冲电路103并排设置，图5中以OPTION示意出了可选输入缓冲电路109。具体地，本实施例中，可选输入缓冲电路109位于处于离中心轴线AA1最远的4个数据焊盘101对应的输入缓冲电路103两侧。上述可选输入缓冲电路109例如在不选中的情况下可以起到DUMMY的作用(当作虚拟输入缓冲电路，用于工作环境匹配)，在某些情况下，可以通过配置将可选输入缓冲电路109重新选中。

图6为图1提供的接口电路对应的布局示意图，图6中具有输出缓冲电路以及电容，需要说明的是，为了便于对比说明，图6中也用RX0、RX1…RX7示意出了输出缓冲电路，图6中以OTHERS示意出其他电路，例如OTHERS可以是电容。

结合参考图5及图6，以时钟产生电路为基准，图5中的输入缓冲电路103的布局密集度大于图6中的输入缓冲电路布局密集度。以DQ6为例，图5所示的时钟信号到达DQ6对应的输入缓冲电路的时钟路径比图6所示的时钟信号到达DQ6对应的输入缓冲电路的时钟路径短。

上述均以数据焊盘101为DQ焊盘，数据信号为DQ信号作为示例。可以理解的是，在其他实施例中，数据焊盘也可以为命令/地址焊盘或片选焊盘，相应的数据信号为命令信号或者地址信号，该接口电路可应用于LPDDR5中。图7至图9为数据焊盘包括命令焊盘和地址焊盘的接口电路的四种结构示意图。

如图7所示，数据焊盘101包括多个命令/地址焊盘以及一个片选焊盘，以CA0/CA1/CA2/CA3/CA4/CA5/CA6标示命令/地址焊盘，以CS标示片选焊盘。命令/地址焊盘传输命令/地址信号，片选焊盘传输片选信号，以CK标示时钟焊盘102。

在一个例子中，如图7所示，所有输入缓冲电路103处于同一排。

在另一个例子中，如图8所示，部分输入缓冲电路103处于同一排，剩余输入缓冲电路103处于另一同排。具体地，可以设置为：所有输入缓冲电路103中的一半处于同一排，另一半处于另一同排，且可以任意选取以哪些数据焊盘101对应的输入缓冲电路103处于同一排，保证每一个输入缓冲电路103到输入缓冲电路103对应的数据焊盘101之间的输入数据路径长度为第一长度，每一个输入缓冲电路103与时钟焊盘102之间的时钟路径长度为第二长度，第一长度与所述第二长度成正相关。

如图9所示，时钟焊盘可以包括第一时钟焊盘112以及第二时钟焊盘122，以CK_t标示第一时钟焊盘112，以CK_c标示第二时钟焊盘122。

有关输入缓冲电路103的详细描述，可参考前述详细说明，在此不再赘述。如前述分析，采用如图7-图9所示的接口电路，也具有减小tDQS2DQ，减少时序违例，并减小时钟路径上所消耗的功率的有益效果。

相应的，本实用新型实施例还提供一种数据传输电路，包括上述实施例中的接口电路，还包括M个串并转换电路，且M个串并转换电路的数量与M个输入缓冲电路一一对应，每一个输入缓冲电路的输出作为对应的串并转换电路的输入。图10为本实施例提供的数据传输电路的平面布局示意图。

输入缓冲电路103可以包括多路选择器(mux)和锁存器(latch)，多路选择器接收数据信号，并将数据信号进行处理后输出给锁存器，且锁存器的输出作为输入缓冲电路103的输出。图10中以MUX0、MUX1、MUX2、MUX3、MUX4、MUX5、MUX6、MUX7标示8个输入缓冲电路103对应的多路选择器，以IB0、IB1、IB2、IB3、IB4、IB5、IB6、IB7标示8个输入缓冲电路103对应的锁存器。本实施例中，数据传输电路包括：前述实施例提供的接口电路；M个串并转换电路(Sequential to Parallel)S2P，M个串并转换电路S2P与M个输入缓冲电路103一一对应，每一个输入缓冲电路103的输出作为对应的串并转换电路S2P的输入。

具体地，M个串并转换电路S2P布置于第三排，位于轴线AA1同一侧的每一个输入缓冲电路103与输入缓冲电路103对应的串并转换电路S2P之间的传输路径长度各不相同。

更具体地，位于轴线AA1同一侧的每一个输入缓冲电路103对应的锁存器123与对应的串并转换电路S2P之间的传输路径长度各不相同。

此外，M个串并转换电路S2P与M个数据焊盘101一一对应，且每一个串并转换电路S2P到该串并转换电路S2P对应的数据焊盘101的距离相同。可以认为，每一串并转换电路S2P布局在对应数据焊盘101的正下方。

本实施例中，数据传输电路还包括：M个先入先出电路Output FIFO，与M个串并转换电路一一对应；M个并串转换电路(Parallel to Sequential)P2S，与M个先入先出电路(First Input First Output)Output FIFO一一对应，每一个先入先出电路Output FIFO的输出作为先入先出电路Output FIFO对应的并串转换电路P2S的输入；M个驱动电路，与M个并串转换电路P2S一一对应，每一个并串转换电路P2S的输出作为并串转换电路P2S对应的驱动电路的输入；且M个驱动电路还与M个数据焊盘101一一对应。图10中以DR0、DR1、DR2、DR3、DR4、DR5、DR6、DR7标示了8个数据焊盘101对应的驱动电路。本实施例中，并串转换电路P2S设置在每一数据焊盘101正下方，且位于相邻锁存器之间，与锁存器同排设置。驱动电路设置在每一数据焊盘101正下方，且位于数据焊盘101与多路选择器所在排之间。

可以理解的是，驱动电路与对应的并串转换电路P2S构成输出缓冲电路108。

数据传输电路还可以包括：预驱动电路。预驱动电路与驱动电路电连接，且位于驱动电路204与并串转换电路P2S之间。本实施例中，预驱动电路可以位于相邻多路选择器之间，且与多路选择器同排设置。

数据传输电路还可以包括：静电泄放电路以及电容等。

数据传输电路还包括：M个可选输入缓冲电路109，且M个可选输入缓冲电路109的数据与输入缓冲电路103的数量相同，且与输入缓冲电路103并排设置。有关可选输入缓冲电路109的详细说明，可参考前一实施例。

具体地，可选输入缓冲电路109包括可选多路选择器以及可选锁存器，可选多路选择器与多路选择器并排设置，可选锁存器与锁存器并排设置，图10中以MUX标示可选多路选择器，以IB标示可选锁存器。如前述所述，距离轴线AA1最远的不起到信号传输的作用的多路选择器以及锁存器分别作为可选多路选择器以及可选锁存器。

本实施例中，M个输入缓冲电路103和/或M个可选输入缓冲电路109中的两个、M个串并转换电路S2P中的一个、M个先入先出电路Output FIFO中的一个、M个并串转换电路P2S中的一个以及M个驱动电路中的一个，共同组成一个数据传输单元DQ cell，每一个数据传输单元DQ cell的工作环境匹配。

其中，工作环境匹配指的是，对于每一数据传输单元DQ cell而言，每一并串转换电路P2S两侧均分布有锁存器或者可选锁存器，因此，每一个串并转换电路S2P的工作环境一致，如受到的噪音干扰程度一致。

例如，对于标示为DQ5的数据焊盘而言，数据传输单元DQ cell包括：一个输入缓冲电路103、一个可选输入缓冲电路109、一个先入先出电路Output FIFO、一个串并转换电路S2P以及一个驱动电路。对于标示为DQ4的数据焊盘而言，数据传输单元DQ cell包括：一个输入缓冲电路103、一个可选输入缓冲电路109、一个先入先出电路Output FIFO、一个串并转换电路S2P以及一个驱动电路。对于标示为DQ6的数据焊盘而言，数据传输单元DQ cell包括：两个可选输入缓冲电路109、一个先入先出电路Output FIFO、一个串并转换电路S2P以及一个驱动电路。

在一个例子中，同一数据传输单元DQ cell中的串并转换电路S2P和先入先出电路Output FIFO并列设置，即同一数据传输单元DQ cell中的串并转换电路S2P和先入先出电路Output FIFO位于同一排。

在另一个例子中，同一数据传输单元DQ cell中的串并转换电路S2P和先入先出电路Output FIFO并排设置，即同一数据传输单元DQ cell中的串并转换电路S2P和先入先出电路Output FIFO位于不同排，且先入先出电路Output FIFO位于串并转换电路S2P与输入缓冲电路103之间。

此外，在其他实施例中，位于不同的数据传输单元中的先入先出电路也可以并排设置。

为了便于理解，图10中示意出了总线BUS、感测放大器SA以及多个存储块，其中，以BANK0、BANK1、BANK2、BANK3、BANK4、BANK5、BANK6、BANK7示意出了8个存储块。在其他实施例中，存储块的数量可以根据所需的性能合理设置。

图10中，虚线箭头示意出了从存储块中读取数据期间的数据路径以及时钟路径，即将数据从存储块中读取至对应的数据焊盘101过程中的数据路径以及时钟路径；实线箭头示意出了向存储块写入数据期间的数据路径以及时钟路径，即将数据从数据焊盘101存入至对应的存储块过程中的数据路径和时钟路径。需要说明的是，前述附图中的实线箭头也对应指的是写入数据期间对应的数据路径以及时钟路径，虚线箭头对应指的是读取数据期间的数据路径以及时钟路径。

以下结合附图对本实施例提供的数据传输电路的工作原理进行说明：

在写入数据期间：以DQ6数据焊盘为例，DQ6将数据信号传输至多路选择器MUX6中，多路选择器MUX6继续将数据信号传输至锁存器IB6中；时钟产生电路115提供的信号经由时钟路径长度后传输至锁存器IB6；当时钟信号到达锁存器IB6后，在时钟信号的驱动下，锁存器IB6将数据信号传输至串并转换电路S2P；串并转换电路S2P将数据信号传输至总线BUS，且数据信号经由感测放大器SA放大后存储至对应的存储块BANK6。如前述接口电路的相关分析可知，对于DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7而言，时钟信号到达对应的锁存器所需经历的时钟路径长度较短且各时钟路径长度差异较小，因此DQ0/DQ1/DQ2/DQ3/DQ4/DQ5/DQ6/DQ7对应的锁存器将数据信号传输至对应的串并转换电路S2P的时间延迟小，从而提高了各输入缓冲电路对应的数据路径和时钟路径的匹配度，减小了不同数据焊盘101中的数据写入至对应存储块所需的时间的差值，从而改善了写入性能。

在读取数据期间：继续以DQ6数据焊盘为例，例如从存储块BANK6中的数据信号经由感测放大器SA放大后传输至总线BUS；数据信号经由总线BUS传输至对应的先入先出电路Output FIFO；先入先出电路Output FIFO将数据信号传输至并串转换电路P2S，数据信号经由并串转换电路P2S、预驱动电路以及驱动电路DR6后到达DQ6数据焊盘。

本实施例提供的数据传输电路中，采用集中输入缓冲电路的布局方式，缩短了时钟信号传输至各输入缓冲电路所需的时钟路径长度，提高了时钟路径与数据路径的匹配度，从而减小了tDQS2DQ和时序违例。各输入缓冲电路对应的时钟路径长度相差较小，能够同时满足各输入缓冲电路的时钟路径与数据路径匹配度高的需求。

此外，由于时钟路径长度缩短，相应缩短了传输时钟信号的导线的长度，因此可以在一定程度上降低数据传输电路的功耗。

相应的，本实用新型实施例还提供一种存储器，包括上述的数据传输电路。具体地，有关存储器的结构示意图可参考图10。上述存储器可以应用于图11所示的存储系统中，图11为本实用新型实施例提供的存储器应用于存储系统的一种结构示意图，其中MemoryController为控制器，Memory为存储器，IO Circuit为接口电路，Data Path为数据路径，Array为存储阵列。IO Circuit例如可以为本申请的接口电路，Data Path例如可以包括本申请的传输电路。

存储器可以为DRAM、SRAM、MRAM、FeRAM、PCRAM、NAND或NOR等存储器。例如，存储器可以为LPDDR4存储器或者LPDDR5存储器。

本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各自更动与修改，因此本实用新型的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种接口电路，其特征在于，包括：

时钟焊盘，用于传输时钟信号；

M个数据焊盘，用于传输数据信号；

M个输入缓冲电路，与所述数据焊盘一一对应，每一个所述输入缓冲电路在所述时钟信号的驱动下，接收与所述输入缓冲电路对应的所述数据焊盘传输的所述数据信号；

其中，所述时钟焊盘与所述数据焊盘布置于第一排，且所述M个数据焊盘布置于所述时钟焊盘的两侧，每一侧布置所述M个数据焊盘的一半，所述M个输入缓冲电路布置于第二排，以所述时钟焊盘为基准，形成垂直于所述第一排的轴线，所述M个输入缓冲电路布置于所述轴线的两侧，每一侧布置所述M个输入缓冲电路的一半，每一个所述输入缓冲电路与所述轴线的距离小于所述输入缓冲电路对应的所述数据焊盘与所述轴线的距离，所述M为大于等于2的整数。

2.如权利要求1所述的接口电路，其特征在于，每一个所述输入缓冲电路到所述输入缓冲电路对应的所述数据焊盘之间的输入数据路径长度为第一长度，每一个所述输入缓冲电路与所述时钟焊盘之间的时钟路径长度为第二长度，所述第一长度与所述第二长度成正相关。

3.如权利要求1所述的接口电路，其特征在于，所述时钟焊盘为差分输入焊盘，包括第一时钟焊盘和第二时钟焊盘，所述第一时钟焊盘与所述第二时钟焊盘分别传输互补的所述时钟信号。

4.如权利要求3所述的接口电路，其特征在于，所述第一时钟焊盘与所述第二时钟焊盘相对于所述轴线对称布置。

5.如权利要求1所述的接口电路，其特征在于，还包括：时钟处理电路，与所述时钟焊盘和所述M个输入缓冲电路均电连接，用于接收所述时钟信号，并将所述时钟信号进行处理后作为所述M个输入缓冲电路的驱动时钟。

6.如权利要求5所述的接口电路，其特征在于，所述时钟处理电路包括时钟接收电路和时钟产生电路，所述时钟接收电路与所述时钟焊盘电连接，用于接收所述时钟信号，所述时钟接收电路的输出作为所述时钟产生电路的输入，所述时钟产生电路用于产生所述驱动时钟。

7.如权利要求1所述的接口电路，其特征在于，还包括：

标志焊盘，用于传输标志信号；

标志缓冲电路，与所述标志焊盘对应，用于在所述时钟信号的驱动下，接收所述标志焊盘传输的所述标志信号。

8.如权利要求7所述的接口电路，其特征在于，所述标志焊盘布置于所述第一排，且位于所述数据焊盘与所述时钟焊盘之间；所述标志缓冲电路布置于所述第二排，且与所述标志焊盘位于所述轴线的同一侧，且位于所述输入缓冲电路与所述轴线之间；所述标志缓冲电路与所述轴线的距离小于所述标志缓冲电路对应的所述标志焊盘与所述轴线的距离。

9.如权利要求1所述的接口电路，其特征在于，还包括：M个输出缓冲电路，与所述数据焊盘一一对应，每一个所述输出缓冲电路在所述时钟信号的驱动下，将所述数据信号发送至对应的数据焊盘。

10.如权利要求9所述的接口电路，其特征在于，每一个所述输出缓冲电路到所述输出缓冲电路对应的所述数据焊盘之间的输出数据路径长度相同。

11.如权利要求1所述的接口电路，其特征在于，所述输入缓冲电路包括多路选择器和锁存器，所述多路选择器接收所述数据信号，并将所述数据信号处理后输出给所述锁存器，所述锁存器的输出作为所述输入缓冲电路的输出。

12.一种数据传输电路，其特征在于，包括权利要求1至11任一所述的接口电路，还包括：M个串并转换电路，所述M个串并转换电路与所述M个输入缓冲电路一一对应，每一个所述输入缓冲电路的输出作为对应的所述串并转换电路的输入。

13.如权利要求12所述的数据传输电路，其特征在于，所述M个串并转换电路布置于第三排，位于所述轴线同一侧的每一个所述输入缓冲电路与所述输入缓冲电路对应的所述串并转换电路之间的传输路径长度各不相同。

14.如权利要求12所述的数据传输电路，其特征在于，所述M个串并转换电路与所述M个数据焊盘一一对应，且每一个所述串并转换电路到所述串并转换电路对应的所述数据焊盘的距离相同。

15.如权利要求12所述的数据传输电路，其特征在于，还包括：

M个先入先出电路，与所述M个串并转换电路一一对应；

M个并串转换电路，与所述M个先入先出电路一一对应，每一个所述先入先出电路的输出作为所述先入先出电路对应的所述并串转换电路的输入；

M个驱动电路，与所述M个并串转换电路一一对应，每一个所述并串转换电路的输出作为所述并串转换电路对应的所述驱动电路的输入；所述M个驱动电路还与所述M个数据焊盘一一对应。

16.如权利要求15所述的数据传输电路，其特征在于，还包括M个可选输入缓冲电路，所述M个可选输入缓冲电路的数量与所述输入缓冲电路的数量相同，且与所述输入缓冲电路并排设置。

17.如权利要求16所述的数据传输电路，其特征在于，所述M个输入缓冲电路和/或所述M个可选输入缓冲电路中的两个、所述M个串并转换电路中的一个、所述M个先入先出电路中的一个、所述M个并串转换电路中的一个以及所述M个驱动电路中的一个，共同组成一个数据传输单元，每一个所述数据传输单元的工作环境匹配。

18.如权利要求17所述的数据传输电路，其特征在于，同一所述数据传输单元中的所述串并转换电路和所述先入先出电路并排或并列设置。

19.如权利要求17所述的数据传输电路，其特征在于，位于不同的所述数据传输单元中的先入先出电路并排设置。

20.一种存储器，其特征在于，包括权利要求12至19任一所述的数据传输电路。

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