KR20090132871A - 반도체 장치 및 멀티-칩 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는, 메모리 코어와 제1FIFO (first-in first-out) 유닛을 각각 구비하는 복수개의 메모리 칩들; 및 제2FIFO 유닛을 구비하는 인터페이스 칩을 구비한다. 상기 제1FIFO 유닛들은, 상기 대응되는 메모리 칩의 특성에 따라, 서로 다른 깊이(depth)를 가지고, 상기 제2FIFO 유닛은, 상기 메모리 칩들의 특성과 무관한 상기 반도체 장치의 특성에 대응되는 깊이를 가진다.

Description

반도체 장치 및 멀티-칩 패키지{Semiconductor device and multi-chip package}
본 발명은 반도체 장치에 관한 것으로써, 특히, 메모리 칩과 인터페이스 칩에 FIFO(first-in first-out) 유닛을 개별적으로 설치하는 반도체 장치 및 멀티-칩 패키지에 관한 것이다.
최근 전자 휴대기기의 크기가 소형화됨에 따라 전자 휴대기기 내부에 장착되는 반도체 패키지도 점차 소형화 및 경량화되고 있는 반면, 반도체 패키지에 내장되는 메모리 칩의 용량은 증대되고 있다. 따라서, 기존에는 하나의 기능을 수행하는 메모리 칩이 내장된 싱글 칩 패키지 메모리(single-chip package memory)를 사용하였으나, 최근에는 두 가지 이상의 다른 기능을 수행하는 복수개의 메모리 칩이 적층된(stacked) 멀티 칩 패키지 메모리(multi-chip package memory)가 제조되고 있다.
상기 멀티 칩 패키지 메모리에서 메모리 칩을 적층하는 방법으로는 인터페이스 칩(interface chip)과 다수개의 메모리 칩을 적층하는 방법 및 메모리 컨트롤러와 다수개의 메모리 칩을 적층하는 방법 등이 있다.
예를 들어, 제 1 및 제 2 메모리 칩을 적층하는 경우, 종래의 멀티 칩 패키지 메모리는 각각의 메모리 칩과 패드를 본딩 와이어에 의하여 전기적으로 연결하였다. 즉, 제 1 메모리 칩과 제 1 패드를 본딩 와이어에 의하여 전기적으로 연결하고, 제 2 메모리 칩과 제 2 패드를 본딩 와이어에 의하여 전기적으로 연결하였다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 메모리 칩과 인터페이스 칩에 FIFO 유닛을 별도로 설치하는 반도체 장치 및 멀티-칩 패키지를 제공하는 데 있다.
본 발명의 실시예가 이루고자 하는 다른 기술적 과제는, 메모리 칩과 인터페이스 칩에서 독출 데이터를 순차적으로 버퍼링하는 멀티-칩 패키지의 데이터 독출 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는, 메모리 코어와 제1FIFO (first-in first-out) 유닛을 각각 구비하는 복수개의 메모리 칩들; 및 제2FIFO 유닛을 구비하는 인터페이스 칩을 구비한다. 상기 제1FIFO 유닛들은, 상기 대응되는 메모리 칩의 특성에 따라, 서로 다른 깊이(depth)를 가지고, 상기 제2FIFO 유닛은, 상기 메모리 칩들의 특성과 무관한 상기 반도체 장치의 특성에 대응되는 깊이를 가진다.
상기 메모리 칩들은 상기 인터페이스 칩 위에 수직 방향으로 적층되고, 관통 전극을 통하여 서로 연결될 수 있다.
상기 제1FIFO 유닛들은, 상기 대응되는 메모리 칩의 PVT 변화 범위에 따라, 서로 다른 깊이를 가질 수 있다. 상기 제2FIFO 유닛은, 상기 반도체 장치의 레이턴시(latency)에 대응되는 깊이를 가질 수 있다. 상기 제2FIFO 유닛은, 상기 반도체 장치에서 사용되는 복수개의 클럭 도메인들 사이의 마진에 대응되는 깊이를 가질 수 있다.
상기 각각의 메모리 칩에서 상기 메모리 코어의 제어 커맨드를 지연시켜서, 상기 각각의 메모리 칩에 대응되는 제1FIFO 유닛의 입력단을 제어할 수 있다. 상기 인터페이스 칩에서 상기 메모리 코어의 제어 커맨드를 지연시켜서, 상기 제1FIFO 유닛의 출력단들 및 상기 제2FIFO 유닛의 입력단을 제어할 수 있다.
상기 각각의 메모리 칩에서 상기 메모리 코어의 제어 커맨드를 지연시키는 시간은, 상기 메모리 코어의 제어 커맨드가 상기 메모리 코어에 억세스하는 데 걸리는 시간일 수 있다. 상기 메모리 코어의 제어 커맨드는, 상기 메모리 코어의 독출 커맨드일 수 있다. 상기 메모리 코어의 제어 커맨드를 상기 반도체 장치의 독출 레이턴시 만큼 지연시켜서, 상기 제2FIFO 유닛의 출력단을 제어할 수 있다.
상기 각각의 메모리 칩은, 상기 메모리 코어의 제어 커맨드가 상기 메모리 코어에 억세스하는 데 걸리는 시간만큼 상기 메모리 코어의 커맨드를 지연시키는 제1지연 제어부; 상기 제1지연 제어부의 출력에 기초하여, 상기 제1FIFO 유닛의 입력단을 제어하는 제1FIFO 입력 제어부; 및 상기 인터페이스 칩으로부터 상기 메모리 코어의 제어 커맨드를 지연시킨 값을 수신하여, 상기 제1FIFO 유닛의 출력단을 제어하는 제1FIFO 출력 제어부를 구비할 수 있다.
상기 인터페이스 칩은, 상기 메모리 코어의 제어 커맨드를 상기 반도체 장치의 최소 레이턴시만큼 지연시키는 제2지연 제어부; 상기 커맨드를 상기 반도체 장치의 독출 레이턴시만큼 지연시키는 제3지연 제어부; 상기 제2지연 제어부의 출력 에 기초하여, 상기 제2FIFO 유닛의 입력단을 제어하는 제2FIFO 입력 제어부; 및 상기 제3지연 제어부의 출력에 기초하여, 상기 제2FIFO 유닛의 출력단을 제어하는 제2FIFO 출력 제어부를 구비할 수 있다.
상기 제1지연 제어부, 상기 제2지연 제어부, 또는 상기 제3지연 제어부는, 상기 메모리 코어의 제어 커맨드를 디코딩한 신호를 지연시킬 수 있다.
본 발명에 따른 반도체 장치와 데이터 독출 방법은, 메모리 칩과 인터페이스 칩에 FIFO 유닛을 별도로 설치한다. 그럼으로써, 개별 메모리 칩의 특성은 메모리 칩 내부의 FIFO 유닛으로 버퍼링하고, 개별 메모리 칩과 무관한 특성은 메모리 칩 외부의 인터페이스 칩의 FIFO 유닛으로 버퍼링할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 인터페이스 칩 위에 수직 방향으로 적층된 메모리 칩들을 구비하는 멀티-칩 패키지를 나타내는 도면이다.
도 1을 참조하면, 4개의 메모리 칩들(CHIP1~CHIP4)이 인터페이스 칩(CHIP_INT) 상에 수직 방향으로 적층된다. 물론, 적층되는 메모리 칩의 개수는 4개에 한정되지 않는다.
인터페이스 칩(CHIP_INT)은 외부에서 수신되는 신호들(예를 들어, 커맨드)을 메모리 칩들(CHIP1~CHIP4)에 전달하거나 메모리 칩들(CHIP1~CHIP4)의 데이터를 외부로 전달한다. 메모리 칩들(CHIP1~CHIP4)과 인터페이스 칩(CHIP_INT)은 관통 전극들(TSV1~TSV5)을 통하여 서로 연결되거나 또는 패키지(PKG)에 연결된다. 수직 방향으로 적층된 메모리 칩들(CHIP1~CHIP4)과 인터페이스 칩(CHIP_INT)은 관통 전극들(TSV1~TSV5)을 통하여 데이터 또는 신호등을 송수신한다.
도 2는 도 1의 멀티-칩 패키지의 개략적인 블록도이다.
도 2를 참조하면, 도 1의 멀티-칩 패키지는 복수개의 메모리 칩들(CHIP1~CHIP4) 및 인터페이스 칩(CHIP_INT)을 구비한다. 각각의 메모리 칩(예를 들어, CHIP1)은 메모리 코어(220_1), 로우 디코더(230_1), 칼럼 디코더(240_1) 및 입출력 드라이버(250_1)을 구비한다. 인터페이스 칩(CHIP_INT)은 기입 버퍼(270), 기입 제어부(275), 독출 버퍼(280) 및 독출 제어부(285)를 구비한다.
기입 데이터(WDATA)는 기입 제어부(275), 기입 버퍼(270) 및 입출력 드라이버(250_1)를 거쳐서 메모리 코어(220_1)에 기입된다. 독출 데이터(RDATA)는 메모리 코어(220_1), 입출력 드라이버(250_1), 독출 버퍼(280) 및 독출 제어부(285)를 거쳐서 외부로 독출된다. 로우 디코더(230_1)와 칼럼 디코더(240_1)는 메모리 코어(220_1)의 어드레스들 중에서 기입 또는 독출 대상 어드레스를 지정한다.
제1FIFO 유닛(미도시)은 메모리 칩(CHIP1)의 입출력 드라이버(250_1)에 포함 될 수 있다. 제2FIFO 유닛(미도시)은 인터페이스 칩(CHIP_INT)의 독출 버퍼(280)에 포함될 수 있다. 제1FIFO 유닛(미도시)과 제2FIFO 유닛(미도시)은 소정의 깊이(depth)를 가진다. 여기에서, FIFO 유닛의 깊이는 FIFO 유닛이 최대로 저장할 수 있는 데이터 또는 커맨드의 비트 수를 의미한다. 그러므로, 제1FIFO 유닛(미도시)과 제2FIFO 유닛(미도시)은 깊이에 대응되는 비트 수까지 데이터 또는 커맨드를 저장할 수 있다. 제1FIFO 유닛(미도시)과 제2FIFO 유닛(미도시)이 깊이를 초과하는 비트 수의 데이터 또는 커맨드를 수신하면, 가장 먼저 저장된 데이터 또는 커맨드부터 순차적으로 출력한다.
반도체 장치의 정상적인 동작을 보장하기 위해서는, 반도체 장치는 일정한 깊이를 가지는 FIFO 유닛을 구비해야 한다. 본 발명에 따른 반도체 장치에서, FIFO 유닛들은 메모리 칩들(CHIP1~CHIP4)과 인터페이스 칩(CHIP_INT)에 나누어 구비된다. 즉, 반도체 장치의 FIFO 유닛이 구비해야 하는 깊이를 메모리 칩들(CHIP1~CHIP4)과 인터페이스 칩(CHIP_INT)에 나누어 분배한다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 블록도이다.
설명의 편의를 위하여, 도 3에는 본 발명을 설명하기 위해 필요한 구성요소들만 도시되어 있다. 도 3의 반도체 장치는 도 2에 도시되어 있는 구성요소들을 선택적으로 구비할 수 있다. 예를 들어, 도 3의 반도체 장치는 도 2에 도시되어 있는 로우 디코더와 칼럼 디코더 등을 선택적으로 구비할 수 있다.
또한, 본 발명에 따른 반도체 장치는 복수개의 메모리 칩들을 구비할 수 있으나, 설명의 편의를 위하여 도 3에는 하나의 메모리 칩만이 도시된다.
도 3을 참조하면, 메인 제어 회로(390A)는 독출 커맨드(RCMD)를 수신한다. 독출 커맨드(RCMD)는 외부 클럭(EXT CLK)에 응답하여 발생될 수 있다. 메인 제어 회로(390 A)는 독출 커맨드(RCMD)에 응답하여 메인 버퍼 입력 신호(MBIS)와 메인 버퍼 출력 신호(MBOS)을 생성하고, 생성된 신호들(MBIS, MBOS)을 메인 버퍼(370A)로 공급할 수 있다. 메인 버퍼 입력 신호(MBIS)는 독출 데이터(RDATA)가 메인 버퍼(370A)로 입력되는 동작을 제어하고, 메인 버퍼 출력 신호(MBOS)는 독출 데이터(RDATA)가 외부 회로로 출력되는 동작을 제어한다.
디바이스 제어 회로(350A)는 독출 커맨드(RCMD)와 메인 버퍼 입력 신호(MBIS)에 응답하여, 디바이스 독출 신호(DRS), 디바이스 버퍼 입력 신호(DBIS), 및 디바이스 버퍼 출력 신호(DBOS)를 생성할 수 있다. 디바이스 독출 신호(DRS)는 메모리 코어(310A)의 데이터 독출 동작을 제어한다. 디바이스 버퍼 입력 신호(DBIS)는 독출 데이터(RDATA)가 디바이스 버퍼(330A)로 입력되는 동작을 제어하고, 디바이스 버퍼 출력 신호(DBOS)는 독출 데이터(RDATA)가 디바이스 버퍼(330A)로부터 출력되는 동작을 제어한다.
독출 데이터(RDATA)는 제1시간 도메인에 속하는 메모리 디바이스의 메모리 코어(310A)로부터 공급된다. 제1시간 도메인은 제1내부 신호에 의하여 정의된다. 제1내부 신호는 디바이스 버퍼(330A)로의 독출 데이터(RDATA)의 입력을 제어한다. 예를 들어, 제1내부 신호는 디바이스 버퍼 입력 신호(DBIS)일 수 있다. 독출 데이터(RDATA)는 제1시간 도메인으로부터 제2시간 도메인으로 전달된다. 제2시간 도메인은 제2내부 신호에 의하여 정의된다. 제2내부 신호는 디바이스 버퍼(330A)의 출 력과 메인 버퍼(370A)의 입력을 제어한다. 예를 들어, 제2내부 신호는 메인 버퍼 입력 신호(MBIS)와 디바이스 버퍼 출력 신호(DBOS)일 수 있다. 메인 버퍼 입력 신호(MBIS)는 독출 커맨드(RCMD)에 의하여 이끌어 내어지고, 디바이스 버퍼 출력 신호(DBOS)는 메인 버퍼 입력 신호(MBIS)에 의하여 이끌어 내어진다. 마지막으로, 독출 데이터(RDATA)는 제2시간 도메인으로부터 제3시간 도메인으로 전달된다. 제3시간 도메인은 제3내부 신호에 의하여 정의된다. 제3내부 신호는 메인 버퍼(370A)의 출력을 제어한다. 예를 들어, 제3내부 신호는 독출 커맨드(RCMD) 또는 외부 클럭(EXT. CLK)으로부터 이끌어 내어지는 메인 버퍼 출력 신호(MBOS)일 수 있다.
도 4는 도 3의 반도체 장치의 일예를 나타내는 블록도이다.
설명의 편의를 위하여, 도 4에는 본 발명을 설명하기 위해 필요한 구성요소들만 도시되어 있다. 도 4의 반도체 장치는 도 2에 도시되어 있는 구성요소들을 선택적으로 구비할 수 있다. 예를 들어, 도 4의 반도체 장치는 도 2에 도시되어 있는 로우 디코더와 칼럼 디코더 등을 선택적으로 구비할 수 있다.
또한, 본 발명에 따른 반도체 장치는 복수개의 메모리 칩들을 구비할 수 있으나, 설명의 편의를 위하여 도 4에는 하나의 메모리 칩만이 도시된다.
도 4를 참조하면, 메모리 칩은 메모리 코어(310)와 제1FIFO 유닛(350)을 구비한다. 인터페이스 칩은 제2FIFO 유닛(360)을 구비한다.
제1FIFO 유닛(350)은 메모리 칩의 특성에 따른 깊이를 가진다. 즉, 복수개의 메모리 칩들의 제1FIFO 유닛들(예를 들어, 350)은, 메모리 칩들의 특성에 따라 서로 다른 깊이를 가진다. 예를 들어, 제1FIFO 유닛(350)은 메모리 칩의 PVT 편차에 따라 서로 다른 깊이를 가질 수 있다. PVT 편차는 메모리 칩에 따라 달라지는 특성이다. 그러므로, 메모리 칩들 사이의 PVT 편차를 제어하기 위하여, 본 발명에 따른 반도체 장치에서는, 메모리 칩 내부에 제1FIFO 유닛(350)이 배치된다. 또한, 각각의 메모리 칩의 PVT 편차가 달라지면, 각각의 메모리 칩의 메모리 코어로부터의 데이터 독출 타이밍이 달라진다. 메모리 코어로부터의 독출 타이밍을 동기화시키기 위하여, 본 발명에 따른 반도체 장치는 서로 다른 깊이를 가지는 제1FIFO 유닛(350)을 구비한다.
제2FIFO 유닛(360)은 메모리 칩의 특성과 무관한 반도체 장치의 특성에 대응되는 깊이를 가진다. 예를 들어, 제2FIFO 유닛(360)은 반도체 장치의 레이턴시(latency)에 대응되는 깊이를 가질 수 있다. 여기에서의 반도체 장치의 레이턴시는 메모리 칩들과 관계없이 반도체 장치에서 설정된 레이턴시를 의미한다. 그러므로, 반도체 장치의 레이턴시는 개별 메모리 칩의 특성과는 무관하다. 이러한 점에 기인하여, 반도체 장치의 레이턴시에 대응되는 제2FIFO 유닛(360)은 메모리 칩 내부에 배치되지 않고 인터페이스 칩 내부에 배치된다.
또는, 제2FIFO 유닛(360)은 반도체 장치에서 사용되는 복수개의 클럭 도메인들 사이의 마진에 대응되는 깊이를 가질 수 있다. 반도체 장치 내부에서는, 동기화되지 않은 복수개의 클럭들이 서로 다른 용도로 사용될 수 있다. 즉, 반도체 장치의 구성요소들이 동기화되지 않은 서로 다른 클럭들을 기반으로 하여 동작할 수 있다. 이 경우, 동기화되지 않은 복수개의 클럭들 사이의 마진을 클럭 도메인들 사이의 마진이라고 한다. 클럭 도메인들 사이의 마진도 개별 메모리 칩의 특성과는 무 관하다. 이러한 점에 기인하여, 클럭 도메인들 사이의 마진에 대응되는 제2FIFO 유닛(360)은 메모리 칩 내부에 배치되지 않고 인터페이스 칩 내부에 배치된다.
이상에서는 제2FIFO 유닛(360)이 반도체 장치의 레이턴시와 클럭 도메인들 사이의 마진에 적용되는 경우를 설명하였다. 그러나, 제2FIFO 유닛(360)은 상기 두가지 경우 이외에도 개별 메모리 칩의 특성과는 무관한 특성들에 적용될 수 있다. 또한, 두가지 이상의 특성들에도 적용될 수 있다. 예를 들어, 제2FIFO 유닛(360)은 반도체 장치의 레이턴시와 클럭 도메인들 사이의 마진을 합한 값에 대응되는 깊이를 가질 수도 있다.
도 4를 참조하면, 각각의 메모리 칩은 커맨드 디코더(320), 제1지연 제어부(330), 제1쉬프트 레지스터(340) 및 제2쉬프트 레지스터(345)를 구비할 수 있다.
커맨드 디코더(320)는 수신한 커맨드(CMD)를 디코딩하여 디코딩 커맨드(CMD_DEC)를 출력한다. 이하에서는 커맨드(CMD)를 독출 커맨드로 가정하였으나, 커맨드(CMD)는 독출 커맨드 이외에 다른 커맨드 일 수 있다. 또한, 이하에서는 본 발명의 구성요소들이 디코딩 커맨드(CMD_DEC)에 기초하여 동작하는 것으로 설명되었으나, 본 발명의 구성요소들은 커맨드(CMD)에 기초하여 동작할 수도 있다.
제1지연 제어부(330)는 디코딩 커맨드(CMD_DEC)가 메모리 코어(310)에 억세스하는 데 걸리는 시간만큼 디코딩 커맨드(CMD_DEC)를 지연시켜서 제1지연 커맨드(CMD_D1)를 생성할 수 있다. 예를 들어, 메모리 코어(310)가 독출 커맨드를 수신하고부터 데이터를 독출할 때까지 걸리는 시간만큼, 제1지연 제어부(330)는 독출 커맨드를 지연시킬 수 있다.
제1쉬프트 레지스터(340)는 제1지연 커맨드(CMD_D1)에 기초하여 제1FIFO 유닛(350)의 입력단을 제어한다. 제2쉬프트 레지스터(345)는 인터페이스 칩으로부터 커맨드(CMD)를 지연시킨 제2지연 커맨드(CMD_D2)를 수신하여 제1FIFO 유닛(350)의 출력단을 제어한다.
도 4를 참조하면, 인터페이스 칩은 커맨드 디코더(370), 제2지연 제어부(380), 제3지연 제어부(380), 제3쉬프트 레지스터(390) 및 제4쉬프트 레지스터(395)를 구비할 수 있다.
제2지연 제어부(380)는 디코딩 커맨드(CMD_DEC)를 반도체 장치의 최소 레이턴시만큼 지연시켜서 제2지연 커맨드(CMD_D2)를 생성한다. 앞서 설명된 것처럼, 각각의 메모리 칩의 제2쉬프트 레지스터(345)는 제2지연 커맨드(CMD_D2)에 응답하여 동작한다. 제3지연 제어부(380)는 디코딩 커맨드(CMD_DEC)를 반도체 장치의 레이턴시만큼 지연시켜서 제3지연 커맨드(CMD_D3)를 생성한다.
제3쉬프트 레지스터(390)는 제2지연 커맨드(CMD_D2)에 기초하여 제2FIFO 유닛(360)의 입력단을 제어한다. 제4쉬프트 레지스터(395)는 제3지연 커맨드(CMD_D3)에 기초하여 제1FIFO 유닛(350)의 출력단을 제어한다.
도 5는 FIFO 유닛의 일 예를 나타내는 도면이다.
도 6은 쉬프트 레지스터의 일 예를 나타내는 도면이다.
도 5에 도시된 FIFO 유닛(350)은 4의 깊이를 가지지만, FIFO 유닛(350)의 깊이는 달라질 수 있다. FIFO 유닛(350)은 4비트의 데이터 또는 커맨드를 저장하기 위하여 4개의 래치들(L1~L4)을 구비하고, 4개의 래치들(L1~L4)을 제어하기 위하여 4개의 입력 스위치들(SWI1~SWI4)과 4개의 출력 스위치들(SWO1~SWO4)을 구비한다. 각각의 스위치(SWI1~SWI4, SWO1~SWO4)는 대응되는 제어신호(CTRL11~ CTRL14, CTRL21~ CTRL24)에 응답하여, 턴-온 또는 턴-오프 된다. 스위치들(SWI1~SWI4, SWO1~SWO4)을 제어함으로써, 4개의 래치들(L1~L4)에 커맨드 또는 데이터를 순차적으로 저장하고, 4개의 래치들(L1~L4)에 모두 저장되면, 저장된 값들 중에서 먼저 저장된 값들부터 순차적으로 출력한다.
도 6에 도시된 쉬프트 레지스터(340)는, FIFO 유닛을 제어하는 제어신호들(CTRL11~ CTRL14, CTRL21~ CTRL24)을 생성한다. 도 5의 래치들(L1~L4)에 저장된 값들을 순차적으로 출력하기 위하여, 도 5의 스위치들(SWI1~SWI4, SWO1~SWO4)을 순차적으로 턴-온 또는 턴-오프 해야 한다. 이를 위하여, 쉬프트 레지스터(340)는 저장된 값들을 순차적으로 이동시켜서 출력한다.
도 7은 도 4의 반도체 장치를 상세하게 나타내는 도면이다.
도 7에는 메모리 칩(CHIP1)의 제1FIFO 유닛(350)의 깊이는 2이고, 인터페이스 칩(CHIP_INT)의 제2FIFO 유닛(360)의 깊이는 3인 것으로 도시된다. FIFO 유닛의 깊이를 제외하면, 제1FIFO 유닛(350)과 제2FIFO 유닛(360)의 내부 구조는 도 5의 FIFO 유닛의 내부 구조와 유사하므로, 그에 관한 자세한 설명은 생략된다.
또한, 도 7에는 메모리 칩(CHIP1)의 쉬프트 레지스터들(340, 345)은 2비트를 저장하고, 인터페이스 칩(CHIP_INT)의 쉬프트 레지스터들(390, 395)은 3비트를 저장하는 것으로 도시된다. 저장되는 비트 수를 제외하면, 쉬프트 레지스터들(340, 345, 390, 395)의 내부 구조는 도 6의 쉬프트 레지스터의 내부 구조와 유사하므로, 그에 관한 자세한 설명은 생략된다.
도 8은 도 4의 반도체 장치를 상세하게 나타내는 다른 도면이다.
도 7에 비하여 도 8에서는, 시리얼 라이즈(serialize) 기능이 추가되었다. 도 8을 참조하면, 시리얼 라이즈 유닛(700)은 제1FIFO 유닛(350)의 2개의 출력을 시리얼 라이즈하는 기능을 제공한다. 그에 따라, 데이터 버스들(BUS1, BUS2)의 효율성이 이루어질 수 있다.
본 발명에 따른 멀티-칩 패키지의 데이터 독출 방법은, 적어도 하나의 메모리 칩에 독출 커맨드를 전달한다. 메모리 칩이 독출 커맨드를 수신하고부터 독출 데이터를 출력하는 데 걸리는 시간과 멀티-칩 패키지의 최소 레이턴시에 응답하여, 메모리 칩의 독출 데이터를 메모리 칩에서 버퍼링 한다. 멀티-칩 패키지의 독출 레이턴시에 응답하여, 메모리 칩의 독출 데이터를 인터페이스 칩에서 버퍼링 한다. 상기 독출 데이터를 멀티-칩 패키지의 외부로 출력한다.
이처럼, 본 발명에 따른 멀티-칩 패키지의 데이터 독출 방법은, 메모리 칩의 독출 데이터를 메모리 칩과 인터페이스 칩에서 나누어 버퍼링한다. 메모리 칩에서는 개별 메모리 칩의 특성에 따른 버퍼링이 수행되고, 인터페이스 칩에서는 개별 메모리 칩의 특성과 무관한 버퍼링이 수행된다.
도 9는 도 3과 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 독출 커맨드(RCMD)는 인터페이스 디바이스(I/F)에 수신된다. 간단화를 위하여, 대응되는 디바이스 독출 신호(DRS)는 메모리 디바이스들(MD)에 지연없이 입력되는 것으로 가정하였다(도 9의 제1행과 제2행 참조).
디바이스 독출 신호(DRS)에 응답하여, 각각의 메모리 디바이스(1st MD, 2nd MD, 3rd MD)는 서로 다른 억세스 지연 시간(5ns, 7ns, 9ns)에 따라 독출 데이터(RDATA)를 출력한다(도 9의 제3행 내지 제5행 참조).
지연 제어부(330)에 의하여 공급되는 지연된 디바이스 독출 신호와 쉬프트 레지스터에 의하여 각각의 디바이스 버퍼로 인가되는 디바이스 버퍼 입력 신호 사이의 지연 관계는, 도 9의 제6행부터 제11행까지에 도시된다.
메모리 디바이스로부터 디바이스 버퍼를 거쳐서 메인 버퍼까지 전송되는 독출 데이터의 타이밍은 도 9의 제12행부터 제19행까지에 도시된다. 마지막으로, 메인 버퍼를 통한 독출 데이터의 타이밍은 도 9의 제20행부터 제25행까지에 도시된다.
도 10은 도 7의 반도체 장치의 변형예를 나타내는 도면이다.
도 11은 도 8의 반도체 장치의 변형예를 나타내는 도면이다.
도 10과 도 11을 참조하면, 칩 선택 신호(예를 들어, 칩 식별자 ; ID)가 커맨드 디코더로 입력될 수 있다. 독출 커맨드(RCMD)도 커맨드 디코더로 함께 입력된다. 칩 선택 신호(칩 식별자)는 데이터가 독출될 메모리 디바이스를 인에이블 시킨다. 칩 선택 신호(칩 식별자)는 독출 커맨드(RCMD)와 조합되어 이용될 수도 있다.
도 12는 복수개의 반도체 장치들을 구비하는 메모리 모듈을 나타내는 도면이다.
도 12를 참조하면, 복수개의 반도체 장치들(101)은 메모리 모듈(100) 안에 실장될 수 있다. 복수개의 반도체 장치들(101)은 모듈 버스(92)에 연결된다. 복수개의 반도체 장치들(101)의 일부 또는 전부는, 앞서 설명되었던 본 발명의 실시예에 따른 반도체 장치들일 수 있다. 반도체 장치들(101)의 인터페이스 디바이스는 메모리 모듈 보드(또는 카드)에 마운트될 수 있다. 각각의 인터페이스 디바이스는 메모리 컨트롤러(110)로부터 채널(95)을 통하여 독출 데이터와 제어 신호를 수신할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 장치들이 적용될 수 있는 시스템을 나타내는 도면이다.
도 13을 참조하면, 시스템은 중앙 처리 장치(CPU ; 201), 제1데이터 스위치(North Bridge ; 94), 그래픽 카드(204), 및 제2데이터 스위치(South Bridge ; 203)를 구비한다. 제1데이터 스위치(94)는 중앙 처리 장치(201)에 연결되고, 다른 메모리 시스템(200)에 연결될 수 있다. 제2데이터 스위치(203)는 로컬 버스 및/또는 시스템 입출력 디바이스에 연결될 수 있다. 메모리 시스템(200)은 본 발명의 실시예에 따른 반도체 장치들 및/또는 도 12의 메모리 모듈을 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 인터페이스 칩 위에 수직 방향으로 적층된 메모리 칩들을 구비하는 멀티-칩 패키지를 나타내는 도면이다.
도 2는 도 1의 멀티-칩 패키지의 개략적인 블록도이다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 4는 도 3의 반도체 장치의 일예를 나타내는 블록도이다.
도 5는 FIFO 유닛의 일 예를 나타내는 도면이다.
도 6은 쉬프트 레지스터의 일 예를 나타내는 도면이다.
도 7은 도 4의 반도체 장치를 상세하게 나타내는 도면이다.
도 8은 도 4의 반도체 장치를 상세하게 나타내는 다른 도면이다.
도 9는 도 3과 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 7의 반도체 장치의 변형예를 나타내는 도면이다.
도 11은 도 8의 반도체 장치의 변형예를 나타내는 도면이다.
도 12는 복수개의 반도체 장치들을 구비하는 메모리 모듈을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 장치들이 적용될 수 있는 시스템을 나타내는 도면이다.

Claims (17)

  1. 반도체 장치에 있어서,
    메모리 코어와 제1FIFO (first-in first-out) 유닛을 각각 구비하는 복수개의 메모리 칩들; 및
    제2FIFO 유닛을 구비하는 인터페이스 칩을 구비하고,
    상기 제1FIFO 유닛들은, 상기 대응되는 메모리 칩의 특성에 따라, 서로 다른 깊이(depth)를 가지고,
    상기 제2FIFO 유닛은, 상기 메모리 칩들의 특성과 무관한 상기 반도체 장치의 특성에 대응되는 깊이를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 메모리 칩들은,
    상기 인터페이스 칩 위에 수직 방향으로 적층되고,
    관통 전극을 통하여 서로 연결되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1FIFO 유닛들은,
    상기 대응되는 메모리 칩의 PVT 변화 범위에 따라, 서로 다른 깊이를 가지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2FIFO 유닛은,
    상기 반도체 장치의 레이턴시(latency)에 대응되는 깊이를 가지는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2FIFO 유닛은,
    상기 반도체 장치에서 사용되는 복수개의 클럭 도메인들 사이의 마진에 대응되는 깊이를 가지는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 각각의 메모리 칩에서 상기 메모리 코어의 제어 커맨드를 지연시켜서, 상기 각각의 메모리 칩에 대응되는 제1FIFO 유닛의 입력단을 제어하고,
    상기 인터페이스 칩에서 상기 메모리 코어의 제어 커맨드를 지연시켜서, 상기 제1FIFO 유닛의 출력단들 및 상기 제2FIFO 유닛의 입력단을 제어하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 각각의 메모리 칩에서 상기 메모리 코어의 제어 커맨드를 지연시키는 시간은,
    상기 메모리 코어의 제어 커맨드가 상기 메모리 코어에 억세스하는 데 걸리는 시간인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 메모리 코어의 제어 커맨드는,
    상기 메모리 코어의 독출 커맨드인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 메모리 코어의 제어 커맨드를 상기 반도체 장치의 독출 레이턴시 만큼 지연시켜서, 상기 제2FIFO 유닛의 출력단을 제어하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 각각의 메모리 칩은,
    상기 메모리 코어의 제어 커맨드가 상기 메모리 코어에 억세스하는 데 걸리는 시간만큼 상기 메모리 코어의 커맨드를 지연시키는 제1지연 제어부;
    상기 제1지연 제어부의 출력에 기초하여, 상기 제1FIFO 유닛의 입력단을 제어하는 제1FIFO 입력 제어부; 및
    상기 인터페이스 칩으로부터 상기 메모리 코어의 제어 커맨드를 지연시킨 값을 수신하여, 상기 제1FIFO 유닛의 출력단을 제어하는 제1FIFO 출력 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 인터페이스 칩은,
    상기 메모리 코어의 제어 커맨드를 상기 반도체 장치의 최소 레이턴시만큼 지연시키는 제2지연 제어부;
    상기 커맨드를 상기 반도체 장치의 독출 레이턴시만큼 지연시키는 제3지연 제어부;
    상기 제2지연 제어부의 출력에 기초하여, 상기 제2FIFO 유닛의 입력단을 제어하는 제2FIFO 입력 제어부; 및
    상기 제3지연 제어부의 출력에 기초하여, 상기 제2FIFO 유닛의 출력단을 제어하는 제2FIFO 출력 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 제1지연 제어부, 상기 제2지연 제어부, 또는 상기 제3지연 제어부는,
    상기 메모리 코어의 제어 커맨드를 디코딩한 신호를 지연시키는 것을 특징으로 하는 반도체 장치.
  13. 멀티-칩 패키지에 있어서,
    인터페이스 버퍼링 유닛을 구비하는 인터페이스 칩; 및
    상기 인터페이스 칩 위에 수직 방향으로 적층되며 관통 전극을 통하여 서로 연결되고, 메모리 코어와 내부 버퍼링 유닛을 각각 구비하는 복수개의 메모리 칩들을 구비하고,
    상기 내부 버퍼링 유닛들은, 상기 대응되는 메모리 칩의 특성에 따라, 서로 다른 깊이(depth)를 가지고,
    상기 인터페이스 버퍼링 유닛은, 상기 메모리 칩들의 특성과 무관한 상기 멀티-칩 패키지의 특성에 대응되는 깊이를 가지는 것을 특징으로 하는 멀티-칩 패키 지.
  14. 제13항에 있어서, 상기 내부 버퍼링 유닛들은,
    상기 대응되는 메모리 칩의 PVT 변화 범위에 따라, 서로 다른 깊이를 가지는 것을 특징으로 하는 멀티-칩 패키지.
  15. 제13항에 있어서, 상기 인터페이스 버퍼링 유닛은,
    상기 멀티-칩 패키지의 레이턴시(latency)에 대응되는 깊이를 가지는 것을 특징으로 하는 멀티-칩 패키지.
  16. 제13항에 있어서, 상기 인터페이스 버퍼링 유닛은,
    상기 멀티-칩 패키지에서 사용되는 복수개의 클럭 도메인들 사이의 마진에 대응되는 깊이를 가지는 것을 특징으로 하는 멀티-칩 패키지.
  17. 복수개의 메모리 칩들과 인터페이스 칩을 구비하는 멀티-칩 패키지의 데이터 독출 방법에 있어서,
    상기 적어도 하나의 메모리 칩에 독출 커맨드를 전달하는 단계;
    상기 메모리 칩이 독출 커맨드를 수신하고부터 독출 데이터를 출력하는 데 걸리는 시간과 상기 멀티-칩 패키지의 최소 레이턴시에 응답하여, 상기 메모리 칩의 독출 데이터를 상기 메모리 칩에서 버퍼링 하는 단계;
    상기 멀티-칩 패키지의 독출 레이턴시에 응답하여, 상기 메모리 칩의 독출 데이터를 상기 인터페이스 칩에서 버퍼링 하는 단계; 및
    상기 독출 데이터를 멀티-칩 패키지의 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 멀티-칩 패키지의 데이터 독출 방법.
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