JP2024062740A

JP2024062740A - 半導体記憶装置

Info

Publication number: JP2024062740A
Application number: JP2022170786A
Authority: JP
Inventors: 貴宏杉本; Takahiro Sugimoto
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-10-25
Filing date: 2022-10-25
Publication date: 2024-05-10
Also published as: US20240233790A1

Abstract

【課題】並行する複数のデータ配線を伝搬するデータ信号を正確に取り込める半導体記憶装置を提供する。【解決手段】半導体記憶装置は、センスアンプ、入出力回路、制御信号送信回路、入出力回路とセンスアンプの間に接続された複数のデータ配線を備える。制御信号送信回路に、第１クロック配線、第１クロック配線の一方の側面に沿って延伸する第２クロック配線、第１クロック配線の他方の側面に沿って延伸する第３クロック配線が接続されている。入出力回路とセンスアンプとの間でデータ配線を介してデータ信号を送受信するときに、制御信号送信回路は、第１クロック配線に第１クロック信号を出力し、第２クロック配線と第３クロック配線に、第１クロック信号と逆相の第２クロック信号を出力する。データ信号の受信側の回路は、第１クロック信号を遅延させるクロック遅延回路から出力される遅延クロック信号に応答してデータ信号を取り込む。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置では、基板上に配置された回路ブロックの相互間が、データ信号が伝搬する信号配線（以下において、「データ配線」とも称する。）によって接続される。半導体記憶装置の動作の高速化に伴い、隣接して並行するデータ配線の本数が増加している。データ配線の間隔を狭くした場合に、データ配線の相互間の容量性カップリングの影響を受けて、データ配線でのデータ信号の伝搬速度にばらつきが生じる。その結果、複数のデータ配線をそれぞれ伝搬したデータ信号を受信する回路ブロックでの有効ウィンドウ（valid window）の幅が狭くなり、データ信号を正確に取り込むためのクロック信号の調整の難易度が高くなっている。

米国特許第７０８４６８８号明細書

本発明の実施形態が解決しようとする課題は、並行する複数のデータ配線を伝搬するデータ信号を正確に取り込める半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、メモリセルアレイに接続されたセンスアンプ、入出力回路、制御信号送信回路、入出力回路とセンスアンプの間に接続された複数のデータ配線を備える。制御信号送信回路に、第１クロック配線、第１クロック配線の一方の側面に沿って延伸する第２クロック配線、第１クロック配線の他方の側面に沿って延伸する第３クロック配線が接続されている。入出力回路とセンスアンプとの間でデータ配線を介してデータ信号を送受信するときに、制御信号送信回路は、第１クロック配線に第１クロック信号を出力し、第２クロック配線および第３クロック配線に、第１クロック信号と逆相の第２クロック信号を出力する。データ信号の受信側の回路は、第１クロック信号を遅延させるクロック遅延回路から出力される遅延クロック信号に応答してデータ信号を取り込む。

図１は、第１の実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。図２は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図３Ａは、不揮発性メモリの書き込み動作を指示するコマンドシーケンスの例である。図３Ｂは、不揮発性メモリの書き込み動作に関するコマンドシーケンスの例である。図４Ａは、不揮発性メモリの読み出し動作を指示するコマンドシーケンスの例である。図４Ｂは、不揮発性メモリの読み出し動作に関するコマンドシーケンスの例である。図５は、第１の実施形態に係る半導体記憶装置の構成の一部を示すブロック図である。図６は、隣接データ配線の例を示す模式図である。図７は、図６に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。図８は、図６に示すデータ配線でのデータ信号の変化の他の例を示すタイミングチャートである。図９は、送信側の回路におけるデータ信号の例を示すタイミングチャートである。図１０は、受信側の回路におけるデータ信号の例を示すタイミングチャートである。図１１は、比較例の半導体記憶装置の構成を示すブロック図である。図１２は、第１の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。図１３は、第１の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図１４は、第１の実施形態に係る半導体記憶装置の受信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図１５Ａは、データバッファ回路の配置例を示す模式的な回路図である。図１５Ｂは、クロックバッファ回路の配置例を示す模式的な回路図である。図１６は、第１の実施形態に係る半導体記憶装置のクロック配線の端部の接続状態の例を示す模式的な回路図である。図１７は、第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１８は、第２の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。図１９は、第２の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図２０は、第２の実施形態に係る半導体記憶装置の受信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図２１は、外側データ配線の例を示す模式図である。図２２は、図２１に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。図２３は、第３の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。図２４は、第３の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図２５は、図２１に示すデータ配線でのデータ信号の変化の例を示すタイミングチャートである。図２６は、第４の実施形態に係る半導体記憶装置の制御信号送信回路の構成を示すブロック図である。図２７は、第４の実施形態に係る半導体記憶装置の送信側の回路におけるデータ信号とクロック信号の例を示すタイミングチャートである。図２８は、その他の実施形態に係る半導体記憶装置の制御信号送信回路の構成の例を示すブロック図である。図２９は、その他の実施形態に係る半導体記憶装置の制御信号送信回路の構成の他の例を示すブロック図である。

次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置などを特定するものではない。実施形態は、種々の変更を加えることができる。

（第１の実施形態）
本発明の第１の実施形態に係る半導体記憶装置は、例えば、図１に示すメモリシステムが含む不揮発性メモリ２に適用可能である。不揮発性メモリ２は、データを不揮発に記憶する半導体メモリである。不揮発性メモリ２は、例えばＮＡＮＤフラッシュメモリを備える。メモリコントローラ１が、不揮発性メモリ２の動作を制御する。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

まず、図１に示すメモリシステムについて説明する。なお、以下の説明で、信号ＤＱ＜７：０＞は、各々が１ビットの信号である信号ＤＱ＜０＞、ＤＱ＜１＞、・・・、ＤＱ＜７＞の集合を意味する。信号ＤＱ＜７：０＞は、８ビットの信号である。

メモリコントローラ１は、ホストから命令を受け取り、受け取った命令に基づいて不揮発性メモリ２を制御する。具体的には、メモリコントローラ１は、ホストから書き込みを指示されたデータを不揮発性メモリ２に書き込み、ホストから読み出しを指示されたデータを不揮発性メモリ２から読み出してホストに送信する。不揮発性メモリ２の書き込み対象の不揮発性メモリセルは、メモリコントローラ１が指定する。以下において、不揮発性メモリ２の不揮発性メモリセルを「メモリセル」とも称する。

メモリコントローラ１と不揮発性メモリ２は、メモリコントローラ１と不揮発性メモリ２のインターフェース規格に従った信号を、個別の信号線を介して送受信を行う。メモリコントローラ１と不揮発性メモリ２の間で送受信する信号は、信号／ＣＥ、／ＲＢ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳなどである。

信号／ＣＥは、不揮発性メモリ２をイネーブルにするためのチップイネーブル信号である。信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すレディビジー信号である。信号ＣＬＥは、信号ＣＬＥがＨ（Ｈｉｇｈ）レベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がコマンドであることを不揮発性メモリ２に通知するコマンドラッチイネーブル信号である。信号ＡＬＥは、信号ＡＬＥがＨレベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がアドレスであることを不揮発性メモリ２に通知するアドレスラッチイネーブル信号である。信号／ＷＥは、不揮発性メモリ２に送信される信号ＤＱ＜７：０＞を不揮発性メモリ２に取り込むことを指示するライトイネーブル信号である。シングルデータレート（Single Data Rate、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Double Data Rate、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。信号／ＷＥは、メモリコントローラ１によりコマンド、アドレスおよびデータを不揮発性メモリ２が受信する都度、アサートされる。

信号／ＲＥは、メモリコントローラ１が、不揮発性メモリ２から信号ＤＱ＜７：０＞を読み出すことを指示するリードイネーブル信号である。信号ＲＥは信号／ＲＥの相補信号である。例えば、不揮発性メモリ２が信号ＤＱ＜７：０＞を出力するタイミングを制御するために、信号／ＲＥおよびＲＥは使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジおよび立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。信号／ＷＰは、データの書き込みの禁止を不揮発性メモリ２に指示するライトプロテクト信号である。

信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体である。信号ＤＱ＜７：０＞は、コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＡＴを含む。データＤＡＴは、不揮発性メモリに書き込むデータ（以下、「書き込みデータ」とも称する。）および不揮発性メモリから読み出したデータ（以下、「読み出しデータ」とも称する。）を含む。信号ＤＱＳは、信号ＤＱ＜７：０＞に係る不揮発性メモリ２の動作タイミングを制御するために使用されるデータストローブ信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。信号ＤＱＳおよび／ＤＱＳは、例えば信号ＲＥおよび／ＲＥに基づいて生成される。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジおよび立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジおよび立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞と共に出力される。

メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５は、互いにバス１６で接続される。

ＲＡＭ１１は、ホストから受信したデータを不揮発性メモリ２に記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストに送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用半導体メモリである。

プロセッサ１２は、メモリコントローラ１全体の動作を制御する。プロセッサ１２は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などである。プロセッサ１２は、例えば、ホストから受信したデータの読み出し命令に応答して、読み出し命令を不揮発性メモリ２に対して発行する。この動作は、データの書き込みの場合についても同様である。プロセッサ１２は、ＲＡＭ１１に蓄積されるデータに対して、不揮発性メモリ２の格納領域（メモリ領域）を決定する。また、プロセッサ１２は、不揮発性メモリ２からの読み出しデータに対して、種々の演算を実行する機能を有する。

ホストインターフェース１３は、ホストと接続され、ホストとの間のインターフェース規格に従った処理を実行する。ホストインターフェース１３は、例えば、ホストから受信した命令およびデータを、プロセッサ１２に転送する。また、ホストインターフェース１３は、不揮発性メモリ２から読み出されたデータ、プロセッサ１２からの応答などをホストに送信する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

メモリインターフェース１５は、バスを介して不揮発性メモリ２と接続され、不揮発性メモリ２との通信を実行する。メモリインターフェース１５は、プロセッサ１２の指示により、コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータを不揮発性メモリ２に送信する。また、メモリインターフェース１５は、不揮発性メモリ２から読み出しデータを受信する。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェース１５をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリインターフェース１５に内蔵されてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されてもよい。

ホストから書き込み命令を受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込みを指示されたデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力させる。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェース１５に入力する。メモリインターフェース１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出し命令を受信した場合、メモリシステムは次のように動作する。メモリインターフェース１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェース１３を介してホストに送信する。

図２は、不揮発性メモリ２の構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、制御信号送信回路５０を備える。更に、不揮発性メモリ２は、入出力用パッド群３２、ロジック制御用パッド群３４、および、電源入力用端子群３５を備える。

メモリセルアレイ２１は、ワード線およびビット線に関連付けられた複数のメモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、信号ＤＱＳおよび／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンドＣＭＤおよびアドレスＡＤＤをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータおよび読み出しデータをセンスアンプ３１との間で送受信する。

ロジック制御回路２４は、メモリコントローラ１から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢを受信する。また、ロジック制御回路２４は、信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

レジスタ２６は、コマンドＣＭＤおよびアドレスＡＤＤを保持する。レジスタ２６は、アドレスＡＤＤをロウデコーダ３０およびセンスアンプ３１に転送すると共に、コマンドＣＭＤをシーケンサ２７に転送する。

シーケンサ２７は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って不揮発性メモリ２の全体を制御する。シーケンサ２７は、例えば、制御信号配線５０Ｍを介して、ロウデコーダ３０およびセンスアンプ３１に制御信号を供給する。例えば、複数本の制御信号配線５０Ｍが与えられてもよい。この場合、シーケンサ２７から複数種類の制御信号が複数本の制御信号配線５０Ｍをそれぞれ介してロウデコーダ３０および／またはセンスアンプ３１に供給される。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、データの読み出し、およびデータの消去などの動作に必要な電圧を生成する。レジスタ２６からのアドレスに基づいて、電圧生成回路２８から種々の電圧がロウデコーダ３０、センスアンプ３１およびメモリセルアレイ２１に供給される。

ロウデコーダ３０は、レジスタ２６からアドレスＡＤＤ内のブロックアドレスおよびロウアドレスを受け取る。ロウデコーダ３０は、ブロックアドレスに基づいてブロックを選択すると共に、ロウアドレスに基づいてワード線を選択する。

センスアンプ３１は、メモリセルアレイ２１に接続されている。センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込みデータをメモリセルに転送する。

入出力回路２２とセンスアンプ３１の間のデータの転送は、データバスＹＩＯを介して行われる。データバスＹＩＯは、入出力回路２２とセンスアンプ３１との間に接続された複数のデータ配線を含む。不揮発性メモリ２に書き込むデータおよび不揮発性メモリ２から読み出されたデータは、データバスＹＩＯを伝搬する。

制御信号送信回路５０は、メモリコントローラ１から供給される信号／ＲＥおよびＲＥに基づいて、不揮発性メモリ２の動作に使用されるクロック信号を生成する。図２では、制御信号送信回路５０をシーケンサ２７の一部として示している。しかし、制御信号送信回路５０は、例えば、入出力回路２２および／またはロジック制御回路２４の一部として構成されてもよい。また、制御信号送信回路５０は、シーケンサ２７、入出力回路２２、およびロジック制御回路２４のいずれとも異なる回路として構成されてもよい。

入出力用パッド群３２は、不揮発性メモリ２とメモリコントローラ１の間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞および信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備える。

ロジック制御用パッド群３４は、不揮発性メモリ２とメモリコントローラ１の間で各信号の送受信を行うため、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢに対応する複数の端子（パッド）を備える。

電源入力用端子群３５は、外部から不揮発性メモリ２に種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、および接地電圧Ｖｓｓが入力される複数の端子を備える。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧である。例えば、電源電圧Ｖｃｃは２．５Ｖである。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。例えば、電源電圧ＶｃｃＱは１．２Ｖである。

図３Ａは、不揮発性メモリ２の書き込み動作（以下において、「データイン動作」とも称する。）を指示するコマンドシーケンスの例を示す。図３Ｂは、データイン動作に関するコマンドシーケンスの例を示す。

図３Ａに示すように、データイン動作に際して、メモリコントローラ１は、信号／ＷＥをトグルさせながら、データイン動作を指示するためのコマンドセットを不揮発性メモリ２に発行する。データイン動作を指示するためのコマンドセットは、例えば、読み出しコマンド「８０ｈ」、５サイクルにわたるアドレスＡＤＤ、およびコマンド「１０ｈ」を含む。読み出しコマンド「８０ｈ」は、メモリセルアレイ２１内のユーザデータ領域へのデータの書き込みを命令するコマンドである。コマンド「１０ｈ」は、データイン動作の開始を命令するコマンドである。

コマンド「１０ｈ」の後に、メモリコントローラ１は、図３Ｂに示すように、メモリセルアレイ２１に書き込むデータを信号ＤＱ＜７：０＞として不揮発性メモリ２に転送する。書き込むデータを不揮発性メモリ２に転送する際に、メモリコントローラ１は、信号ＤＱ＜７：０＞に同期させて信号ＤＱＳおよび／ＤＱＳをトグルさせ、不揮発性メモリ２に転送する。

不揮発性メモリ２は、書き込むデータを受信すると、メモリセルアレイ２１内のユーザデータ領域への書き込み動作を開始し、信号／ＲＢをＬレベルにして、不揮発性メモリ２がビジー状態であることをメモリコントローラ１に知らせる。書き込み動作が完了した後、不揮発性メモリ２は、信号／ＲＢをＨレベルにして、不揮発性メモリ２がレディ状態であることをメモリコントローラ１に知らせる。

図４Ａは、不揮発性メモリ２の読み出し動作（以下において、「データアウト動作」とも称する。）を指示するコマンドシーケンスの例を示す。図４Ｂは、データアウト動作に関するコマンドシーケンスの例を示す。

図４Ａに示すように、データアウト動作に際して、メモリコントローラ１は、信号／ＷＥをトグルさせながら、データアウト動作を指示するためのコマンドセットを不揮発性メモリ２に発行する。データアウト動作を指示するためのコマンドセットは、例えば、読み出しコマンド「００ｈ」、５サイクルにわたるアドレスＡＤＤ、およびコマンド「３０ｈ」を含む。読み出しコマンド「００ｈ」は、不揮発性メモリ２のメモリセルアレイ２１からのデータの読み出しを命令するコマンドである。コマンド「３０ｈ」は、データアウト動作の開始を命令するコマンドである。不揮発性メモリ２は、コマンド「３０ｈ」を受信すると、メモリセルアレイ２１からのデータの読み出し動作を開始し、信号／ＲＢをＬレベルにして、不揮発性メモリ２がビジー状態であることをメモリコントローラ１に知らせる。読み出し動作が完了した後、不揮発性メモリ２は、信号／ＲＢをＨレベルにして、不揮発性メモリ２がレディ状態であることをメモリコントローラ１に知らせる。

メモリコントローラ１は、不揮発性メモリ２がレディ状態になったことを確認した後、図４Ｂに示すように、信号／ＲＥおよびＲＥをトグルさせる。不揮発性メモリ２は、信号／ＲＥおよびＲＥに同期させて、読み出したデータを信号ＤＱ＜７：０＞としてメモリコントローラ１に転送する。また、不揮発性メモリ２は、信号ＤＱ＜７：０＞に同期させて信号ＤＱＳおよび／ＤＱＳをトグルさせ、メモリコントローラ１に転送する。

なお、メモリコントローラ１は、不揮発性メモリ２がレディ状態になったことを確認した後、信号／ＷＥをトグルさせながら、データアウト動作を指示するためのコマンドセットを不揮発性メモリ２に発行してもよい。データアウト動作を指示するためのコマンドセットは、例えば、データアウトコマンド「０５ｈ」、５サイクルにわたるアドレスＡＤＤ、およびコマンド「Ｅ０ｈ」を含む。この場合、メモリコントローラ１は、不揮発性メモリ２にコマンド「Ｅ０ｈ」を送信した後、所定期間経過後に、信号／ＲＥおよびＲＥをトグルさせる。不揮発性メモリ２は、信号／ＲＥおよびＲＥに同期させて、読み出したデータを信号ＤＱ＜７：０＞としてメモリコントローラ１に転送する。また、不揮発性メモリ２は、信号ＤＱ＜７：０＞に同期させて信号ＤＱＳおよび／ＤＱＳをトグルさせ、メモリコントローラ１に転送する。

図５は、不揮発性メモリ２の構成の一部を示すブロック図である。以下に、図５を参照して、不揮発性メモリ２における入出力回路２２とセンスアンプ３１との間のデータの送受信を説明する。

入出力回路２２は、データバスＹＩＯを経由して、書き込みデータおよび読み出しデータをセンスアンプ３１との間で送受信する。データバスＹＩＯは、入出力回路２２とセンスアンプ３１との間に接続された複数のデータ配線をシールドせずに隣接して配置した構成である。データバスＹＩＯは、例えば２００本のデータ配線を含む。データ配線をシールドしないことにより、不揮発性メモリ２が形成された半導体チップ（以下、単に「チップ」という。）の面積の増加を抑制できる。

センスアンプ３１は、ビット線ＢＬ０－ＢＬｍに接続されるセンスアンプユニット３１Ａ、センスアンプユニット３１Ａに接続するデータレジスタ３１Ｂ、データレジスタ３１Ｂに接続するデータマルチプレクサ３１Ｃを含む。ビット線の本数は、例えば約１３万本である。センスアンプユニット３１Ａは、ビット線に読み出された読み出しデータをセンスし、ビット線を介して書き込みデータをメモリセルに転送する。データレジスタ３１Ｂは、読み出しデータや書き込みデータを保持する。データマルチプレクサ３１Ｃは、データバスＹＩＯを構成するデータ配線を伝搬するデータ信号をビット線ＢＬ０－ＢＬｍを伝搬するデータから選択する。

入出力回路２２は、バス幅を変換する変換回路２２１を含んでもよい。変換回路２２１は、例えば１２８本のビット線を含むデータバスＹＩＯを、信号ＤＱ＜７：０＞がそれぞれ伝搬する８本のデータ配線を含むバスにバス幅を変換する。変換回路２２１は、例えばＦＩＦＯ（First In First Out）回路であってもよい。センスアンプ３１と変換回路２２１の間は電源電圧Ｖｃｃ（例えば２．５Ｖ）で動作する。変換回路２２１とメモリコントローラ１の間は電源電圧ＶｃｃＱ（例えば１．２Ｖ）で動作する。

制御信号送信回路５０は、複数のデータ配線を含むデータバスＹＩＯを介して入出力回路２２とセンスアンプ３１との間でデータ信号を送受信するときに、第１位相を有する第１クロック信号ＣＬＫ１を生成する。例えば、制御信号送信回路５０は、データイン動作においてメモリコントローラ１から供給される信号／ＲＥおよびＲＥに基づいて、第１クロック信号ＣＬＫ１を生成する。更に、制御信号送信回路５０は、第１クロック信号ＣＬＫ１とは反対の位相の第２位相をそれぞれ有する第２クロック信号ＣＬＫ２と第３クロック信号ＣＬＫ３を生成する。第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３とは、遷移するタイミングにおいて信号の変化する方向が逆である。

図５に示すように、制御信号送信回路５０とセンスアンプ３１のデータマルチプレクサ３１Ｃとの間は、第１クロック配線５０１、第２クロック配線５０２、および第３クロック配線５０３により接続されている。第２クロック配線５０２は、第１クロック配線５０１の一方の側面に配置されて第１クロック配線５０１に沿って延伸する。第３クロック配線５０３は、第１クロック配線５０１の他方の側面に配置されて第１クロック配線５０１に沿って延伸する。以下において、第１クロック配線５０１、第２クロック配線５０２および第３クロック配線５０３のそれぞれを限定しない場合は、クロック配線５００と表記する。また、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を総称してクロック信号とも表記する。

制御信号送信回路５０は、第１クロック信号ＣＬＫ１を第１クロック配線５０１に出力する。更に、制御信号送信回路５０は、第２クロック信号ＣＬＫ２を第２クロック配線５０２に出力し、第３クロック信号ＣＬＫ３を第３クロック配線５０３に出力する。なお、図５に示すように、第２クロック配線５０２の外側に第１シールド線８１を配置し、第３クロック配線５０３の外側に第２シールド線８２を配置してもよい。第１シールド線８１と第２シールド線８２の間に第１クロック配線５０１、第２クロック配線５０２および第３クロック配線５０３を配置することにより、クロック配線５００を伝搬する信号が外部から受ける影響を抑制することができる。第１シールド線８１と第２シールド線８２は一定の電圧、例えば接地電圧に設定される。

データマルチプレクサ３１Ｃは、第１クロック配線５０１を伝搬した第１クロック信号ＣＬＫ１を遅延させるクロック遅延回路７１を含む。データマルチプレクサ３１Ｃは、クロック遅延回路７１から出力されるクロック信号（以下、「遅延クロック信号」と称する。）に応答して、入出力回路２２から送信されたデータ信号を取り込む。

なお、データバスＹＩＯにおけるデータ配線の相互の間隔と同等の配線間隔だけ第１クロック配線５０１から離隔して、第１クロック配線５０１を挟んで、第２クロック配線５０２と第３クロック配線５０３が配置されている。例えば、データバスＹＩＯにおいてデータ配線の間隔が第１配線間隔であるとき、第１クロック配線５０１と第２クロック配線５０２の間隔、および、第１クロック配線５０１と第３クロック配線５０３の間隔は、第１配線間隔である。

また、データバスＹＩＯのデータ配線と等長配線であるように、クロック配線５００を配置する。例えば、データ配線が第１配線長を有する場合に、クロック配線５００は第１配線長を有する。データ配線とクロック配線５００を等長配線とするように、クロック配線５００とデータ配線とは、長さおよび配置される配線層が同じである。クロック配線５００の配線長を、最も長いデータ配線の配線長と最も短いデータ配線の配線長の中間に設定してもよい。例えば、データ配線の配線長が、データバスＹＩＯの中央付近で６０００μｍであり、外側付近で６０５０μｍである場合に、クロック配線５００の配線長を６０００μｍ～６０５０μｍの間に設定する。また、クロック配線５００の幅は、データ配線の幅と同等に設定される。

図１に示したメモリコントローラ１と不揮発性メモリ２との間のインターフェース（ＩＦ）でのデータ信号の高速化などにより、データバスＹＩＯのデータ配線の本数が増加したりデータ信号が高周波数化したりする。データ配線の本数の増大によるチップ面積の増加を抑制するためには、データ配線をシールドせずに隣接して配置することが有効である。

データバスＹＩＯのデータ配線がシールドせずに隣接して配置されていると、隣接するデータ配線の相互の容量性カップリングの影響を受けて、データ配線の間においてデータ信号の伝搬速度にバラつきが生じる。以下では、データバスＹＩＯに含まれる第１データ配線４０１、第２データ配線４０２および第３データ配線４０３を示す図６を参照して、データ信号の伝搬速度のバラつきを例示的に説明する。第１データ配線４０１は、第２データ配線４０２と第３データ配線４０３により挟まれている。図６に破線で示した容量Ｃは、データ配線の相互間の容量性カップリングによる容量値を示す（以下において同様。）。以下において、データバスＹＩＯに含まれるデータ配線のそれぞれを限定しない場合は、データ配線４００とも表記する。

以下では、第１データ配線４０１を第１データ信号Ｄ１が伝搬し、第２データ配線４０２を第２データ信号Ｄ２が伝搬し、第３データ配線４０３を第３データ信号Ｄ３が伝搬する場合について説明する。第１データ配線４０１と第２データ配線４０２との容量性カップリング、および第１データ配線４０１と第３データ配線４０３との容量性カップリングにより、第１データ配線４０１を伝搬する第１データ信号Ｄ１の伝搬速度が影響を受ける。

第１データ信号Ｄ１の変化と、第２データ信号Ｄ２および第３データ信号Ｄ３の変化とが同じ方向であると、第１データ配線４０１での第１データ信号Ｄ１の伝搬速度は、容量性カップリングの影響を受けない場合よりも速くなる。以下において、同一のタイミングにおいて変化する方向が同じである位相を「同相」と称する。

図７に示すように、第１データ信号Ｄ１、第２データ信号Ｄ２および第３データ信号Ｄ３が同時にロー（Ｌ）からハイ（Ｈ）に変化したりハイ（Ｈ）からロー（Ｌ）に変化したりする場合には、第１データ配線４０１での第１データ信号Ｄ１の伝搬速度は速くなる。任意のデータ配線４００の信号と、そのデータ配線４００の両隣のデータ配線４００（以下、「隣接データ配線」とも称する。）の信号が同相である場合に、隣接データ配線に挟まれたデータ配線４００でのデータ信号の伝搬速度は最も速くなる。

一方、第１データ信号Ｄ１の変化と、第２データ信号Ｄ２および第３データ信号Ｄ３の変化とが逆の方向であると、第１データ配線４０１でのデータ信号の伝搬速度は、容量性カップリングの影響を受けない場合よりも遅くなる。以下において、同一のタイミングにおいて変化する方向が逆である位相を「逆相」と称する。

図８に示すように、第１データ信号Ｄ１がハイ（Ｈ）からロー（Ｌ）に変化するタイミングで第２データ信号Ｄ２および第３データ信号Ｄ３がロー（Ｌ）からハイ（Ｈ）に変化すると、第１データ配線４０１での第１データ信号Ｄ１の伝搬速度は遅くなる。また、第１データ信号Ｄ１がロー（Ｌ）からハイ（Ｈ）に変化するタイミングで第２データ信号Ｄ２および第３データ信号Ｄ３がハイ（Ｈ）からロー（Ｌ）に変化すると、第１データ配線４０１での第１データ信号Ｄ１の伝搬速度は遅くなる。任意のデータ配線４００の信号と、そのデータ配線４００の隣接データ配線の信号が逆相である場合に、隣接データ配線に挟まれたデータ配線４００のデータ信号の伝搬速度は最も遅くなる。

データバスＹＩＯにおいて上記のようにして発生するデータ信号の伝搬速度のバラつきにより、データ信号の先頭および末尾がセンスアンプ３１に受信されるタイミングについて、データ配線４００の間でバラつきが生じる。例えば、図９に示すように、データ信号を送信する入出力回路２２においては、データ配線間でデータＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂ、・・・を含むデータ信号ＤＡＴＡの先頭および末尾のバラつきが生じていない。図９に示したデータ信号ＤＡＴＡは、複数のデータ配線４００を伝搬するデータ信号について時間軸を重ねて表記した信号である（以下において同様。）。しかし、データ信号を受信するセンスアンプ３１において、データ配線間でのデータ信号の先頭および末尾のバラつきが生じる。

データ信号の先頭および末尾のバラつきが生じた結果、図１０に示すように、センスアンプ３１が受信するデータ信号ＤＡＴＡの有効ウィンドウの幅Ｗは狭くなる。データ信号の伝搬の高周波数化により、有効ウィンドウの幅Ｗは更に狭くなる。有効ウィンドウの幅Ｗが狭くなるほど、クロック信号に応答するセンスアンプ３１でのデータ信号の受信動作のタイミングの調整が困難になる。つまり、センスアンプ３１においてデータ信号を正確に取り込むためのセットアップ時間およびホールド時間を確保するようにクロック信号を調整する難易度が高い。更に、入出力回路２２とセンスアンプ３１の間隔が広くなると、チップ内部での電圧の勾配およびトランジスタなどの素子の特性のバラつきを考慮する必要があるため、クロック信号に応答する受信動作のタイミングの調整がより難しい。

ここで、図１１に示す比較例の不揮発性メモリのデータ信号の送受信について説明する。図１１は、比較例の不揮発性メモリの構成の一部を示すブロック図である。図１１に示すように、比較例の不揮発性メモリは、入出力回路２２、センスアンプ３１、制御信号送信回路５０、データバスＹＩＯ、および第１クロック配線５０１を含む。比較例の不揮発性メモリは、制御信号送信回路５０とセンスアンプ３１との間が、第１クロック配線５０１のみにより接続されている。センスアンプ３１でのデータ信号の受信動作を制御するクロック信号が、第１クロック配線５０１を伝搬する。

図１１に示す比較例の不揮発性メモリのセンスアンプ３１は、センスアンプ３１の受信動作におけるセットアップ時間およびホールド時間を確保するために、第１クロック配線５０１を伝搬したクロック信号を遅延させるクロック遅延回路７１を含む。しかし、比較例の不揮発性メモリでは、センスアンプ３１の受信動作におけるクロック信号のタイミングの調整は難しい。複数のデータ配線４００をそれぞれ伝搬するデータ信号の変化の組み合わせにより、データ信号の伝搬速度の差の状態は様々である。このため、有効ウィンドウの位置に合わせてクロック信号を遅延させるために、クロック遅延回路７１は大きな遅延調整範囲を有する必要がある。クロック遅延回路７１に十分な遅延調整範囲を持たせるためには、クロック遅延回路７１の面積を大きくする必要がある。あるいは、クロック遅延回路７１の面積を抑えつつ十分な遅延調整範囲を持たせようとすると、調整制度が低下し、センスアンプ３１の受信動作におけるセットアップ時間およびホールド時間を確保できない場合がある。

データ配線４００間の容量性カップリングの影響を抑制するために、データ配線４００の間隔を広げたり、データ配線４００をシールドしたりする対策が考えらえる。しかし、これらの対策では、チップ面積が増大してしまう。

これに対し、図５に示した半導体記憶装置によれば、以下に説明するように、隣接して並行する複数のデータ配線４００を伝搬するデータ信号を正確に取り込むことができる。

図５に示した半導体記憶装置では、データバスＹＩＯを介して入出力回路２２からセンスアンプ３１にデータ信号を送信するときに、制御信号送信回路５０は、第１位相を有する第１クロック信号ＣＬＫ１を第１クロック配線５０１に出力する。このとき、制御信号送信回路５０は、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の先頭を一致させて、第１クロック配線５０１に第１クロック信号ＣＬＫ１を出力する。言い換えると、制御信号送信回路５０は、データイン動作の際に、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の先頭を一致させて、データ信号を受信する受信側の回路であるセンスアンプ３１に第１クロック信号ＣＬＫ１を送信する。

また、制御信号送信回路５０は、第１クロック信号ＣＬＫ１の出力とタイミングを合わせて、第２クロック配線５０２に第２クロック信号ＣＬＫ２を出力し、第３クロック配線５０３に第３クロック信号ＣＬＫ３を出力する。即ち、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３の遷移のタイミングは一致している。

図１２に示すように、制御信号送信回路５０は、第１クロック信号ＣＬＫ１を出力する第１クロックドライバ５１１、第２クロック信号ＣＬＫ２を出力する第２クロックドライバ５１２、第３クロック信号ＣＬＫ３を出力する第３クロックドライバ５１３を含む。以下において、第１クロックドライバ５１１、第２クロックドライバ５１２および第３クロックドライバ５１３のそれぞれを限定しない場合は、クロックドライバ５１０と表記する。第１クロックドライバ５１１、第２クロックドライバ５１２および第３クロックドライバ５１３の信号を出力する駆動力は同等である。更に、クロックドライバ５１０の駆動力は、データバスＹＩＯにデータ信号を出力するデータドライバ（図示略）の駆動力と同等である。

図１３に、第１の実施形態に係る半導体記憶装置の入出力回路２２が出力するデータ信号ＤＡＴＡと、制御信号送信回路５０が出力する第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３のタイミングチャートを示す。時刻ｔ１において、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号ＤＡＴＡの先頭は一致している。

図１３に示すように、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３とは逆相である。このため、第２クロック配線５０２および第３クロック配線５０３と、第１クロック配線５０１との間の容量性カップリングの影響を受けて、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度は遅くなる。クロック配線５００を伝搬する信号の位相の種々の組み合わせの中で、第１クロック信号ＣＬＫ１の位相が第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３の位相と逆相である場合に、第１クロック信号ＣＬＫ１の伝搬速度は最も遅くなる。

クロック配線５００とデータバスＹＩＯのデータ配線４００は等長配線である。そしてクロック配線５００の幅と相互の間隔がデータ配線４００の幅と相互の間隔と同等であるため、データ配線４００の相互間の容量性カップリングとクロック配線の相互間の容量性カップリングの大きさは同等である。また、クロック信号をクロック配線５００に出力するクロックドライバ５１０と、データ信号をデータ配線４００に出力するデータドライバの駆動力は同等である。そして、第１クロック信号ＣＬＫ１の位相と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３の位相は逆相である。このため、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度は、図８を参照して説明したデータ配線４００のデータ信号の最も遅い伝搬速度と同等である。言い換えると、図１４に示すように、時刻ｔｓにおいて、データ信号を受信するセンスアンプ３１では、第１クロック信号ＣＬＫ１の遷移のタイミングと、データ信号の伝搬速度が最も遅いデータ配線４００のデータ信号ＤＡＴＡの先頭が一致する。

センスアンプ３１は、第１クロック信号ＣＬＫ１を受信するクロック遅延回路７１から出力される遅延クロック信号ＣＬＫｄに応答してデータ信号を取り込む。具体的には、センスアンプ３１は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、データ信号を取り込む。クロック遅延回路７１により、遅延クロック信号ＣＬＫｄの遷移するタイミングは、センスアンプ３１におけるデータ信号の有効ウィンドウに対して時間軸に沿って相対的に移動する。

したがって、図１４に示すクロック遅延回路７１によるクロック遅延時間Ｔ１を、センスアンプ３１のセットアップ時間に相当する時間に設定することにより、伝搬速度が最も遅いデータ配線４００についてセットアップ時間を確保できる。その結果、センスアンプ３１は、すべてのデータ配線４００のデータ信号を正確に取り込むことができる。クロック遅延時間Ｔ１は、データ信号を取り込むのに必要なセンスアンプ３１のセットアップ時間の仕様に応じて設定される。言い換えると、データ配線４００におけるデータ信号の伝搬速度のバラつきが半導体記憶装置の設計時に不確定であっても、ワーストケースにおける信号伝搬速度を得ることができ、それを基準としてセンスアンプ３１のセットアップ時間に応じたクロック遅延時間Ｔ１を設定することができる。

以上に説明したように、第１の実施形態に係る半導体記憶装置は、受信側の回路において、クロック信号の遷移のタイミングと伝搬速度が最も遅いデータ信号の先頭を一致させ、かつ、セットアップ時間に相当する時間だけクロック信号を遅延させる。このため、クロック遅延回路７１の遅延調整範囲を大きくすることなく（クロック遅延回路７１の面積を増加させることなく）、複数のデータ信号を受信する受信側の回路でデータ信号の先頭および末尾のバラつきが生じていても、データ信号の受信動作を制御するクロック信号の遷移するタイミングを有効ウィンドウに対して適切に調整できる。したがって、第１の実施形態に係る半導体記憶装置によれば、複数のデータ配線４００から受信したデータ信号の有効ウィンドウの幅Ｗが狭い場合にも、受信側の回路でデータ信号を正確に取り込むことができる。

ところで、データ配線４００の途中にデータ信号を駆動する図１５Ａに示すデータバッファ回路４１０が配置されている場合には、クロック信号を駆動する図１５Ｂに示すクロックバッファ回路６１０がクロック配線５００の途中に配置されることが好ましい。このとき、入出力回路２２からデータバッファ回路４１０までのデータ配線４００の配線長と、制御信号送信回路５０からクロックバッファ回路６１０までのクロック配線５００の配線長を同等にすることが好ましい。また、データバッファ回路４１０とクロックバッファ回路６１０の駆動力を同等にする。これにより、クロック配線５００とデータ配線４００を等長配線に維持し、受信側の回路において、クロック信号の遷移のタイミングと伝搬速度が最も遅いデータ信号の先頭を一致させることができる。

センスアンプ３１に延伸した第２クロック配線５０２および第３クロック配線５０３の端部は、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３の位相や振幅が安定するように適切に終端される。例えば、図１６に示すように第２クロック配線５０２および第３クロック配線５０３の端部は開放端であってもよい。或いは、センスアンプ３１に伝搬した第２クロック信号ＣＬＫ２又は第３クロック信号ＣＬＫ３を、不揮発性メモリ２の動作に流用してもよい。

（第２の実施形態）
本発明の第２の実施形態に係る半導体記憶装置は、図１７に示すように、データマルチプレクサ３１Ｃが、入出力回路２２から送信されたデータ信号を遅延させるデータ遅延回路７２を含む。図１７に示す半導体記憶装置は、センスアンプ３１がクロック遅延回路７１を含まず、データ遅延回路７２を含むことが、第１の実施形態に係る半導体記憶装置と構成が異なる。また、詳細を後述するが、第２の実施形態に係る半導体記憶装置の制御信号送信回路５０は、それぞれが第１位相を有する第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を生成する。そして、制御信号送信回路５０は、データイン動作の際に、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の末尾を一致させて、第１クロック配線５０１に第１クロック信号ＣＬＫ１を出力する。他は、第２の実施形態に係る半導体記憶装置は第１の実施形態と実質的に同様であり、重複した記載を省略する。例えば、データ配線４００とクロック配線５００は等長配線であり、データ配線４００の幅および相互の間隔とクロック配線５００の幅および相互の間隔は同等である。データ配線４００に信号を出力する駆動力と、クロック配線５００に信号を出力する駆動力は同等である。

図１７に示す制御信号送信回路５０は、データバスＹＩＯの複数のデータ配線４００を介して入出力回路２２からセンスアンプ３１にデータ信号を送信するときに、第１位相を有する第１クロック信号ＣＬＫ１を第１クロック配線５０１に出力する。このとき、制御信号送信回路５０は、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の末尾を一致させて、第１クロック信号ＣＬＫ１を出力する。言い換えると、制御信号送信回路５０は、データイン動作の際に、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の末尾を一致させて、データ信号の受信側の回路であるセンスアンプ３１に第１クロック信号ＣＬＫ１を送信する。

制御信号送信回路５０は、第１位相を有する第１クロック信号ＣＬＫ１の出力とタイミングを合わせて、第２クロック配線５０２に第１位相の第２クロック信号ＣＬＫ２を出力し、第３クロック配線５０３に第１位相の第３クロック信号ＣＬＫ３を出力する。即ち、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３の遷移のタイミングは一致している。例えば図１８に示す制御信号送信回路５０は、第１クロック信号ＣＬＫ１を出力する第１クロックドライバ５１１、第２クロック信号ＣＬＫ２を出力する第２クロックドライバ５１２、第３クロック信号ＣＬＫ３を出力する第３クロックドライバ５１３を含む。第１クロックドライバ５１１、第２クロックドライバ５１２および第３クロックドライバ５１３は、同相のクロック信号を同等の駆動力で出力する。

図１９に、第２の実施形態に係る半導体記憶装置の入出力回路２２が出力するデータ信号ＤＡＴＡと、制御信号送信回路５０が出力する第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３のタイミングチャートを示す。時刻ｔ２において、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号ＤＡＴＡの末尾は一致している。

図１９に示すように、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３は、同相である。このため、第１クロック配線５０１と、第２クロック配線５０２および第３クロック配線５０３との間の容量性カップリングの影響を受けて、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度は速くなる。クロック配線５００を伝搬する信号の位相の種々の組み合わせの中で、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３が同相である場合に、第１クロック信号ＣＬＫ１の伝搬速度は最も速くなる。

したがって、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度は、図７を参照して説明したデータ配線４００のデータ信号の最も速い伝搬速度と同等である。言い換えると、図２０に示すように、データ信号を受信するセンスアンプ３１では、時刻ｔｈにおいて、第１クロック信号ＣＬＫ１の遷移のタイミングと、データ信号の伝搬速度が最も速いデータ配線４００のデータ信号の末尾が一致する。

センスアンプ３１は、第１クロック信号ＣＬＫ１に応答して、データ遅延回路７２から出力される遅延データ信号ＤＡＴＡｄを取り込む。データ遅延回路７２は、データバスＹＩＯに含まれる複数のデータ配線４００をそれぞれ伝搬するすべてのデータ信号を遅延させる。このため、センスアンプ３１におけるデータ信号の有効ウィンドウは、幅Ｗを変えずに、第１クロック信号ＣＬＫ１の遷移するタイミングに対して時間軸に沿って相対的に移動する。

したがって、図２０に示すように、データ遅延回路７２によるデータ遅延時間Ｔ２を、センスアンプ３１のホールド時間に相当する時間に設定することにより、伝搬速度が最も速いデータ配線４００についてホールド時間を確保できる。その結果、センスアンプ３１は、すべてのデータ配線４００のデータ信号を正確に取り込むことができる。データ遅延時間Ｔ２は、データ信号を取り込むのに必要なセンスアンプ３１のホールド時間の仕様に応じて設定される。言い換えると、データ配線４００におけるデータ信号の伝搬速度のバラつきが半導体記憶装置の設計時に不確定であっても、センスアンプ３１のホールド時間に応じてデータ遅延時間Ｔ２を設定することができる。

以上に説明したように、第２の実施形態に係る半導体記憶装置は、受信側の回路において、クロック信号の遷移のタイミングと伝搬速度が最も速いデータ信号の末尾を一致させ、かつ、ホールド時間に相当する時間だけデータ信号を遅延させる。このため、複数のデータ信号を受信する受信側の回路でデータ信号の先頭および末尾のバラつきが生じていても、データ信号の受信動作を制御するクロック信号の遷移するタイミングを有効ウィンドウに対して適切に調整できる。したがって、第２の実施形態に係る半導体記憶装置によれば、複数のデータ配線４００から受信したデータ信号の有効ウィンドウの幅が狭い場合にも、受信側の回路でデータ信号を正確に取り込むことができる。他は、第２の実施形態は第１の実施形態と実質的に同様であり、重複した記載を省略する。

（第３の実施形態）
上記の第１の実施形態では、隣接データ配線との容量性カップリングの影響によるデータ信号の伝搬速度の変化が考慮されている。しかし、隣接データ配線の更に外側のデータ配線４００（以下、「外側データ配線」とも称する。）との容量性カップリングが、データ配線４００でのデータ信号の伝搬速度に影響することが考えられる。図２１に、外側データ配線の例として、隣接データ配線である第２データ配線４０２の外側に配置された第４データ配線４０４と、隣接データ配線である第３データ配線４０３の外側に配置された第５データ配線４０５を示す。以下で、第４データ配線４０４を伝搬するデータ信号を第４データ信号Ｄ４、第５データ配線４０５を伝搬するデータ信号を第５データ信号Ｄ５とする。

図２２に示すように、データ配線４００を伝搬する第１データ信号Ｄ１と、隣接データ配線を伝搬する第２データ信号Ｄ２と第３データ信号Ｄ３、および外側データ配線を伝搬する第４データ信号Ｄ４と第５データ信号Ｄ５とが、逆相である場合がある。図２２に示す状態では、第１データ信号Ｄ１の伝搬速度は、隣接データ配線との容量性カップリングの影響のみがある場合よりも更に遅くなる。

第３の実施形態に係る半導体記憶装置は、以下に説明するように、隣接データ配線との容量性カップリングの影響に加えて、外側データ配線との容量性カップリングの影響を考慮して駆動力が設定されたクロックドライバ５１０を有する。

第３の実施形態に係る半導体記憶装置の図２３に示す制御信号送信回路５０は、第１クロックドライバ５１１の駆動力（以下、「第１の駆動力」）よりも、第２クロックドライバ５１２と第３クロックドライバ５１３の駆動力（以下、「第２の駆動力」）が大きい。その他の構成は、第３の実施形態に係る半導体記憶装置は、図５に示した第１の実施形態と同様である。例えば、データマルチプレクサ３１Ｃが、第１クロック配線５０１を伝搬した第１クロック信号ＣＬＫ１を遅延させるクロック遅延回路７１を含む。

例えば、第２クロックドライバ５１２と第３クロックドライバ５１３のクロック信号を出力する出力トランジスタのサイズを、第１クロックドライバ５１１の出力トランジスタのサイズよりも大きくする。これにより、第２クロックドライバ５１２と第３クロックドライバ５１３の出力トランジスタを流れる駆動電流を、第１クロックドライバ５１１の出力トランジスタを流れる駆動電流よりも大きくする。

第２クロックドライバ５１２と第３クロックドライバ５１３の駆動力を大きくすることにより、第２クロック信号ＣＬＫ２と第３クロック信号ＣＬＫ３の立ち上がりおよび立ち下りが急峻になる。その結果、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度の変化が大きくなる。

第１の駆動力と第２の駆動力の差は、データ信号の伝搬速度に対する、隣接データ配線との容量性カップリングの影響と、隣接データ配線と外側データ配線の両方の容量性カップリングの影響との差を考慮して設定される。即ち、第１の駆動力と第２の駆動力の差による第１クロック信号ＣＬＫ１の伝搬速度の変化が、外側データ配線との容量性カップリングが更に加わったことに起因するデータ信号の伝搬速度の変化と同等になるように、第２の駆動力が設定される。

第３の実施形態に係る半導体記憶装置では、図２４に示すように、時刻ｔ１において、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号ＤＡＴＡの先頭を一致させる。そして、第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を逆相にする。これにより、第１クロックドライバ５１１、第２クロックドライバ５１２および第３クロックドライバ５１３の駆動力が同等の場合よりも、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度が更に遅くなる。第１の駆動力と第２の駆動力の差を適切に設定することにより、データ信号を受信するセンスアンプ３１において、第１クロック信号ＣＬＫ１の遷移のタイミングと、データ信号の伝搬速度が最も遅いデータ配線４００のデータ信号の先頭を一致させることができる。そして、図１４を参照して説明したように、クロック遅延回路７１によるクロック遅延時間Ｔ１を、センスアンプ３１のセットアップ時間に相当する時間に設定する。これにより、隣接データ配線と外側データ配線の両方の容量性カップリングの影響によりデータ信号の伝搬速度が遅くなった場合に、データ信号の伝搬速度が最も遅いデータ配線４００についてセットアップ時間を確保できる。その結果、センスアンプ３１は、すべてのデータ配線４００のデータ信号を正確に取り込むことができる。

以上に説明したように、第３の実施形態に係る半導体記憶装置では、第１クロックドライバ５１１の駆動力よりも、第２クロックドライバ５１２と第３クロックドライバ５１３の駆動力が大きい。そして、第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を逆相にする。これにより、第３の実施形態に係る半導体記憶装置によれば、隣接するデータ配線に加えてその外側のデータ配線との容量性カップリングの影響によりデータ信号の伝搬速度にバラつきが生じても、受信側の回路でデータ信号を正確に取り込むことができる。他は、第３の実施形態は、第１の実施形態と実質的に同様であり、重複した記載を省略する。例えば、データ配線４００とクロック配線５００は等長配線であり、データ配線４００の幅および相互の間隔と、クロック配線５００の幅および相互の間隔は同等である。

（第４の実施形態）
上記の第２の実施形態では、隣接データ配線との容量性カップリングの影響によるデータ信号の伝搬速度の変化が考慮されている。しかし、外側データ配線との容量性カップリングが、データ配線４００でのデータ信号の伝搬速度に影響することが考えられる。例えば、図２５に示すように、第１データ信号Ｄ１と、第２データ信号Ｄ２、第３データ信号Ｄ３、第４データ信号Ｄ４および第５データ信号Ｄ５が、同相である場合がある。図２５に示す状態では、第１データ信号Ｄ１の伝搬速度は、隣接データ配線との容量性カップリングの影響のみがある場合よりも更に速くなる。

第４の実施形態に係る半導体記憶装置は、隣接データ配線との容量性カップリングの影響に加えて、外側データ配線との容量性カップリングの影響を考慮して駆動力が設定されたクロックドライバ５１０を有する。

第４の実施形態に係る半導体記憶装置の図２６に示す制御信号送信回路５０は、第１クロックドライバ５１１の第１の駆動力よりも、第２クロックドライバ５１２と第３クロックドライバ５１３の第２の駆動力が大きい。例えば、第２クロックドライバ５１２と第３クロックドライバ５１３のクロック信号を出力する出力トランジスタのサイズは、第１クロックドライバ５１１の出力トランジスタのサイズよりも大きくする。その他の構成は、図１７に示す第２の実施形態と同様である。例えば、データマルチプレクサ３１Ｃが、入出力回路２２から送信されたデータ信号を遅延させるデータ遅延回路７２を含む。

図２７に示すように、時刻ｔ２において、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号ＤＡＴＡの末尾を一致させる。そして、第１クロック信号ＣＬＫ１に対して、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を同相にする。これにより、第１クロックドライバ５１１、第２クロックドライバ５１２および第３クロックドライバ５１３の駆動力が同等の場合よりも、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度が更に速くなる。第１の駆動力と第２の駆動力の差を適切に設定することにより、データ信号を受信するセンスアンプ３１において、第１クロック信号ＣＬＫ１の遷移のタイミングと、データ信号の伝搬速度が最も速いデータ配線４００のデータ信号の末尾を一致させることができる。そして、図２０を参照して説明したように、データ遅延回路７２によるデータ遅延時間Ｔ２を、センスアンプ３１のホールド時間に相当する時間に設定する。これにより、隣接データ配線と外側データ配線の両方の容量性カップリングの影響によりデータ信号の伝搬速度が速くなった場合にも、データ信号の伝搬速度が最も速いデータ配線４００についてホールド時間を確保できる。その結果、センスアンプ３１は、すべてのデータ配線４００のデータ信号を正確に取り込むことができる。

以上に説明したように、第４の実施形態に係る半導体記憶装置では、第１クロックドライバ５１１の駆動力よりも、第２クロックドライバ５１２と第３クロックドライバ５１３の駆動力が大きい。そして、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を同相にする。これにより、第４の実施形態に係る半導体記憶装置によれば、隣接するデータ配線に加えてその外側のデータ配線との容量性カップリングの影響によりデータ信号の伝搬速度にバラつきが生じても、受信側の回路でデータ信号を正確に取り込むことができる。他は、第４の実施形態は、第２の実施形態と実質的に同様であり、重複した記載を省略する。例えば、データ配線４００とクロック配線５００は等長配線であり、データ配線４００の幅および相互の間隔と、クロック配線５００の幅および相互の間隔は同等である。

（その他の実施形態）
第３および第４の実施形態では、隣接データ配線と外側データ配線による影響を考慮するために、第１クロックドライバ５１１の駆動力よりも第２クロックドライバ５１２と第３クロックドライバ５１３の駆動力が大きい半導体記憶装置を説明した。しかし、第１クロック配線５０１と容量性カップリングするクロック配線を増やして、第１クロック配線５０１を伝搬する第１クロック信号ＣＬＫ１の伝搬速度を調整してもよい。即ち、図２８および図２９に示すように、第１クロック配線５０１から見て、第２クロック配線５０２の外側に第４クロック配線５０４を配置し、第３クロック配線５０３の外側に第５クロック配線５０５を配置してもよい。制御信号送信回路５０は、同等の駆動力を有する第１クロックドライバ５１１～第５クロックドライバ５１５を含む。

図２８に示した実施形態では、第１クロックドライバ５１１が、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の先頭を一致させて、第１クロック配線５０１に第１クロック信号ＣＬＫ１を出力する。そして、第２クロックドライバ５１２～第５クロックドライバ５１５が、第１クロック信号ＣＬＫ１と逆相の第２クロック信号ＣＬＫ２～第５クロック信号ＣＬＫ５を第２クロック配線５０２～第５クロック配線５０５にそれぞれ出力する。このため、第１クロック信号ＣＬＫ１の伝搬速度を遅くして、センスアンプ３１において、第１クロック信号ＣＬＫ１の遷移のタイミングと伝搬速度が最も遅いデータ信号の先頭が一致する。そして、クロック遅延回路７１によるクロック遅延時間Ｔ１を、センスアンプ３１のセットアップ時間に相当する時間に設定する。その結果、隣接データ配線と外側データ配線との容量性カップリングの影響によりデータ信号の伝搬速度にバラつきが生じても、センスアンプ３１でデータ信号を正確に取り込むことができる。

図２９に示した実施形態では、第１クロックドライバ５１１が、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の末尾を一致させて、第１クロック配線５０１に第１クロック信号ＣＬＫ１を出力する。そして、第２クロックドライバ５１２～第５クロックドライバ５１５が、第１クロック信号ＣＬＫ１と同相の第２クロック信号ＣＬＫ２～第５クロック信号ＣＬＫ５を第２クロック配線５０２～第５クロック配線５０５にそれぞれ出力する。このため、第１クロック信号ＣＬＫ１の伝搬速度を速くして、センスアンプ３１において、第１クロック信号ＣＬＫ１の遷移のタイミングと伝搬速度が最も速いデータ信号の末尾が一致する。そして、データ遅延回路７２によるデータ遅延時間Ｔ２を、センスアンプ３１のホールド時間に相当する時間に設定する。その結果、隣接データ配線と外側データ配線との容量性カップリングの影響によりデータ信号の伝搬速度にバラつきが生じても、センスアンプ３１でデータ信号を正確に取り込むことができる。

なお、図２８および図２９では、第１クロック配線５０１に沿って配置するクロック配線の本数が、第２クロック配線５０２～第５クロック配線５０５の４本である場合を例示的に説明した。しかし、データ配線でのデータ信号の伝搬速度に影響する容量性カップリングの容量値に合わせて、第１クロック配線５０１に沿って配置するクロック配線の本数を設定してもよい。

また、上記では、データバスＹＩＯを伝搬する信号データをセンスアンプ３１が受信するデータイン動作の場合を例示的に説明した。しかし、センスアンプ３１がデータバスＹＩＯに出力したデータ信号を入出力回路２２が受信するデータアウト動作の場合にも、本発明の実施形態は適用可能である。例えば、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を逆相にし、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の先頭を一致させる。そして、入出力回路２２に配置したクロック遅延回路７１により第１クロック信号ＣＬＫ１を遅延させる。これにより、伝搬速度が最も遅いデータ信号について入出力回路２２のセットアップ時間を確保できる。その結果、入出力回路２２でデータ信号を正確に取り込むことができる。また、第１クロック信号ＣＬＫ１と、第２クロック信号ＣＬＫ２および第３クロック信号ＣＬＫ３を同相にし、第１クロック信号ＣＬＫ１の遷移のタイミングとデータ信号の末尾を一致させる。そして、入出力回路２２において受信したデータ信号を、入出力回路２２に配置したデータ遅延回路７２により遅延させる。これにより、伝搬速度が最も速いデータ信号について入出力回路２２のホールド時間を確保できる。その結果、入出力回路２２でデータ信号を正確に取り込むことができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリコントローラ
２…不揮発性メモリ
２１…メモリセルアレイ
２２…入出力回路
３１…センスアンプ
５０…制御信号送信回路
７１…クロック遅延回路
７２…データ遅延回路
５０１…第１クロック配線
５０２…第２クロック配線
５０３…第３クロック配線
ＣＬＫ１…第１クロック信号
ＣＬＫ２…第２クロック信号
ＣＬＫ３…第３クロック信号
ＹＩＯ…データバス

Claims

複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
入出力回路と、
制御信号送信回路と、
前記入出力回路と前記センスアンプとの間に接続された複数のデータ配線と、
前記制御信号送信回路に接続された第１クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の一方の側面に配置されて前記第１クロック配線に沿って延伸する第２クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の他方の側面に配置されて前記第１クロック配線に沿って延伸する第３クロック配線と
を備え、
前記入出力回路と前記センスアンプとの間で前記複数のデータ配線を介してデータ信号を送受信するときに、前記制御信号送信回路は、
第１位相を有する第１クロック信号を、前記第１クロック信号の遷移のタイミングと前記データ信号の先頭を一致させて、前記データ信号を受信する受信側の回路に前記第１クロック配線を介して送信し、
前記第２クロック配線に、前記第１クロック信号とは逆相の第２位相を有する第２クロック信号を出力し、
前記第３クロック配線に、前記第２位相を有する第３クロック信号を出力し、
前記受信側の回路は、
前記第１クロック信号を遅延させるクロック遅延回路を有し、
前記クロック遅延回路から出力される遅延クロック信号に応答して前記データ信号を取り込む、
半導体記憶装置。
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
入出力回路と、
制御信号送信回路と、
前記入出力回路と前記センスアンプとの間に接続された複数のデータ配線と、
前記制御信号送信回路に接続された第１クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の一方の側面に配置されて前記第１クロック配線に沿って延伸する第２クロック配線と、
前記制御信号送信回路に接続され、前記第１クロック配線の他方の側面に配置されて前記第１クロック配線に沿って延伸する第３クロック配線と
を備え、
前記入出力回路と前記センスアンプとの間で前記複数のデータ配線を介してデータ信号を送受信するときに、前記制御信号送信回路は、
第１位相を有する第１クロック信号を、前記第１クロック信号の遷移のタイミングと前記データ信号の末尾を一致させて、前記データ信号を受信する受信側の回路に前記第１クロック配線を介して送信し、
前記第２クロック配線に、前記第１位相を有する第２クロック信号を出力し、
前記第３クロック配線に、前記第１位相を有する第３クロック信号を出力し、
前記受信側の回路は、
前記複数のデータ配線を伝搬する前記データ信号を遅延させるデータ遅延回路を含み、
前記データ遅延回路から出力される遅延データ信号を、前記第１クロック信号に応答して取り込む、
半導体記憶装置。
前記複数のデータ配線は、データ配線の間隔が第１配線間隔であり、前記データ配線のそれぞれが第１配線長を有し、
前記第１クロック配線、前記第２クロック配線および前記第３クロック配線は、それぞれ前記第１配線長を有し、
前記第１クロック配線と前記第２クロック配線の間隔、および、前記第１クロック配線と前記第３クロック配線の間隔は、前記第１配線間隔である、
請求項１又は２に記載の半導体記憶装置。
前記制御信号送信回路は、
前記第１クロック配線に前記第１クロック信号を出力する第１クロックドライバと、
前記第２クロック配線に前記第２クロック信号を出力する第２クロックドライバと、
前記第３クロック配線に前記第３クロック信号を出力する第３クロックドライバと
を備え、
前記第１クロックドライバの前記第１クロック信号を出力する駆動力は、前記複数のデータ配線に前記データ信号を出力する駆動力と同等である、請求項１又は２に記載の半導体記憶装置。
前記第２クロックドライバの前記第２クロック信号を出力する駆動力および前記第３クロックドライバの前記第３クロック信号を出力する駆動力が、前記第１クロックドライバの前記第１クロック信号を出力する駆動力よりも大きい、請求項４に記載の半導体記憶装置。