TWI637388B - 記憶體系統、記憶體模組以及記憶體模組的控制方法 - Google Patents

記憶體系統、記憶體模組以及記憶體模組的控制方法 Download PDF

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Abstract

記憶體系統包括記憶體控制器，以及記憶體模組，其中，該記憶體控制器用於至少產生第一時鐘信號和反向第一時鐘信號；該記憶體模組用於從該記憶體控制至少接收該第一時鐘信號和該反向第一時鐘信號；此外，該記憶體模組包括第一終端模組，該第一時鐘信號通過該第一終端模組與該反向第一時鐘信號耦接。

Description

記憶體系統、記憶體模組以及記憶體模組的控制方法
本發明涉及記憶體控制領域，尤其涉及一種記憶體系統、記憶體模組以及記憶體模組的控制方法。
傳統的動態隨機訪問記憶體(Dynamic Random Access Memory，DRAM)模組通常包括終端電阻(on-die termination)，該終端電阻用於信號線的阻抗匹配，並降低信號失真。傳統的終端電阻通常耦接至參考電壓，例如接地電壓。但是，這樣的設計不能使信號品質最優。
本發明提供記憶體系統、記憶體模組以及記憶體模組的控制方法。可提高信號的完整性。
本發明提供的一種記憶體系統，可包括：記憶體控制器，用於至少產生第一時鐘信號和反向第一時鐘信號；以及記憶體模組，耦接於該記憶體控制器，用於從該記憶體控制至少接收該第一時鐘信號和該反向第一時鐘信號；其中，該記憶體模組包括第一終端模組，該 第一時鐘信號通過該第一終端模組與該反向第一時鐘信號耦接。
本發明提供的一種記憶體模組，可包括：記憶體介面電路，用於從記憶體控制器至少接收第一時鐘信號和反向第一時鐘信號；以及第一終端模組，耦接於該記憶體介面電路；其中，該第一時鐘信號通過該第一終端模組耦接於該反向第一時鐘信號。
本發明提供的一種記憶體模組的控制方法，可應用與本發明的記憶體模組及記憶體系統中，該控制方法可包括：從記憶體控制器接收時鐘信號和反向時鐘信號；以及在該記憶體模組內，通過該終端模組耦接該時鐘信號和該反向時鐘信號。
由上可知，在本發明的技術方案中，通過終端模組使時鐘信號和反向時鐘信號可在晶片上建立耦接。因此，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。
100‧‧‧記憶體系統
110‧‧‧記憶體控制器
120‧‧‧記憶體模組
122‧‧‧記憶體介面電路
124‧‧‧控制電路
126‧‧‧記憶體陣列
VDD‧‧‧電源電壓
DQ‧‧‧資料信號
WCK‧‧‧寫時鐘信號
WCKB‧‧‧反向寫時鐘信號
CMD‧‧‧命令信號
CLK‧‧‧時鐘信號
CLKB‧‧‧反向時鐘信號
201，202，203，204‧‧‧驅動器
210_1，210_2，210_3，210_4‧‧‧通道
N1，N2，N3，N4‧‧‧襯墊
ODT1，ODT2，ODT3，ODT4‧‧‧終端電阻
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中：第1圖根據本發明的一個實施例示出記憶體系統100。
第2圖根據本發明的一個實施例示出記憶體系統100的終端電阻的設計方案。
第3圖根據本發明的另一個實施例示出記憶體系統100的終端電阻的設計方案。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以是與電腦相關的實體，其中，該電腦可以是硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
請參考第1圖，其根據本發明的一個實施例示出記憶體系統100。如第1圖所示，記憶體系統100包括記憶體控制器110和由電源電壓VDD供電的記憶體模組120，其中，記憶體模組120包括記憶體介面電路122、控制電路124以及記憶體陣列126。在本實施例中，記憶體控制器110和記憶體模組120通過複數個耦接線互連，該複數個耦接線用於傳輸複數個雙向(bi-directional)資料信號DQ、寫時鐘信號WCK、反向寫時鐘信號WCKB、複數個命令信號CMD、時鐘信號CLK以及反向時鐘信號CKB。在一個實施例中，記憶體系統100為易失性記憶體系統，例如，DRAM系統，記憶體控制器110為DRAM記憶體控制器，而記憶體模組120為DRAM記憶體模組。
當記憶體系統100為DRAM系統，該複數個命令信號至少包 括列位址選通(row address strobe)、行地址選通(column address strobe)以及寫使能信號。此外，寫時鐘信號WCK和反向寫時鐘信號WCKB用於將資料信號DQ鎖存至記憶體模組120，時鐘信號CLK和反向時鐘信號CLKB用於將命令信號CMD鎖存至記憶體模組120，且寫時鐘信號WCK的頻率大於或等於時鐘信號CLK的頻率。例如，記憶體120可使用寫時鐘信號WCK和反向寫時鐘信號WCKB對該資料信號DQ進行採樣和存儲，以供後續的信號處理。記憶體模組120可使用時鐘信號CLK和反向時鐘信號CLKB對該命令信號CMD進行採樣和存儲，以供後續的信號處理。
在記憶體系統100的操作中，記憶體控制器110用於從主機或處理器接收請求，並將資料信號DQ、寫時鐘信號WCK、反向寫時鐘信號WCKB、複數個命令信號CMD、時鐘信號CLK以及反向時鐘信號CKB中的一部分傳輸至記憶體模組120用於訪問記憶體模組120。此外，記憶體控制110可包括相關的電路，例如，位址解碼器、處理電路、讀/寫緩衝器、控制邏輯和仲裁器等，用於執行相應的操作。記憶體介面電路122包括複數個針腳(或襯墊)以及相關的接收電路。記憶體介面電路122用於從記憶體控制器110接收資料信號DQ、寫時鐘信號WCK、反向寫時鐘信號WCKB、複數個命令信號CMD、時鐘信號CLK以及反向時鐘信號CKB，並選擇性地輸出該接收的信號給控制電路124。控制電路124可包括讀/寫控制器、列解碼器和行解碼器。控制電路124用於從記憶體介面電路122接收信號以訪問記憶體陣行126。
由於本發明實施例主要關注終端電阻的耦接，因此，本發明將省略其他組件的詳細的描述。
請參考第2圖，其根據本發明的一個實施例示出記憶體系統 100的終端電阻的設計方案。如第2圖所示，記憶體模組120包括兩個終端電阻ODT1和ODT2，且終端電阻ODT1和ODT2彼此相連以允許寫時鐘信號WCK和反向寫時鐘信號WCKB在晶片上互連。終端電阻ODT1和ODT2可由金屬氧化物半導體、金屬線、多晶矽中的任意一種實現，或者，ODT1和ODT2為任意的阻抗可調的電阻器。終端電阻ODT1和ODT2不與任意的偏置電壓耦接，例如，接地電壓或電源電壓。具體而言，當寫時鐘信號WCK為高電壓電平，反向寫時鐘信號WCKB為低電壓電平，電流流經驅動器201、通道210_1、襯墊N1、終端電阻ODT1和ODT2、襯墊N2以及通道210_2後到達驅動器202；而當寫時鐘信號WCK為低電壓電平，反向寫時鐘信號WCKB為高電壓電平，電流流經驅動器202、通道210_2、襯墊N2、終端電阻ODT1和ODT2、襯墊N1以及通道210_1後到達驅動器201。在本實施例中，通道210_1和210_2可為封裝或印刷電路板上的傳輸線。
第2圖中示出的終端電阻的數量僅用於描述的目地，並不是對本發明的限定。只需要記憶體120包括終端模組(該終端模組包括至少一個終端電阻)用於使寫時鐘信號WCK與反向寫時鐘信號WCKB建立耦接即可。實踐中，記憶體模組120中的終端電阻的數量可由設計需要確定。
如第2圖所示，通過使用終端電阻，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。
第2圖示出記憶體模組120包括兩個終端電阻ODT1和ODT2用於耦接寫時鐘信號WCK和反向寫時鐘信號WCKB。在另一個實施例中，記憶體晶片120可進一步包括其他終端電阻用於耦接時鐘信號CLK和反向時鐘信號CLKB。請參考第3圖，記憶體模組120進一步包括終端 電阻ODT3和ODT4，終端電阻ODT3和ODT4彼此相連以允許時鐘信號CLK和反向寫時鐘信號CLKB互連。在本實施例中，終端電阻可由金屬氧化物半導體、金屬線、多晶矽中的任意一種實現，或者，ODT3和ODT3為任意的阻抗可調的電阻器。且終端電阻ODT3和ODT4不與任意的偏置電壓耦接，例如，接地電壓或電源電壓。具體而言，當時鐘信號CLK為高電壓電平，反向時鐘信號CLKB為低電壓電平，電流流經驅動器203、通道210_3、襯墊N3、終端電阻ODT3和ODT4、襯墊N4以及通道210_4後到達驅動器204；而當時鐘信號CLK為低電壓電平，反向時鐘信號CLKB為高電壓電平，電流流經驅動器204、通道210_4、襯墊N4、終端電阻ODT3和ODT4、襯墊N3以及通道210_3後到達驅動器203。在本實施例中，通道210_3和210_4可為封裝或印刷電路板上的傳輸線。
此外，第3圖中示出的終端電阻的數量僅用於描述的目地，並不是對本發明的限定。只需要記憶體120包括終端模組(該終端模組包括至少一個終端電阻)用於使時鐘信號CLK與反向時鐘信號CLKB建立耦接即可。實踐中，記憶體模組120中的終端電阻的數量可由設計需要確定。
簡言之，在本發明的終端電阻結構中，允許時鐘信號和反向時鐘信號在晶片上建立耦接。因此，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。
申請專利範圍書中用以修飾元件的“第一”、“第二”等序數詞的使用本身未暗示任何優先權、優先次序、各元件之間的先後次序、或所執行方法的時間次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)的不同元件。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的 是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

Claims (16)

  1. 一種記憶體系統，包括：記憶體控制器，用於至少產生第一時鐘信號和反向第一時鐘信號；以及記憶體模組，耦接於該記憶體控制器，用於從該記憶體控制器至少接收該第一時鐘信號和該反向第一時鐘信號；其中，該記憶體模組包括第一終端模組，該第一時鐘信號通過該第一終端模組與該反向第一時鐘信號耦接；該第一終端模組包括：第一終端電阻和第二終端電阻；其中，該第一終端電阻的第一節點用於接收該第一時鐘信號；其中，該第二終端電阻的第一節點用於接收該反向第一時鐘信號；其中，該第一終端電阻的第二節點直接耦接於該第二終端電阻的第二節點。
  2. 如申請專利範圍第1項的記憶體系統，該記憶體模組通過兩個襯墊分別接收該第一時鐘信號和該反向第一時鐘信號，且在該記憶體模組內部，該第一終端模組包括位於該兩個襯墊之間的電流路徑。
  3. 如申請專利範圍第1項的記憶體系統，包括動態隨機訪問記憶體系統。
  4. 如申請專利範圍第3項的記憶體系統，該第一時鐘信號用於在該記憶體模組中鎖存資料信號。
  5. 如申請專利範圍第3項的記憶體系統，該第一時鐘信號用於在該記憶體模組中鎖存命令信號。
  6. 如申請專利範圍第1項的記憶體系統，該記憶體控制器還用於產生第二時鐘信號和反向第二時鐘信號；該記憶體模組還用於從該記憶體控制器接收該第二時鐘信號和該反向第二 時鐘信號；該記憶體模組還包括第二終端模組；其中，該第二時鐘信號通過該第二終端模組耦接於該反向第二時鐘信號。
  7. 如申請專利範圍第6項的記憶體系統，包括動態隨機訪問記憶體系統。
  8. 如申請專利範圍第7項的記憶體系統，該第一時鐘信號用於在該記憶體模組中鎖存資料信號，該第二時鐘信號用於在該記憶體模組中鎖存命令信號。
  9. 一種記憶體模組，包括：記憶體介面電路，用於從記憶體控制器至少接收第一時鐘信號和反向第一時鐘信號；以及第一終端模組，耦接於該記憶體介面電路；其中，該第一時鐘信號通過該第一終端模組耦接於該反向第一時鐘信號；該第一終端模組包括：第一終端電阻和第二終端電阻；其中，該第一終端電阻的第一節點用於接收該第一時鐘信號；其中，該第二終端電阻的第一節點用於接收該反向第一時鐘信號；其中，該第一終端電阻的第二節點直接耦接於該第二終端電阻的第二節點。
  10. 如申請專利範圍第9項的記憶體模組，該記憶體介面電路包括兩個襯墊用於分別接收該第一時鐘信號和該反向第一時鐘信號，且該第一終端模組在該兩個襯墊之間建立電流路徑。
  11. 如申請專利範圍第9項的記憶體模組，該記憶體介面電路還從該記憶體控制器接收第二時鐘信號和反向第二時鐘信號，該記憶體模組還包括第二終端模組； 其中，該第二時鐘信號通過該第二終端模組耦接於該反向第二時鐘信號。
  12. 如申請專利範圍第11項的記憶體模組，包括動態隨機訪問記憶體模組。
  13. 如申請專利範圍第12項的記憶體模組，該第一時鐘信號用於在該記憶體模組中鎖存資料信號，該第二時鐘信號用於在該記憶體模組中鎖存命令信號。
  14. 一種記憶體模組的控制方法，其中，該記憶體模組包括第一終端模組，該控制方法包括：從記憶體控制器接收第一時鐘信號和反向第一時鐘信號；以及在該記憶體模組內，通過該第一終端模組耦接該第一時鐘信號和該反向第一時鐘信號；該第一終端模組包括第一終端電阻和第二終端電阻，該第一終端電阻的第一節點用於接收該第一時鐘信號，該第二終端電阻的第一節點用於接收該反向第一時鐘信號；該通過該第一終端模組耦接該時鐘信號和該第一反向時鐘信號的步驟，包括：將該第二終端電阻的第二節點直接耦接至該第一終端電阻的第二節點。
  15. 如申請專利範圍第14項的方法，該記憶體模組通過兩個襯墊分別接收該第一時鐘信號和該第一反向時鐘信號；該通過該第一終端模組耦接該第一時鐘信號和該第一反向時鐘信號的步驟，包括：通過該第一終端模組耦接該第一時鐘信號和該第一反向時鐘信號來在該兩個襯墊之間建立電流路徑。
  16. 如申請專利範圍第14項的方法，該記憶體模組包括動態隨機訪問記憶體模組。
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