KR101959929B1 - 메모리 시스템과 관련 메모리 모듈의 터미네이션 토폴로지 및 제어 방법 - Google Patents

메모리 시스템과 관련 메모리 모듈의 터미네이션 토폴로지 및 제어 방법 Download PDF

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Abstract

메모리 시스템은 메모리 제어기와 메모리 모듈을 포함하고, 상기 메모리 제어기는 적어도 제1 클락 신호와, 반전 제1 클락 신호를 생성하도록 구성되고, 상기 메모리 모듈은 상기 메모리 제어기로부터 적어도 상기 제1 클락 신호와 반전 제1 클락 신호를 수신하도록 구성된다. 또한, 상기 메모리 모듈은 제1 터미네이션 모듈을 포함하고, 상기 제1 클락 신호는 상기 제1 터미네이션 모듈을 통해 상기 반전 제1 클락 신호에 결합된다.

Description

메모리 시스템과 관련 메모리 모듈의 터미네이션 토폴로지 및 제어 방법{TERMINATION TOPOLOGY OF MEMORY SYSTEM AND ASSOCIATED MEMORY MODULE AND CONTROL METHOD}
본 특허 출원은 2016년 2월 22일자로 출원된 미국 가출원 번호 No. 62/298,005의 우선권을 주장하는 바이며, 상기 문헌의 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
종래의 동적 랜덤 액세스 메모리(dynamic random access, DRAM) 모듈은 일반적으로 신호 라인들의 임피던스 정합을 위한 온-다이 터미네이션(on-die termination)을 포함하고, 온-다이 터미네이션을 이용하여 신호 왜곡을 감소시킬 수 있다. 종래의 온-다이 터미네이션은 일반적으로 접지(ground) 전압과 같은 기준 전압에 연결되지만, 이 설계는 신호 품질을 최적화할 수 없다.
따라서, 본 발명의 목적은 전술한 문제점을 해결하기 위해, 신호 품질을 더 향상시킬 수 있는 온-다이 터미네이션 토폴로지를 제공하는 것이다.
본 발명의 일 실시 예에 따르면, 메모리 시스템은 메모리 제어기와 메모리 모듈을 포함하고, 상기 메모리 제어기는 적어도 제1 클락 신호와, 반전(inverted) 제1 클락 신호를 생성하도록 구성되고(arranged for), 상기 메모리 모듈은 상기 메모리 제어기로부터 적어도 상기 제1 클락 신호와 반전 제1 클락 신호를 수신하도록 구성된다. 또한, 상기 메모리 모듈은 제1 터미네이션(termination) 모듈을 포함하고, 상기 제1 클락 신호는 상기 제1 터미네이션 모듈을 통해 상기 반전 제1 클락 신호에 결합된다.
본 발명의 다른 실시 예에 따르면, 메모리 모듈은 메모리 인터페이스 회로와 제1 터미네이션 모듈을 포함하고, 상기 메모리 인터페이스 회로는 메모리 제어기로부터 적어도 제1 클락 신호와 반전 제1 클락 신호를 수신하도록 구성되며, 상기 제1 클락 신호는 상기 제1 터미네이션 모듈을 통해 상기 반전 제1 클락 신호에 결합된다.
본 발명의 다른 실시 예에 따르면, 터미네이션 모듈을 포함하는 메모리 모듈의 제어 방법은, 메모리 제어기로부터 클락 신호와 반전 클락 신호를 수신하는 단계; 및 상기 클락 신호를 상기 메모리 모듈 내의 상기 터미네이션 모듈을 통해 상기 반전 클락 신호에 결합시키는 단계를 포함한다.
본 발명의 이러한 목적 및 다른 목적은 다양한 그림 및 도면에 도시된 바람직한 실시 예에 대한 다음의 상세한 설명을 읽은 후에 당업자에게 명백해질 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타내는 도면이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 시스템의 온-다이 터미네이션(on-die termination) 설계(design)를 나타내는 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 메모리 시스템의 온-다이 터미네이션 설계를 나타내는 도면이다.
특정한 용어(terms)가 특정 시스템 구성 요소(components)를 지칭하기 위해 다음의 설명 및 청구 범위 전반에 걸쳐 사용된다. 당업자라면 알 수 있듯이, 제조업자는 상이한 이름으로 부품을 언급할 수 있다. 본 문서는 이름은 다르지만 기능이 다른 구성 요소를 구별하지는 않는다. 다음의 논의(discussion) 및 청구항에서, "가지는(including)" 및 "포함하는(comprising)"이라는 용어는 제한이 없는 방식(open-ended fashion)으로 사용되며, 따라서 "포함하지만 이에 한정되는 것은 아니다"를 의미하는 것으로 해석되어야 한다. "결합(couple)" 및 "결합들(couples)"은 간접 또는 직접적인 전기 연결(connection)을 의미하기 위한 것이다. 따라서, 제1 장치가 제2 장치에 결합되면, 그 연결은 직접적인 전기 연결을 통해 또는 다른 장치 및 연결을 통한 간접적인 전기 연결을 통해 이루어질 수 있다.
도 1을 참조하면, 도 1은 본 발명의 일 실시 예에 따른 메모리 시스템(100)을 나타내는 도면이다. 도 1에 도시된 바와 같이, 메모리 시스템(100)은 전원 전압(supply voltage) VDD에 의해 공급되는 메모리 제어기(110) 및 메모리 모듈(120)을 포함하며, 메모리 모듈(120)은 메모리 인터페이스 회로(122), 제어 회로(124) 및 메모리 어레이(126)를 포함한다. 본 실시 예에서, 메모리 제어기(110)와 메모리 모듈(120)은 복수의 연결 라인(connection line)을 통해 접속되고, 연결 라인은 복수의 양방향 데이터 신호(DQ), 기록 클락 신호(write clock signal, WCK), 반전 기록 클락 신호(WCKB), 복수의 명령어(command) 신호(CMD), 클락 신호(CLK), 및 반전 클락 신호(CKB)를 포함한다. 일 실시 예에서, 메모리 시스템(100)은 DRAM 시스템과 같은 휘발성 메모리 시스템이고, 메모리 제어기(110)는 DRAM 메모리 제어기이고, 메모리 모듈(120)은 DRAM 메모리 모듈이다.
메모리 시스템(100)이 DRAM 시스템에 의해 구현되는 경우, 명령어 신호는 적어도 행(row) 어드레스 스트로브(strobe), 열(column) 어드레스 스트로브 및 기록 인에이블 신호를 포함할 수 있다. 또한, 메모리 모듈(120)에서의 데이터 신호(DQs) 래치(latech)를 위해 기록 클락 신호(WCK) 및 반전 기록 클락 신호(WCKB)가 구성되고(arranged), 메모리 모듈(120)에서의 명령어 신호(CMD) 래치를 위해 클락 신호(CLK) 및 반전 클락 신호(CLKB)가 구성되며, 기록 클락 신호(WCK)의 주파수가 클락 신호(CLK)의 주파수보다 크거나 동일하다. 예를 들어, 메모리 모듈(120)은 후속 신호 처리(subsequent signal processing)를 위해 데이터 신호를 샘플링하고 저장하기 위해 기록 클락 신호(WCK) 및 반전 기록 클락 신호(WCKB)를 사용할 수 있으며, 메모리 모듈(120)은 후속 신호 처리를 위해 명령어를 샘플링하고 저장하기 위해 클락 신호(CLK) 및 반전 클락 신호(CLKB)를 사용할 수 있다.
메모리 시스템(100)의 동작에서, 메모리 제어기(110)는 호스트 또는 프로세서로부터 요청을 수신하고, 데이터 신호(DQ), 명령어 신호(CMD), 클락 신호(CLK), 반전 클락 신호(CLKB), 기록 클락 신호(WCK) 및 반전 기록 클락 신호(WCKB) 중 적어도 일부를 송신하여 메모리 모듈(120)을 액세스하도록 구성된다. 또한, 메모리 제어기(110)는 관련된 동작을 수행하기 위해, 어드레스 디코더, 프로세싱 회로, 기록/판독(erite/read) 버퍼, 제어 로직 및 중재기(arbiter)와 같은 관련 회로를 포함할 수 있다. 메모리 인터페이스 회로(122)는 복수의 패드(pad)/핀(pin) 그리고 관련 수신 회로를 포함하고, 메모리 인터페이스 회로(122)는 데이터 신호(DQ), 기록 클락 신호(WCK), 반전 기록 클락 신호(WCKB), 명령어 신호(CMD), 클락 신호(CLK) 및 반전 클락 신호(CLKB)를 메모리 제어기(110)로부터 수신하고, 수신된 신호를 선택적으로 제어 회로(124)로 출력하도록 구성된다. 제어 회로(124)는 판독/기록 제어기, 행 디코더 및 열 디코더를 포함할 수 있으며, 제어 회로(124)는 메모리 인터페이스 회로(122)로부터 신호를 수신하여 메모리 어레이(126)에 액세스하도록 구성된다.
본 발명의 실시 예는 온-다이 터미네이션의 연결에 초점을 맞추기 때문에, 다른 엘레멘트(element)에 대한 상세한 설명은 여기에서 생략한다.
도 2를 참조하면, 도 2는 본 발명의 일 실시 예에 따른 메모리 시스템(100)의 온-다이 터미네이션 설계를 나타낸 도면이다. 도 2에 도시된 바와 같이, 메모리 모듈(120)은 2개의 터미네이션 저항(termination resistors)(ODT1, ODT2)을 포함하고, 2개의 터미네이션 저항(ODT1, ODT2)은 서로 연결되어 기록 클락 신호(WCK)가 다이(die) 상에서 반전 기록 클락 신호에 연결되도록 허용한다. 본 실시 예에서, 2개의 터미네이션 저항(ODT1 및 ODT2)은 금속 산화물 반도체(metal-oxide semiconductor, MOS), 금속 와이어(metal wire), 폴리 실리콘 또는 저항이 교정/조정(calibrated/adjusted)될 수 있는 임의의 다른 적절한 저항으로 구현될 수 있으며, 2개의 터미네이션 저항(ODT1 및 ODT2)은 접지 전압 또는 전원 전압과 같은 임의 바이어스 전압에 연결되지 않는다. 구체적으로, 기록 클락 신호(WCK)가 고전압 레벨이고, 반전 기록 클락 신호(WCKB)가 저전압 레벨인 경우, 전류가 드라이버(201), 채널(210_1), 패드(N1), 2개의 터미네이션 저항(ODT1, ODT2), 패드(N2), 채널(210_2)로부터 드라이버(202)로 흐르며; 기록 클락 신호(WCK)가 저전압 레벨이고, 반전 기록 클락 신호(WCKB)가 고전압 레벨인 경우, 전류가 드라이버(202), 채널(210_2), 패드(N2), 2개의 터미네이션 저항(ODT1, ODT2), 패드(N1), 채널(210_1)로부터 드라이버(201)로 흐른다. 본 실시 예에서, 채널(210_1, 210_2)은 패키지 또는 인쇄 회로 기판(PCB) 상의 전송 라인일 수 있다.
또한, 도 2에 도시된 터미네이션 저항의 수량(quantity)은 단지 예시적인 목적만을 위한 것이며, 본 발명에 대한 한정은 아니다. 메모리 모듈(120)이 기록 클락 신호(WCK)가 반전 기록 클락 신호(WCKB)에 연결되는 것을 허용하기 위한 적어도 하나의 터미네이션 저항을 가지는 한, 메모리 모듈(120)내의 터미네이션 저항의 수량은 설계 요건에 따라 결정될 수 있다.
도 2에 도시된 온-다이 터미네이션 설계를 사용함으로써, 임피던스 매칭이 더 정확해질 수 있으며, 신호 반사를 낮추어 신호 무결성(integrity)을 향상시킬 수 있다.
도 2는 메모리 모듈(120)이 기록 클락 신호(WCK)를 반전 기록 클락 신호(WCKB)에 연결시키기 위한 2개의 터미네이션 저항(ODT)을 포함하는 것을 도시한다. 다른 실시 예에서, 메모리 모듈(120)은 클락 신호(CLK)를 반전 클락 신호(CLKB)에 연결시키기 위한 다른 터미네이션 저항(ODT)을 더 포함할 수 있다. 도 3을 참조하면, 메모리 모듈(120)은 터미네이션 저항(ODT3, ODT4)을 더 포함하고, 터미네이션 저항(ODT3, ODT4)은 서로 연결되어 클락 신호(CLK)가 반전 클락 신호에 연결되도록 한다. 본 실시 예에서, 터미네이션 저항(ODT3, ODT4)은 MOS, 금속 와이어, 폴리 실리콘 또는 저항이 교정/조정될 수 있는 임의의 다른 적절한 저항에 의해 구현될 수 있고, 터미네이션 저항(ODT3, ODT4)은 접지 전압 또는 전원 전압과 같은 임의 바이어스 전압에 연결되지 않는다. 구체적으로, 클락 신호(CLK)가 고전압 레벨이고 반전 클락 신호(CLKB)가 저전압 레벨인 경우, 전류가 드라이버(203), 채널(210_3), 패드(N3), 2개의 터미네이션 저항(ODT3, ODT4), 패드(N4), 채널(210_4)로부터 드라이버(204)로 흐르며; 클락 신호(CLK)가 저전압 레벨이고 반전 클락 신호(CLKB)가 고전압 레벨인 경우, 전류가 드라이버(204), 채널(210_4), 패드(N4), 2개의 터미네이션 저항(ODT3, ODT4), 패드(N3), 채널(210_3)로부터 드라이버(203)로 흐른다. 본 실시 예에서, 채널(210_3, 210_4)은 패키지 또는 PCB 상의 전송 라인일 수 있다.
또한, 도 3에 도시된 터미네이션 저항의 수량은 단지 예시를 위한 것이며, 본 발명을 한정하는 것은 아니다. 메모리 모듈(120)이 클락 신호(CLK)가 반전 클락 신호(CLKB)에 연결되도록 하기 위한 적어도 하나의 터미네이션 저항을 가지는 한, 메모리 모듈(120) 내의 터미네이션 저항의 수량은 설계자의 고려에 따라 결정될 수 있다.
간단히 요약하면, 본 발명의 온-다이 터미네이션 토폴로지에서, 다이에서 클락 신호가 반전 클락 신호에 연결되도록 허용된다. 따라서, 임피던스 정합이 보다 정확해질 수 있고, 신호의 반사가 감소되어 신호 무결성을 향상시킬 수 있다.
당업자는 본 발명의 교시(teachings)를 유지하면서, 장치 및 방법의 많은 수정(modifications) 및 변경(alterations)이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시(disclosure)는 첨부된 청구 범위의 경계(metes) 및 범위(bounds)에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (16)

  1. 메모리 시스템으로서,
    적어도 제1 클락 신호와, 반전(inverted) 제1 클락 신호를 생성하는 메모리 제어기; 및
    상기 메모리 제어기에 결합되는(coupled) 메모리 모듈
    을 포함하고,
    상기 메모리 모듈은 상기 메모리 제어기로부터 적어도 상기 제1 클락 신호와 상기 반전 제1 클락 신호를 한 쌍의 신호 라인을 통해 수신하며,
    상기 메모리 모듈은 제1 터미네이션(termination) 모듈을 포함하고,
    상기 제1 클락 신호는 상기 제1 터미네이션 모듈을 통해 상기 반전 제1 클락 신호에 결합되고,
    상기 제1 터미네이션 모듈은,
    제1 터미네이션 저항 - 상기 제1 터미네이션 저항은 금속 산화물 반도체(metal-oxide semiconductor, MOS) 저항임 - ; 및
    제2 터미네이션 저항 - 상기 제2 터미네이션 저항은 MOS 저항임 -
    을 포함하고,
    상기 제1 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 하나의 신호 라인에 전기적으로 직접 연결되어 상기 제1 클락 신호를 수신하며, 상기 제2 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 다른 하나의 신호 라인에 전기적으로 직접 연결되어 상기 반전 제1 클락 신호를 수신하고, 상기 제2 터미네이션 저항의 제2 노드는 상기 제1 터미네이션 저항의 제2 노드에 직접 결합되고(directly coupled), 상기 제1 터미네이션 저항 및 상기 제2 터미네이션 저항은 바이어스 전압에 연결되지 않는, 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 모듈은 상기 메모리 모듈의 2개의 패드(pad)에서 상기 제1 클락 신호와 상기 반전 제1 클락 신호를 각각 수신하고, 상기 제1 터미네이션 모듈은 상기 메모리 모듈 내의 상기 2개의 패드 사이의 전류 경로를 포함하는, 메모리 시스템.
  3. 제1항에 있어서,
    상기 메모리 시스템은 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 시스템이고, 상기 제1 터미네이션 모듈은 온-다이(on-die) 터미네이션인, 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1 클락 신호는 상기 메모리 모듈 내의 데이터 신호 래치(latch)를 위한 것인, 메모리 시스템.
  5. 제3항에 있어서,
    상기 제1 클락 신호는 상기 메모리 모듈 내의 명령어(command) 신호 래치를 위한 것인, 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 모듈은 제2 클락 신호와 반전 제2 클락 신호를 추가로 생성하고, 상기 메모리 모듈은 상기 메모리 제어기로부터 상기 제2 클락 신호 및 상기 반전 제2 클락 신호를 추가로 수신하고,
    상기 메모리 모듈은 제2 터미네이션 모듈을 더 포함하며,
    상기 제2 클락 신호는 상기 제2 터미네이션 모듈을 통해 상기 반전 제2 클락 신호에 결합되는, 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 시스템은 동적 랜덤 액세스 메모리(DRAM) 시스템이고, 상기 제1 터미네이션 모듈과 상기 제2 터미네이션 모듈 각각은 온-다이 터미네이션인, 메모리 시스템.
  8. 제7항에 있어서,
    상기 제1 클락 신호는 상기 메모리 모듈 내의 데이터 신호 래치를 위한 것이며, 상기 제2 클락 신호는 상기 메모리 모듈 내의 명령어 신호 래치를 위한 것인, 메모리 시스템.
  9. 메모리 모듈로서,
    메모리 제어기로부터 한 쌍의 신호 라인을 통해 적어도 제1 클락 신호와 반전 제1 클락 신호를 수신하는 메모리 인터페이스 회로; 및
    상기 메모리 인터페이스 회로에 결합되는 제1 터미네이션 모듈
    을 포함하며,
    상기 제1 클락 신호는 상기 제1 터미네이션 모듈을 통해 상기 반전 제1 클락 신호에 결합되고,
    상기 제1 터미네이션 모듈은,
    제1 터미네이션 저항 - 상기 제1 터미네이션 저항은 금속 산화물 반도체(metal-oxide semiconductor, MOS) 저항임 - ; 및
    제2 터미네이션 저항 - 상기 제2 터미네이션 저항은 MOS 저항임 -
    을 포함하고,
    상기 제1 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 하나의 신호 라인에 전기적으로 직접 연결되어 상기 제1 클락 신호를 수신하며, 상기 제2 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 다른 하나의 신호 라인에 전기적으로 직접 연결되어 상기 반전 제1 클락 신호를 수신하고, 상기 제2 터미네이션 저항의 제2 노드는 상기 제1 터미네이션 저항의 제2 노드에 직접 결합되고, 상기 제1 터미네이션 저항 및 상기 제2 터미네이션 저항은 바이어스 전압에 연결되지 않는, 메모리 모듈.
  10. 제9항에 있어서,
    상기 메모리 인터페이스 회로는 상기 제1 클락 신호와 상기 반전 제1 클락 신호를 각각 수신하는 2개의 패드를 포함하고, 상기 제1 터미네이션 모듈은 상기 2 개의 패드 사이에 전류 경로를 형성하는, 메모리 모듈.
  11. 제9항에 있어서,
    상기 메모리 인터페이스 회로는 상기 메모리 제어기로부터 제2 클락 신호와 반전 제2 클락 신호를 추가로 수신하고,
    상기 메모리 모듈은 제2 터미네이션 모듈을 더 포함하며,
    상기 제2 클락 신호는 상기 제2 터미네이션 모듈을 통해 상기 반전 제2 클락 신호에 결합되는, 메모리 모듈.
  12. 제11항에 있어서,
    상기 메모리 모듈은 동적 랜덤 액세스 메모리(DRAM) 메모리 모듈이고, 상기 제1 터미네이션 모듈과 상기 제2 터미네이션 모듈 각각은 온-다이 터미네이션인, 메모리 모듈.
  13. 제12항에 있어서,
    상기 제1 클락 신호는 상기 메모리 모듈 내의 데이터 신호 래치를 위한 것이며, 상기 제2 클락 신호는 메모리 모듈 내의 명령어 신호 래치를 위한 것인, 메모리 모듈.
  14. 터미네이션 모듈을 포함하는 메모리 모듈의 제어 방법으로서,
    메모리 제어기로부터 한 쌍의 신호 라인을 통해 클락 신호와 반전 클락 신호를 수신하는 단계; 및
    상기 클락 신호를 상기 메모리 모듈 내의 상기 터미네이션 모듈을 통해 상기 반전 클락 신호에 결합시키는 단계
    를 포함하고,
    상기 터미네이션 모듈은 제1 터미네이션 저항과 제2 터미네이션 저항을 포함하고, 상기 제1 터미네이션 저항 및 상기 제2 터미네이션 저항은 금속 산화물 반도체(metal-oxide semiconductor, MOS) 저항이고,
    상기 제1 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 하나의 신호 라인에 전기적으로 직접 연결되어 상기 클락 신호를 수신하며, 상기 제2 터미네이션 저항의 제1 노드는 상기 한 쌍의 신호 라인 중 다른 하나의 신호 라인에 전기적으로 직접 연결되어 상기 반전 클락 신호를 수신하고,
    상기 제2 터미네이션 저항의 제2 노드는 상기 제1 터미네이션 저항의 제2 노드에 직접 결합되고(directly coupled),
    상기 제1 터미네이션 저항 및 상기 제2 터미네이션 저항은 바이어스 전압에 연결되지 않는,
    제어 방법.
  15. 제14항에 있어서,
    상기 메모리 모듈은 상기 메모리 모듈의 2개의 패드에서 상기 클락 신호와 상기 반전 클락 신호를 각각 수신하고,
    상기 클락 신호를 상기 메모리 모듈 내의 상기 터미네이션 모듈을 통해 상기 반전 클락 신호에 결합시키는 단계는,
    상기 클락 신호를 상기 터미네이션 모듈을 통하여 상기 반전 클락 신호에 결합시켜 상기 2개의 패드 사이에 전류 경로를 형성하는 단계
    를 포함하는, 제어 방법.
  16. 제14항에 있어서,
    상기 메모리 모듈은 동적 랜덤 액세스 메모리(DRAM) 메모리 모듈이고, 상기 터미네이션 모듈은 온-다이 터미네이션인, 제어 방법.
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