JP2005310153A - メモリ装置 - Google Patents

Abstract

【課題】 コントローラを複数のメモリモジュールと共に、マザーボード上に搭載したメモリ装置において、高速動作の際に生じる反射による波形歪を軽減できるメモリ装置を提供することである。
【解決手段】 コントローラによるメモリモジュール上のメモリユニット書込／読出時に、信号反射が生じるため、アクティブ終端器をコントローラ及びメモリユニットに設けた構成を備えたメモリ装置が得られる。このアクティブ終端器は、データバス及び／又はクロックバスに対応して設けられ、アクティブ終端器は、データバス、クロックバスに対応したメモリユニット内の線路を終端するために設けられる。コントローラ及びメモリユニットに設けられるアクティブ終端器は、データの受信側になった場合に不動作状態に制御されても良い。
【選択図】 図１

Description

本発明は、メモリ装置に関し、特に、高速動作を可能にする回路構成を備えたメモリ装置に関する。

最近、メモリ装置を高集積化する一方、高速で且つ低信号振幅で動作させるためのインタフェースが検討されている。このための規格として、ＳＳＴＬ（Stub Series Termination Logic）が提案されている。また、メモリ装置の一つであるＤＲＡＭをより高速で動作させるために、クロックの立ち上がりと立下りの両エッジに同期してデータの入出力を行うことにより、データレートを２倍にできるＤＤＲ（double data rate）も提案されている。

上記した動作を行うメモリ装置は、複数のメモリモジュールをマザーボード上に間隔を置いて並行に配列した構成を備えている。この場合、複数のメモリモジュールは、それぞれコネクタを介してマザーボード上に搭載されている。各メモリモジュールをマザーボードに取り付けるために、各コネクタには、メモリモジュールを取り付けるためのスロットが設けられており、各スロットには、メモリモジュールと電気的接続を行うための端子が配列されている。一方、メモリモジュールの表及び/又は裏には、複数のメモリユニット及びレジスタ等のバッファが取り付けられており、メモリユニット及びレジスタは、モジュール端部に設けられた端子を介してコネクタと電気的に接続されている。

また、上記したメモリ装置の中には、メモリモジュール上のメモリユニットを制御するために、チップセットと呼ばれるコントローラをマザーボード上に搭載したものがある。このメモリ装置では、データバス、コマンドバス、及び、クロックバス（以下の説明では、これらを総称して単にバスと呼ぶこともある）がマザーボード上に布線され、当該バスによってコントローラと各メモリモジュール上のメモリユニット及びレジスタが電気的に接続されている。

上記したバスのうち、デ―タバス及びクロックバスは、コントローラから、直接、各メモリモジュールの各メモリユニットに接続されており、他方、コマンドバスは、コネクタを介してレジスタに接続され、当該レジスタから各メモリモジュール上のメモリユニットに接続される構成が採用されている場合がある。

更に、ＳＳＴＬ規格に従うメモリ装置は、各メモリモジュール内のメモリユニットを構成するＤＲＡＭとコネクタとをスタブによって接続された構成を備えている。

この種、メモリ装置では、入出力をより高速に行うために、クロックバスに与えられるクロックの周波数を１００ＭＨｚ以上（例えば、１３３ＭＨｚ）にすることが考慮されている。この場合、読出／書込のデータレートは、ＤＤＲを採用した場合、２００ＭＨｚ以上になる。また、最近では、２００〜３００ＭＨｚのクロック周波数で、各メモリモジュールを動作させることも要求されており、この場合、データレートは４００〜６００ＭＨｚに達することになる。

このような要求に応えるために、インピーダンスの不整合に起因する信号反射や歪を低減できるスタブ構造或いはメモリモジュールの配線構造等が提案されている（特願２０００―０６８４８４号等）。しかしながら、本発明者等の研究によれば、この種のメモリ装置における高速化を妨げる要因には、種々様々なものがあり、スタブ構造或いはメモリモジュール構造を改善しただけでは、不十分であることが判明した。

例えば、データバスについて言えば、マザーボード上に搭載されたコントローラから、データバスを介して、各メモリモジュール上のメモリユニットに対して、読出動作を行った場合、コントローラは終端されない状態になるため、コントローラ自体において、信号の反射が生じ、且つ、書込動作を行った場合、コントローラとコネクタ間のデータバスの長さによって、コネクタ部分から信号反射が生じることが判明した。また、各メモリモジュール上のメモリユニットとして、ＤＲＡＭが接続された場合、各ＤＲＡＭに対して書込を行った際にも、信号の反射が観測された。

更に、データバスは一端をコントローラに接続され、他端を無反射終端器に接続されているが、無反射終端には、終端電源を用いて所定の終端電位が与えられているが、この構成では、電源の数が増加すると言う欠点がある。このことは、コマンドアドレスバスにおいても同様である。

一方、クロックバスについて言えば、クロック動作を正確に行うために、メモリモジュール上の各メモリユニットに対して、互いに相補的な一対のクロックを供給するメモリ装置も提案されている。このようなメモリ装置は、コントローラと、各メモリユニットとが一対のクロックバスによって接続された構成を備えている。このような構成を採用した場合における各メモリユニットにおける信号反射については、これまで何等考慮されていない。

本発明の目的は、クロックバス或いは分岐点を有するメモリ装置における信号の反射を防止することにより、高速且つ正確な動作を行うことができるメモリ装置を提供することである。

本発明の態様によれば、互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスに電気的に接続された複数のメモリユニットとを備えたメモリ装置において、前記一対のクロックバスのクロックコントローラとは反対側の他端には、終端抵抗が接続されており、これによって、前記一対のクロックバスは差動結合終端されていることを特徴とするメモリ装置が得られる。

ここで、前記メモリユニットは前記一対のクロックバスに対して、一対のコネクタを介して接続されており、前記終端抵抗と、当該終端抵抗に最も近い一対のコネクタ間のクロックバス区間は実質的に分布定数回路として扱うことができる長さを有している。このような長さを有している前記クロックバス区間のインピーダンスは実質的に分布定数回路の特性インピーダンスによって規定できる。

更に、本発明によれば、前記複数のメモリユニットを複数のコネクタを介して接続するデータバスと、当該バスの一端に接続され、該バスを介して前記各メモリユニットとの間で、データの送受を行うデータバスコントローラとを備えていることを特徴とするメモリ装置が得られる。この場合、前記データバスコントローラは、前記各メモリユニットからデータを読み出す際にアクティブ状態になり、且つ、各メモリユニットに対してデータを書き込む際にインアクティブ状態に維持されるアクティブ終端器を有している。一方、前記データバスコントローラとは反対側の前記データバスの端部には、直列に接続された一対の抵抗によって構成された終端抵抗が接続され、前記データバスは一対の抵抗の共通接続点に接続され、これによって、データバスの他端は、差動結合終端されている。

本発明の別の態様によれば、データバスに対して、電気的に接続された複数のメモリユニットと、前記バスの一端に接続され、前記複数のメモリユニットの読出、書込を制御するデータバスコントローラとを有するメモリ装置において、前記データバスコントローラは、アクティブ終端器と、当該アクティブ終端器を制御する制御器を備えると共に、前記各メモリユニットも、前記データバスを終端するアクティブ終端器を有していることを特徴とするメモリ装置が得られる。この場合、前記制御器は、各コネクタに接続されたメモリモジュールに搭載されたメモリユニットからデータを読み出す場合、前記読出の対象となるメモリユニットのアクティブ終端器だけをインアクティブ状態にする一方、他のメモリユニット及び前記データバスコントローラのアクティブ終端器をアクティブ状態にする制御を行う。

更に、前記制御器は、前記メモリユニットにデータを書き込む際、前記データバスコントローラのアクティブ終端器をインアクティブ状態にする一方、前記メモリユニットのアクティブ終端器をアクティブ状態にする制御を行う。

上記したメモリ装置は、互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスにそれぞれ電気的に接続された複数のメモリユニットとを備え、前記メモリユニットは、前記一対のクロックバスを終端する差動結合終端回路を有していても良い。ここで、前記差動結合終端回路は、前記メモリユニット内に内蔵されても良いし、メモリユニットの外側に外付けされていても良い。

本発明の更に別の態様によれば、互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスにそれぞれ電気的に接続された複数のメモリユニットとを備えたメモリ装置において、前記メモリユニットは、前記一対のクロックバスを終端するアクティブ終端器を備えていることを特徴とするメモリ装置が得られる。

本発明の態様によれば、バスに対して、コネクタ及びスタブを介して電気的に接続された複数のメモリユニットと、前記バスの一端に接続され、前記複数のメモリユニットの読出、書込を制御するコントローラとを有するメモリ装置において、前記コントローラ及び前記各メモリユニットのそれぞれから、前記バス側を見た時のインピーダンスが実質的に等しくなるように、前記コントローラと前記複数のメモリユニット間の前記バス、コネクタ、抵抗、及び、スタブを含む接続が行われていることを特徴とするメモリ装置が得られる。この場合、前記コントローラと前記複数のメモリユニットは、前記バスを介して、スター接続されていることが望ましい。

上記したバスは、データバス或いはコマンドアドレスバスであり、このバス以外に、前記コントローラと前記各メモリユニットは、互いに相補的なクロックが与えられる一対のクロックバスによって接続されている。ここで、前記コントローラ及び前記各メモリユニットのそれぞれから、前記一対のクロックバスのそれぞれを見た時のインピーダンスが実質的に等しくなるように、前記コントローラと前記複数のメモリユニット間の前記クロックバス、コネクタ、及び、スタブを含む接続が行われている。また、前記コントローラと前記複数のメモリユニットとは、前記一対のクロックバスのそれぞれを介して、スター結合されている。

更に、前記コントローラ及び前記各メモリユニットのそれぞれから、前記クロックバスのそれぞれを見た時のインピーダンスも実質的に等しくなるように、前記コントローラと前記複数のメモリユニット間の前記クロックバス、コネクタ、及び、スタブを含む接続が行われていても良い。この場合、前記前記コントローラと前記複数のメモリユニットとは、前記クロックバスのそれぞれを介して、スター結合されている。

本発明によれば、前記複数のメモリユニットを複数のコネクタを介して接続するコマンドアドレスバスと、当該コマンドアドレスバスの一端に接続され、該コマンドアドレスバスを介して前記各メモリユニットとの間で、データの送受を行うバスコントローラとを備えていることを特徴とするメモリ装置が得られる。この場合、前記バスコントローラは、前記各メモリユニットからデータを受信する際にアクティブ状態になり、且つ、各メモリユニットに対してコマンドアドレスデータを書き込む際にインアクティブ状態に維持されるアクティブ終端器を有している。

本発明の他の態様によれば、コマンドアドレスバスに対して、電気的に接続された複数のメモリユニットと、前記コマンドアドレスバスの一端に接続され、前記複数のメモリユニットの読出、書込を制御するバスコントローラとを有するメモリ装置において、前記バスコントローラは、アクティブ終端器と、当該アクティブ終端器を制御する制御器を備えると共に、前記各メモリユニットも、前記データバスを終端するアクティブ終端器を有していることを特徴とするメモリ装置が得られる。この場合、前記制御器は、各コネクタに接続されたメモリモジュールに搭載されたメモリユニットからデータを受信する際、前記読出の対象となるメモリユニットのアクティブ終端器だけをインアクティブ状態にする一方、他のメモリユニット及び前記バスコントローラのアクティブ終端器をアクティブ状態にする制御を行う。更に、前記制御器は、前記メモリユニットにコマンドアドレスデータを送信する際、前記データバスコントローラのアクティブ終端器をインアクティブ状態にする一方、前記メモリユニットのアクティブ終端器をアクティブ状態にする制御を行う。

また、本発明は、複数のスロットを備え、各スロットに、バス上に接続されるメモリユニットを搭載できる構成のメモリ装置に適用できる。この場合，受信するメモリコントローラのアクティブ終端器をインアクティブ状態にする制御を行ない、受信するメモリユニットのスロットに存在するメモリユニットのアクティブ終端器をインアクティブ状態にする制御を行なう構成を採用しても良い。この構成によれば、受信側で信号が反射するが、信号振幅を大きくできるという利点がある。

以上説明したように、本発明によれば、コントローラ及び複数のメモリモジュールをマザーボード上に搭載し、且つ、各メモリモジュール上には複数のメモリユニットを設けた構成を備えると共に、コントローラとメモリユニットとをデータバス及び／クロックバスによって接続した構成を有するメモリ装置において、コントローラとメモリユニット間の反射並びに波形の歪を軽減できるメモリ装置が得られる。

次に、図１を参照して、本発明の第１の実施形態に係るメモリ装置を説明する。まず、図１に示されたメモリ装置は、ＳＳＴＬで動作し、図示されたように、マザーボード（図示せず）上には、コントローラ１１及び複数のコネクタ（ここでは、１２ａ、１２ｂを例示している）が設置されている。各コネクタ１２ａ、１２ｂには、接続端子を配列したスロットが設けられており、図示された例の場合、コネクタ１２ａ、１２ｂの接続端子とコントローラ１１とは、マザーボード上に布線されたデータバス１３によって接続されている。実際には、多数のデータバスがマザーボード上に配列されているが、この例では、説明を簡略化するために１本のデータバス１３のみが示されており、当該データバス１３の一端は、コントローラ１１に接続され、他端は、後述する終端器１５に接続されている。尚、コマンドアドレスバスも、データバスと同様なトポロジを有しているが、ここでは、説明を簡略化するために、データバス１３についてのみ説明する。

図示されたメモリ装置は、複数のＤＲＡＭ１６を備えており、これらＤＲＡＭ１６は、この例では、メモリモジュール搭載用基板の表裏に配置され、それぞれメモリユニットを構成している。具体的に言えば、コネクタ１２ａのスロットに装着されるメモリモジュールは、ＤＲＡＭ１６ｆ１及び１６ｒ１を備え、他方、コネクタ１２ｂのスロットに装着されるメモリモジュール搭載用基板は、ＤＲＡＭ１６ｆ２及び１６ｒ２を搭載している。ＤＲＡＭ１６ｆ１と１６ｒ１とはビアホールを介して電気的に接続されており、同様に、ＤＲＡＭ１６ｆ２と１６ｒ２もビアホールを介して電気的に接続されている。

各メモリモジュール上のＤＲＡＭ１６ｆ１と１６ｒ１：１６ｆ２と１６ｒ２は、それぞれスタブ及び抵抗Ｒｓ１、Ｒｓ２を介して、コネクタ１２ａ、１２ｂに取り付けられている。図示された例では、スタブは３ｍｍ及び２０ｍｍの長さを有し、他方、各抵抗Ｒｓ１、Ｒｓ２は、２０Ωの抵抗値を有している。

更に、図示されたメモリ装置のデータバス１３は、コントローラと当該コントローラに最近接したコネクタ１２ａとの間の第１のデータバス部分、コネクタ１２ａ、１２ｂ間の第２のデータバス部分、及び、コネクタ１２ｂと終端器１５との間の第３のデータバス部分とに区分することができ、図示された例では、第１、第２、及び、第３のデータバス部分は、それぞれ１００ｍｍ、１０ｍｍ、及び、５ｍｍの長さを有している。

本発明者等の研究によれば、図示された構成を有するメモリ装置では、コントローラ１１からの読出コマンドに応じて、各ＤＲＡＭからデータが読出される場合に、信号の反射が生じ、また、コントローラ１１とコネクタ１２ａ間のインピーダンスによっても信号波形に歪が生じることが判明した。

このため、図示された実施形態では、データバス１３の一端に接続されたコントローラ１１内に、ＤＲＡＭ１６の読出時にのみ動作状態となるアクティブ終端器２０を接続している。一方、コネクタ１２ａ、１２ｂ間の配線長が１０ｍｍで、且つ、信号の伝播速度が７ピコ秒／ｍｍで、波形の立ち上がりが０．７ナノ秒である場合、コントローラ１１と当該コントローラ１１に最近接したコネクタ１２ａとの間の第１のデータバス部分における配線長を１００ｍｍ程度に長くすることにより、ＤＲＡＭ１６の読出時における信号の反射及び波形の歪を改善できることも判明した。このように、第１のデータバス部分の長さを長くすることにより、このデータバス部分は、実質的に分布定数回路として扱うことができ、第１のデータバス部分のインピーダンスは、分布定数回路の特性インピーダンスと同様に取り扱うことができる。

更に、コントローラ１１とコネクタ１２ａとの間に、７ｐＦ程度の容量を有するインピーダンス補償用コンデンサＣｃを接続することによって、より波形を改善できることも判明した。図示された例では、インピーダンス補償用コンデンサＣｃをコントローラ１１から５５ｍｍ離れた位置、即ち、コネクタ１２ａから４５ｍｍ離れた位置に接続している。

このことは、第１のデータバス部分の特性インピーダンスを他のデータバス部分の特性インピーダンスより小さくしていることを意味している。このように、コントローラ１１と、最近接コネクタ１２ａ間の第１のデータバス部分における特性インピーダンスを他の部分の特性インピーダンスよりも低くすることによって、読出波形の反射を低減することができ、結果的に、波形を改善することができる。

上記したコントローラ１１と最近接コネクタ１２ａとの間に設けられた第１のデータバス部分の配線長を長くすること、及び、特性インピーダンスを低くすることによって、読出時に反射波が生じたとしても、反射波の戻りを遅くし、反射波による波形の乱れを軽減していることになる。したがって、図示された実施形態では、調整された配線長及び／又は補償用コンデンサは、コントローラ１１と最近接コネクタ１２ａ間に設けられた反射防止手段を構成している。

また、図示されたＤＲＡＭ１６は、電源ＶＤＤＱから与えられる１.８ボルトの電源電圧Ｖ_ＤＤＱによって動作している。この場合、データバス１３の他端に接続された終端器１５にも、ＤＲＡＭ１６の電源から電源電圧ＶＤＤＱが与えられている。図示されているように、終端器１５は、電源と接地電位との間に、１００Ωの抵抗を２つ直列に接続し、両直列抵抗の接続点から、０.９ボルトの電圧がデータバス１３に与えられる構成を備えている。このことから、図示された終端器１５は、センタータップ型終端器によって構成されていることが分かる。このように、センタータップ型終端器を使用することにより、ＤＲＡＭ内部のメモリ素子の電源を終端器の電源としても使用することができるため、終端器専用の電源は不要になる。

次に、図１及び図２を参照して、コントローラ１１に設けられているアクティブ終端器２０について説明する。図示されたアクティブ終端器２０は、簡単に言えば、ＤＲＡＭ１６からのデータ読出時にのみ動作して、データバス１３を終端する。図２に示されているように、アクティブ終端器２０は制御器２０１と接続され、当該制御器２０１は読出制御信号Ｒｃ、或いは、書込制御信号Ｒｃｂａｒをアクティブ終端器２０に出力する。更に、制御器２０１は、データバス１３上に書込データを出力する一方、データバス１３からの読出データを受信する。また、制御器２０１は、各ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２とコマンドアドレス線２０２によって接続され、各ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２に対して、当該コマンドアドレス線２０２（図２）を介して書込又は読出コマンドを出力する機能も備えている。

図２に示されたアクティブ終端器２０は、ＰチャンネルＭＯＳトランジスタ２０５、３００Ωの第１の抵抗Ｒａ１、３００Ωの第２の抵抗Ｒａ２、及び、ＮチャンネルＭＯＳトランジスタ２０６によって構成される直列回路を備え、当該直列回路は電源電圧Ｖ_ＤＤＱ の端子と接地電位端子との間に接続されている。図示されているように、ＰチャンネルＭＯＳトランジスタ２０５のソースは、電源端子に接続され、他方、ＮチャンネルＭＯＳトランジスタ２０６のソースは接地されている。また、両ＭＯＳトランジスタ２０５及び２０６のドレイン間には、互いに直列に接続された第１の抵抗Ｒａ１及び第２の抵抗Ｒａ１が接続されている。更に、ＰチャンネルＭＯＳトランジスタ２０５のゲートは、インバータ２０７を介して、制御器２０１に接続され、他方、ＮチャンネルＭＯＳトランジスタ２０６のゲートは直接制御器２０１に接続されている。

この構成において、制御器２０１から読出制御信号Ｒｃが与えられると、両ＭＯＳトランジスタ２０５、２０６がオン状態となって、アクティブ終端器２０はアクティブ状態となって、Ｖ_ＤＤＱ／２の電圧がデータバス１３に与えられる。この結果、データバス１３は、アクティブ終端器２０によって終端され、読出コマンドを受けたＤＲＡＭからの読出データが制御器２０１に入力される。一方、制御器２０１から書込制御信号Ｒｃｂａｒが与えられると、両ＭＯＳトランジスタ２０５及び２０６は、オフ状態となって、アクティブ終端器２０は、インアクティブ状態、即ち、無効状態となり、データバス１３の一端を開放状態にする。この状態で、制御器２０１からの書込データがデータバス１３上に出力され、書込コマンドを受けたＤＲＡＭに書込データが書き込まれる。

このように、コントローラ１１には、書込時には、インアクティブ状態になり、且つ、読出時にのみ、アクティブ状態になるアクティブ終端器２０が設けられており、アクティブ状態における終端抵抗の値を選択しておくことにより、データ読出の際、データバス１３とコントローラ１１との間における反射を防止することができる。

また、図１に示された例では、データバス１３と、コネクタ１２ａ、１２ｂ及びスタブを介して接続されたＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２との間の反射も防止できるため、読出データを高速に読み出すことができる。

図３を参照して、クロックバス３１ａ、３１ｂを備えたメモリ装置を説明する。ここで、図３に示されたメモリ装置のクロックバス３１ａ、３１ｂは、図１に示されたメモリ装置におけるデータバス１３と共に使用できる構成を備えている。具体的に説明すると、図３に示されたメモリ装置は、マザーボード上に配置されたコントローラ１１を備えると共に、当該コントローラ１１からマザーボード上に配線されたクロックバス３１ａ、３１ｂを有している。図示されたコントローラ１１は、図１に示されたアクティブ終端器２０及び制御器２０１をもその一部として含んでおり、更に、クロックバス３１ａ、３１ｂの双方に接続され、これらクロックバス３１ａ、３１ｂに対して、互いに相補的なクロックＷＣＬＫ、ＷＣＬＫＢを出力するクロック発生器２０８を備えている。

互いに相補的なクロックＷＣＬＫ、ＷＣＬＫＢを発生するクロック発生器２０８としては、通常使用されているクロック発生器を使用できるから、ここでは、詳述しない。このように、互いに相補的なクロックを各メモリモジュール上のメモリユニット（即ち、ＤＲＡＭ）に与えることにより、各メモリユニットでは、クロックの立ち上がり、立下り位置を正確に検出することができる。

図示された例の場合、コントローラ１１からクロックバス３１ａを介して送出されるクロックＷＣＬＫは、コネクタ１２ｃ及びスタブ３３ａを介して分岐部３４ａに達し、分岐部３４ａで、メモリモジュールの表裏に設けられたＤＲＡＭ１６ｆ１、１６ｒ１に与えられている。また、当該ＤＲＡＭ１６ｆ１、１６ｒ１には、クロックバス３１ｂを介して与えられるクロックＷＣＬＫＢは、コネクタ１２ｄ、スタブ３３ｂ、分岐部３４ｂを通して、メモリモジュールの表裏に設けられたＤＲＡＭ１６ｆ１、１６ｒ１に供給されている。

同様に、ＤＲＡＭ１６ｆ２、ＤＲＡＭ１６ｒ２にも、互いに相補的なクロックＷＣＬＫ及びＷＣＬＫＢがコネクタ１２ｅ、１２ｆ、スタブ３３ｃ、３３ｄ、分岐部３４ｃ、３４ｄを介して供給されている。尚、ここでは、コネクタ１２ｃ、１２ｄは、図１に示されたコネクタ１２ａと同一のスロット（ｓｌｏｔ１）に設けられており、コネクタ１２ｅ、１２ｆは、コネクタ１２ｂと同一のスロット（ｓｌｏｔ２）に設けられているものとする。

図３に示された構成を備えたメモリ装置は、クロックバス３１ａ、３１ｂの一端をコントローラ１１に接続する一方、他端を終端抵抗Ｒｔｔにより相互に接続した差動結合終端回路を有している。図示された終端抵抗Ｒｔｔは１００Ωの抵抗値を有している。このように、クロックバス３１ａ、３１ｂの他端を差動結合終端回路によって終端することにより、終端回路に必要な電源等をなくすことができるため、コストの低減を図ることができる。

また、図示された例では、終端抵抗Ｒｔｔとコネクタ１２ｅ、１２ｆとの間の距離を２５ｍｍとし、且つ、終端抵抗Ｒｔｔより前のコネクタ１２ｃ、１２ｄと、コネクタ１２ｅ、１２ｆとの間の距離を１０ｍｍとしている。更に、コントローラ１１と、コネクタ１２ｃ、１２ｄとの間の距離を１００ｍｍにし、当該コントローラ１１の近傍位置には、インピーダンス補償用キャパシタＣｃを接続している。ここで、図示されたキャパシタＣｃは７ｐＦであり、コントローラ１１から５５ｍｍの位置に接続されている。コネクタ１２ｅ、１２ｆと終端抵抗Ｒｔｔの距離を長くすれば、この間のクロックバス部分を分布定数回路として取り扱うことができ、ＡＣ時つまり信号変化時の信号振幅を大きくできるからである。また、前述したことからも明らかなように、補償用キャパシタＣｃは、コントローラ１１、又は、ＤＲＡＭが受信側として動作する場合、これら受信側となるコントローラ１１又はＤＲＡＭから離れた位置に設けられている。このように、受信側から離れた位置に補償用キャパシタＣｃを配置することによって、レシーバからの反射を緩和することができる。

図３に示された各ＤＲＡＭと各コネクタとは、スタブ３３ａ、３３ｂ、３３ｃ、及び、３３ｄによってそれぞれ接続されており、図示された例の場合、各スタブ３３ａ、３３ｂ、３３ｃ、及び、３３ｄは２３.５ｍｍの長さを有し、スタブ３３ａ、３３ｂ、３３ｃ、及び、３３ｄのコネクタの近くには、集中定数素子として働く、２０Ωのスタブ抵抗Ｒｓ1、Ｒｓ１Ｂ、Ｒｓ２、及び、Ｒｓ２Ｂがそれぞれ挿入されている。

尚、図１及び図３に示されたデータバス１３及びクロックバス３１ａ、３１ｂをシールドすることにより、クロストークノイズを軽減できることも確認された。また、終端抵抗Ｒｔｔと、その直前に設けられたコネクタ間のクロックバスの長さ（終端抵抗Ｒｔｔと、コネクタ１２ｅ、１２ｆとの間の距離）は、１０〜２５ｍｍの範囲であれば、信号変化時の信号振幅を大きくできることも確認された。

更に、上記したクロックバス３１ａ、３１ｂは、８本のデータバス１３に一組だけ設けることにより、即ち、バイト毎に設けることにより、より多くのデータバスに対してクロックバスを設ける場合に比較して、タイミングのバラツキを低減できる。即ち、図３に示されたクロックバス構造を図１に示されたデータバスを８本備えた構造と組み合わせることにより、即ち、バイトレーン単位にクロックバス３１ａ、３１ｂを設けることにより、タイミングマージンを大幅に増加することができる。また、図示されたクロックバス３１ａ、３１ｂを他のデータバスなどからシールドすれば、クロストークノイズをも更に低減できる。

前述したように、図１及び図３に示されたＤＲＡＭ１６ｆ１及び１６ｒ１：１６ｆ２及び１６ｒ２は、メモリユニットとしてメモリモジュール搭載用基板の表裏に取り付けられており、各基板は、マザーボード上に形成されたスロットに着脱自在に取り付けられている。換言すれば、図示されたメモリ装置は、複数のスロットを備え、各スロットに、バス上に接続されるメモリユニットを搭載した構成を備えている。このことを考慮すると、終端制御の対象となるメモリユニットは、スロット毎に、２つづつ制御されても良く、このことは他の実施形態においても同様である。

図４を参照して、本発明の他の実施態様に係るメモリ装置を説明する。図４に示されたメモリ装置のコントローラ１１は、図２に示されたアクティブ終端器２０及び制御器２０１と同様なアクティブ終端器２０及び制御器２０１をそれぞれ備えている。更に、図示されたメモリ装置は、メモリユニットとして、各メモリモジュールの表裏に搭載されたＤＲＡＭ１６ｆ１、１６ｒ１及びＤＲＡＭ１６ｆ２、１６ｒ２を有し、各モジュールはコネクタ１２ａ、１２ｂのスロット（ｓｌｏｔ１、ｓｌｏｔ２）に取り付けられている。また、ＤＲＡＭ１６ｆ１、１６ｒ１及びＤＲＡＭ１６ｆ２、１６ｒ２は、それぞれ、図１と同様に、分岐部及びスタブを介してコネクタ１２ａ、１２ｂに電気的に接続されている。

ここで、図４に示された各ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２は、アクティブ終端器１６１〜１６４によって終端されている点で、図１に示されたＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２とは異なっている。この場合、各アクティブ終端器１６１〜１６４は、各ＤＲＡＭ内に内蔵されて良いし、或いは、各ＤＲＡＭに外付けされても良い。いずれにしても、図示されたアクティブ終端器１６１から１６４は、ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２に書込を行う際にのみ動作し、読出時には動作しない構成を備えている。このような動作を行うアクティブ終端器１６１〜１６４を設ければ、当該アクティブ終端器１６１から１６４の電源をＤＲＡＭ駆動電源と共通にすることによって、各アクティブ終端器毎にマザーボード上に終端用電源を設ける場合に比較してコストを低減できる。

前述したように、図示されたＤＲＡＭ１６ｆ１及び１６ｒ１は、コネクタ１２ａ及びデータバス１３を介してコントローラ１１に接続され、同様に、ＤＲＡＭ１６ｆ２及び１６ｒ２は、コネクタ１２ｂ及びデータバスを介してコントローラ１１に接続されているが、更に、これらＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２は、書込或いは読出コマンドを送受するコマンドバス、各種制御信号を送受する制御信号線、コマンドアドレスレジスタ、及び、中継回路等を介して、コントローラ１１に接続されている。前述したコマンドバス、各種制御信号を送受する制御信号線、コマンドアドレスレジスタ、及び、中継回路等は図面を簡略化するために、図４では省略されている。

上記した構成において、ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２のうち、特定のＤＲＡＭ（ここでは、ＤＲＡＭ１６ｆ１）からデータを読出す場合、コントローラ１１の制御器２０１は、図示されないコマンドバスを介して特定のＤＲＡＭ１６ｆ１に読出コマンドを発行する。このとき、コントローラ１１の制御器２０１は、制御信号線を介して終端制御信号を送出して、コネクタ１２ａ及び１２ｂに接続されたＤＲＡＭ１６ｆ１、１６ｒ１及びＤＲＡＭ１６ｆ２、１６ｒ２の全てのアクティブ終端器１６１、１６２、１６３、１６４をまず動作状態、即ち、アクティブ状態にする。続いて、読出コマンドを受けた特定のＤＲＡＭ１６ｆ１では、データを読み出せる状態になると、その内部において出力イネーブル信号を生成する。このように、出力イネーブル信号が内部的に生成された特定のＤＲＡＭ１６ｆ１では、そのアクティブ終端器１６１を不動作状態、即ち、インアクティブ状態にする。この結果、当該特定ＤＲＡＭ１６ｆ１の終端は開放された状態になり、この状態は、ＤＲＡＭ１６ｆ１からデータが全て読み出されるまで継続する。他方、読出コマンドを受けない特定のＤＲＡＭ１６ｆ１以外のＤＲＡＭにおけるアクティブ終端器１６２、１６３、１６４は、特定ＤＲＡＭ１６ｆ１から読出データが読み出されている間、動作状態に置かれる。

一方、特定ＤＲＡＭ１６ｆ１からデータバス１３を介して送られてくる読出データは、コントローラ１１に与えられる。コントローラ１１には、図１と同様に、図５に示されたアクティブ終端器２０が設けられており、コントローラ１１のアクティブ終端器２０は、図５に関連して説明したように、読出コマンドを出力する際に、制御器２０１から与えられる読出制御信号によって動作状態、即ち、アクティブ状態に置かれている。

この結果、特定ＤＲＡＭ１６ｆ１からの読出データは、図１の場合と同様に、コネクタ１２ａ及びデータバス１３における反射されることなく、コントローラ１１に読み出される。

一方、特定ＤＲＡＭ１６ｆ１対してデータを書き込む場合、制御器２０１は、コマンドバスを介して、書込コマンドを特定ＤＲＡＭ１６ｆ１に出力すると共に、終端制御信号をデータバス１３に接続されたＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２に出力する。この場合、コントローラ１１のアクティブ終端器２０には、書込制御信号が与えられ、当該アクティブ終端器２０はインアクティブ状態に置かれ、開放状態になる。

終端制御信号を受けたＤＲＡＭ１６ｆ１〜１６ｒ２のアクティブ終端器１６１〜１６４は、まず、読出の場合と同様に、アクティブ状態になる。また、書込コマンドを受けた特定ＤＲＡＭ１６ｆ１は、書込可能な状態になると、その内部で出力イネーブル信号を生成するが、書込動作の場合には、当該特定ＤＲＡＭ１６ｆ１のアクティブ終端器１６１は、他のＤＲＡＭのアクティブ終端器１６２〜１６４と同様に、アクティブ状態に保たれる。この状態で、コントローラ１１の制御器２０１から、書込データがデータバス１３を介して特定ＤＲＡＭ１６ｆ１に書き込まれる。このとき、特定ＤＲＡＭ１６ｆ１はアクティブ終端器１６１によって終端されており、アクティブ状態における終端抵抗を適切な値に設定しておけば、当該特定ＤＲＡＭ１６ｆ１からの反射を防止できる。このように、コントローラ１１から特定ＤＲＡＭ１６ｆ１にデータを書き込む場合、コントローラ１１のアクティブ終端器２０だけがインアクティブ状態になり、データを受信する側に設けられた特定ＤＲＡＭ１６ｆ１を含むＤＲＡＭのアクティブ終端器１６１〜１６４は、全てアクティブ状態になる。

上記した読出及び書込動作を包括的に説明すると、読出動作の際には、読出の対象となるＤＲＡＭのアクティブ終端器がデータ読み出しの際に、インアクティブ状態になり、他のＤＲＡＭ及びコントローラ１１のアクティブ終端器は、データ読出中、アクティブ状態に保たれる。一方、書込動作の際には、データ書込中、コントローラ１１のアクティブ終端器２０のみが、インアクティブ状態になり、データを受信する側のＤＲＡＭ１６のアクティブ終端器１６１〜１６４は全てアクティブ状態に保たれる。

このように、データの送信側のアクティブ終端器をインアクティブ状態（即ち、オフ状態）にし、データの送信側のアクティブ終端器をアクティブ状態（オン状態）にすることにより、反射の少ないメモリ装置を実現できる。また、上記した例では、書込動作の際、データの受信側となるＤＲＡＭのアクティブ終端器を全てオン状態にするものとして説明したが、本発明は何等これに限定されることなく、例えば、データ書込の対象となるＤＲＡＭを装着したスロットのＤＲＡＭだけをオフ状態にし、他のスロットに装着されたＤＲＡＭのアクティブ終端器をオン状態にしても良い。この場合，データ受信側で信号が反射するが，信号振幅が大きくなるので信号を捕らえやすくできる利点がある。

図５を参照して、図４に示されたＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び、１６ｒ２のアクティブ終端器１６１〜１６４として使用できる回路の一例を説明する。図に示されているように、ＤＲＡＭのアクティブ終端器は、終端部５０、データ書込の際に動作する受信部５１、データ読出の際に動作する送信部５２、及び、終端制御回路５４とを備えている。このうち、受信部５１は、データ書込の際にデータバス１３からの書込データをＤＲＡＭ内のメモリ素子に書き込み、他方、送信部５２は、データ読出の際にメモリ素子からの読出データをデータバス１３に出力する。

また、終端制御回路５４は、制御信号線からの書込／読出制御信号Ｗ/Ｒ及び当該ＤＲＡＭ内で発生される出力イネーブル信号Ｅｂに応答して動作する。具体的に説明すると、終端制御部５４は、コントローラ１１の制御器２０１から書込制御信号Ｗを受けると、終端部５０にハイ（Ｈ）レベル信号を終端制御信号として出力し、他方、読出制御信号Ｒを受け、且つ、出力イネーブル信号Ｅｂが当該ＤＲＡＭ内で発生されると、終端制御信号としてロウ（Ｌ）レベル信号を終端器５０に出力する。尚、読出制御信号Ｒが与えられても、出力イネーブル信号Ｅｂが発生しない場合、図示された終端制御回路５４からは、Ｈレベル信号が出力される。このような終端制御回路５４は、簡単な論理回路によって実現できるから、ここでは、詳述しない。

図示された終端部５０は、電源電圧Ｖ_ＤＤＱを与える電源端子に、ソースを接続されたＰチャンネルＭＯＳトランジスタ５０１と、ＧＮＤ端子にソースを接地されたＮチャンネルＭＯＳトランジスタ５０２とを備え、両ＭＯＳトランジスタ５０１及び５０２のドレイン間には、２つの抵抗５０３、５０４が直列に接続されており、両抵抗５０３、５０４の共通接続点には、データバス１３が接続されている。更に、ＰチャンネルＭＯＳトランジスタ５０１のゲートには、インバータ５０５を介して終端制御回路５４から終端制御信号が与えられる一方、ＮチャンネルＭＯＳトランジスタ５０２のゲートには、終端制御信号が与えられている。

この構成では、終端制御回路５４から、終端制御信号として、Ｈレベル信号が与えられると、両ＭＯＳトランジスタ５０１及び５０２はオン状態となって、結果として終端部５０はアクティブ状態になる。この状態において、電源電圧Ｖ_ＤＤＱは、抵抗５０３、５０４で分圧され、データバス１３は、抵抗５０３、５０４の分圧比によって定まる電圧によって終端されることになる。ここで、抵抗５０３、５０４が同じ抵抗値を有する抵抗によって構成されている場合、データバス１３は、ＤＲＡＭ内部で（Ｖ_ＤＤＱ／２）の電圧で終端されることになる。一方、終端制御回路５４から、終端制御信号としてＬレベル信号が与えられると、両ＭＯＳトランジスタ５０１及び５０２はオフ状態となって、終端部５０はインアクティブ状態になる。このようなアクティブ終端器により、各ＤＲＡＭを終端することにより、図４を用いて説明した動作が可能になる。

図６を参照すると、図４に示されたメモリ装置のデータバス構成に適したクロックバス構成が示されている。図６に示されたメモリ装置は、メモリユニットとしての各ＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、及び１６ｒ２に差動結合終端用抵抗Ｒｔｔ１、Ｒｔｔ２が設けられている点で、図３に示されたメモリ装置のクロックバス構成とは異なっている。図示された差動結合終端用抵抗Ｒｔｔ１、Ｒｔｔ２は、それぞれ６００Ωの抵抗値を有しており、これら抵抗Ｒｔｔ１、Ｒｔｔ２は、各ＤＲＡＭに与えられる相補的なクロックＷＣＬＫ、ＷＣＬＫＢを導く一対のクロック線路間に接続されている。

更に詳述すると、図示されたクロックバス３１ａは、コネクタ１２ｃ及び１２ｅを介してスタブ３３ａ及び３３ｄに接続され、クロックバス３１ｂは、コネクタ１２ｄ及び１２ｆを介して、スタブ３３ｂ及び３３ｅに接続されている。このうち、スタブ３３ａは、分岐部によって２つに分岐されて、ＤＲＡＭ１６ｆ１及び１６ｒ１に接続され、他方、クロックバス３１ｂにコネクタ１２ｄを介して接続されたスタブ３３ｂは、同様に分岐部によって分岐され、ＤＲＡＭ１６ｆ１、１６ｒ１に接続されている。このことは、クロックバス３１ａが２つに分岐されて、メモリモジュールの表裏に設置された２つのＤＲＡＭ１６ｆ１、１６ｒ１に接続され、また、クロックバス３１ｂも、２つのＤＲＡＭ１６ｆ１、１６ｒ１に電気的に接続されていることを意味している。この構成によれば、ＤＲＡＭ１６ｆ１に、クロックＷＣＬＫ、ＷＣＬＫＢが与えられ、他方、ＤＲＡＭ１６ｒ１にもクロックＷＣＬＫ、ＷＣＬＫＢが与えられる。

同様に、クロックバス３１ａは、コネクタ１２ｅに接続されたスタブ３３ｄ、分岐部を介して、ＤＲＡＭ１６ｆ２、１６ｒ２に接続され、クロックバス３１ｂもコネクタ１２ｆ、スタブ３３ｄ、及び、分岐部を介して、ＤＲＡＭ１６ｆ２、１６ｒ２に接続されている。したがって、ＤＲＡＭ１６ｆ２には、クロックＷＣＬＫ及びＷＣＬＫＢが与えられており、ＤＲＡＭ１６ｒ２にも、クロックＷＣＬＫ及びＷＣＬＫＢが与えられている。図の例では、ＤＲＡＭ１６ｆ１及び１６ｆ２に引き込まれた一対のクロックバス線を当該ＤＲＡＭ１６ｆ１、１６ｆ２の外部に設けられた差動結合用終端抵抗Ｒｔｔ１、Ｒｔｔ２によって終端している。他方、これらＤＲＡＭ１６ｆ１、１６ｆ２の裏側に設けられたＤＲＡＭ１６ｒ１、１６ｒ２には、これら終端抵抗が設けられていないが、これらＤＲＡＭ１６Ｒ１、１６Ｒ２を終端抵抗によって終端しても良い。尚、図示された例では、差動結合終端用抵抗Ｒｔｔ１、Ｒｔｔ２を各ＤＲＡＭの外側に外付けに接続する場合について説明したが、各ＤＲＡＭ内のメモリ素子と共に組み込まれても良い。

図示された例のように、各メモリモジュールの表裏いずれかのＤＲＡＭだけに終端抵抗Ｒｔｔ１、Ｒｔｔ２を設け、これらを選択的に切り換えることにより、バラエティに富んだ書込／読出制御を行うことができる。いずれにしても、図示された差動結合終端用抵抗によって、終端器に必要な電源が不要となるため、メモリ装置のコストを低減できると言う利点があり、且つ、図４に示されたデータバス構成と組み合わせることにより、より効果を上げることができる。

また、図６では、クロックバス３１ａ及び３１ｂのＤＲＡＭ側端末を差動結合終端用抵抗によって終端した場合について説明したが、この差動結合終端用抵抗の代わりに、図７に示されたように、抵抗をＭＯＳトランジスタによるスイッチでＯＮ／ＯＦＦするアクティブ終端器を用いて、このアクティブ終端器によって終端しても良く、且つ、図示されたアクティブ終端器はＤＲＡＭ内に内蔵されていることが望ましい。図７からも明らかなように、図示されたアクティブ終端器には、後述するような抵抗切替信号及び互いに相補的なクロックＣＬＫ、ＣＬＫＢ（例えば、ＷＣＬＫ、ＷＣＬＫＢ）が与えられており、この構成では、アクティブ終端器の終端抵抗を抵抗切替信号によって変化させることができる。

ここで、例えば、メモリモジュールの表又は裏だけにＤＲＡＭが搭載されている場合と、メモリモジュールの両面にＤＲＡＭが搭載されている場合において、アクティブ終端器の終端抵抗を変化させることが好ましい。また、スロットの全てにメモリモジュールが取り付けられている場合と、スロットの一部にはメモリモジュールが取り付けられていない場合とでは、アクティブ終端器の終端抵抗を変化させることが望ましい。

これらのことを考慮して、図７に示された例では、上記したメモリモジュール、或いは、スロットの状態に応じて、アクティブ終端器の抵抗値を変化させるために、ハイレベル、又は、ローレベルの信号が、抵抗切替信号として各モジュール等からアクティブ終端器の終端制御回路に与えられている。図示された終端制御回路は、抵抗制御信号を受けると、成功制御信号に対応した論理信号”１”又は”０”を一対のＮチャンネルＭＯＳトランジスタ６１、６２のゲートに出力する。ＮチャンネルＭＯＳトランジスタ６１のドレイン及びソースには、抵抗Ｒｔｔ１の一端がそれぞれ接続されており、各抵抗Ｒｔｔ１の他端には、クロックＣＬＫ、ＣＬＫＢが与えられている。同様に、ＮチャンネルＭＯＳトランジスタ６２のドレイン及びソースには、抵抗Ｒｔｔ２の一端が接続され、他端には、クロックＣＬＫ、ＣＬＫＢが与えられている。

この構成によれば、ＮチャンネルＭＯＳトランジスタ６１、６２を選択的にＯＮ／ＯＦＦすることにより、アクティブ終端器の終端抵抗を３段階に変化させることができる。したがって、図示されたアクティブ終端器は、メモリモジュールの接続状態等を考慮して終端抵抗を変化させることができ、設計の際における自由度を増加できる。

図８を参照すると、本発明の更に他の実施形態に係るメモリ装置が示されている。このメモリ装置は、図１と同様に、マザーボード上に搭載されたコントローラ１１、当該コントローラ１１に接続されたデータバス１３、データバス１３と電気的に接続されたコネクタ１２ａ、１２ｂとを備えている。更に、コネクタ１２ａには、スタブ１７ａを介して、メモリモジュール上に配置されたメモリユニットとしてのＤＲＡＭ１６f１及び１６r１が接続されており、また、コネクタ１２bには、ＤＲＡＭ１６ｆ２、１６ｒ２がスタブ１７ｂを介して接続されている。これらＤＲＡＭには、図４の場合と同様に、それぞれアクティブ終端器が設けられている。このアクティブ終端器は、図５に示された回路と同様な構成を備えている。

一方、図示されたコントローラ１１にも、図２に示された終端器と同様な終端器が設けられている。ここで、図示されたコントローラ１１の制御器２０１は、コントローラ１１のアクティブ終端器２０及び、図示されたＤＲＡＭ１６ｆ１、１６ｒ１、１６ｆ２、１６ｆ２における各終端器とを後述する手順で終端制御動作を行う。

更に、図示されたメモリ装置では、コントローラ１１とコネクタ１２ａとの間のインピーダンスが、当該コネクタ１２ａからＤＲＡＭ１６ｆ１及び１６ｒ１を見込むインピーダンスと、コネクタ１２ａからＤＲＡＭ１６ｆ２及び１６ｒ２を見込む並列インピーダンスと等しくなるように、見かけのインピーダンスが調整されている。このため、データバス１３には、集中定数回路として抵抗Ｒｓｏが接続され、また、スタブ１７ａ及び１７ｂには、それぞれ抵抗Ｒｓ１及びＲｓ２がそれぞれ接続されている。この例では、これら抵抗Ｒｓｏ、Ｒｓ１及びＲｓ２の抵抗値を、データバス１３の特性インピーダンスＺｏとすると、Ｚｏ/３となるように調整されている。この結果、図示されたメモリ装置は、コントローラ１１、ＤＲＡＭ１６f１、１６r１、ＤＲＡＭ１６f２、１６r２とをスター結合した構成を有し、且つ、データ送信側となるそれぞれの端末（例えば、コントローラ、或いは、各ＤＲＡＭ）から見た場合、スター結合を構成する各線路のインピーダンスは等しくなりデータの反射を防止できる。

このことは、コントローラ１１及び各ＤＲＡＭのそれぞれに接続されたデータバス１３の分岐前のインピーダンスと、当該データバス１３の分岐前から分岐後側を見た時のインピーダンスが実質的に等しくなるように、コントローラ１１と複数のＤＲＡＭ間の前記データバス１３、コネクタ、抵抗、及び、スタブを含む接続が行われていることを意味している。また、図示された例を一般化すると、コントローラ１１と複数のＤＲＡＭとが、同じ特性インピーダンスＺ０の配線ｎ本が分岐点に対しそれぞれ抵抗値Ｚ０／ｎを有する抵抗を介して接続され、これによって、インピーダンス整合が行われていることが分かる。なお、Ｒｓ０を接続しなくても、マザーボードとメモリモジュールの配線の特性インピーダンスを調整することにより同様の効果が実現できるのは言うまでもない。

上記したように、インピーダンス整合を維持した状態で、データの書込、読出を行うために、以下のような終端制御動作が行われる。まず、コントローラ１１の制御の下に、コネクタ１２ａに接続されたＤＲＡＭ１６ｆ１、又は、１６ｒ１からデータを読み出す場合について説明すると、この場合、読出データの送信側となるスロットのＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器は、インアクティブ状態に置かれ、他方、データの受信側となるコントローラ１１のアクティブ終端器２０は、アクティブ状態に置かれると共に、他のＤＲＡＭ１６ｆ２、１６ｒ２のアクティブ終端器をアクティブ状態、即ち、動作状態にする。

一方、コントローラ１１のアクティブ終端器２０の制御器２０１は、コネクタ１２ｂに接続されたＤＲＡＭ1６ｆ２、１６ｒ２からデータを読み出す場合、これらＤＲＡＭ1６ｆ２、１６ｒ２のアクティブ終端器をインアクティブ状態、即ち、不動作状態にすると共に、コネクタ１２ａに接続されたＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器を動作状態にする。このとき、データの受信側であるコントローラ１１のアクティブ終端器２０もアクティブ状態に置かれる。このように、ＤＲＡＭからの読出動作の場合、コントローラ１１のアクティブ終端器２０は動作状態に置かれることは前述した図２の場合と同様である。

一方、コネクタ１２ａに接続されたＤＲＡＭ１６f１、１６r１にデータを書き込む場合、ＤＲＡＭ１６ｆ１、１６ｒ１及びＤＲＡＭ1６ｆ２、１６ｒ２のアクティブ終端器は、コントローラ１１の制御のもとに動作状態におかれる。更に、コネクタ１２ｂに接続されたＤＲＡＭ１６f２、１６r２にデータを書き込む場合にも、ＤＲＡＭ１６ｆ１、１６ｒ１及びＤＲＡＭ1６ｆ２、１６ｒ２のアクティブ終端器は、コントローラ１１の制御のもとに動作状態におかれる。このとき、データの送信側となるコントローラ１１のアクティブ終端器２０はインアクティブ状態、即ち、開放状態に置かれる。

上記した動作を行うコントローラ１１のアクティブ終端器２０、及び、各ＤＲＡＭにおけるアクティブ終端器は、それぞれ図２及び図５に示された回路と同様な回路によって実現できるから、ここでは、説明を省略する。

上記した終端制御動作は、データの送信側のアクティブ終端器をインアクティブ状態にし、データの受信側のアクティブ終端器を全てアクティブ状態にする場合について説明した。しかし、データの送信側のうち、データ送信対象のアクティブ終端器を選択的にインアクティブ状態にし、他方、データの受信側を構成する複数のアクティブ終端器（例えば、複数のＤＲＡＭに設けられたアクティブ終端器）のうち、データ受信対象のアクティブ終端器だけをインアクティブ状態にし、他のアクティブ終端器をアクティブ状態にしても良い。この場合、データ受信対象のＤＲＡＭは、他のＤＲＡＭのアクティブ終端器によって終端されていることになる。

この動作をより具体的に説明すると、コネクタ１２ａに接続されたＤＲＡＭ１６ｆ１、１６ｒ１からデータを読み出す場合、これらＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器をインアクティブ状態にすると共に、他のＤＲＡＭ１６ｆ２、１６ｒ２をアクティブ状態にする一方、コントローラ１１のアクティブ終端器２０をアクティブ状態にする。また、コネクタ１２ｂに接続されたＤＲＡＭ１６ｆ２、１６ｒ２から読出動作を行う場合、これらＤＲＡＭ１６ｆ２、１６ｒ２のアクティブ終端器をインアクティブ状態にする一方、他のＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器をアクティブ状態にし、且つ、コントローラ１１のアクティブ終端器２０をアクティブ状態にする。このように、送信側のアクティブ終端器を選択的にインアクティブ状態にし、受信側を構成するコントローラ１１のアクティブ終端器をアクティブ状態にする動作は、前述した例と同様である。

次に、コネクタ１２ａに接続されたＤＲＡＭ１６ｆ１、１６ｒ１に対してデータを書き込む場合、コントローラ１１は、コントローラ１１のアクティブ終端器２０をインアクティブ状態にし、他方、データ書込対象のＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器だけをインアクティブ状態にし、他のＤＲＡＭ１６ｆ２、１６ｒ２のアクティブ終端器をアクティブ状態にする。同様に、ＤＲＡＭ１６ｆ２、１６ｒ２にデータを書き込む場合、そのアクティブ終端器をインアクティブ状態にする一方、コントローラ１１のアクティブ終端器２０のアクティブ終端器をインアクティブ状態にし，データ書込対象とはならないＤＲＡＭ１６ｆ１、１６ｒ１のアクティブ終端器をアクティブ状態にするような終端制御動作が行われる。この終端制御動作はコントローラ１１の制御器２０１によって行われる。この終端制御動作によっても、インピーダンスの整合を取った状態で、データの送受信が可能である。

上記した実施形態では、データの書込の際、データを受信するスロットのＤＲＡＭのアクティブ終端器を動作状態、他のスロットのアクティブ終端器を動作状態にし、データを送信するコントローラ１１側のアクティブ終端器を不動作状態にして、インピーダンス整合を行っている。この場合、データを受信するスロットのＤＲＡＭのアクティブ終端器を開放状態、即ち、インアクティブ状態にし、他のＤＲＡＭのアクティブ終端器を動作状態、即ち、アクティブ状態にする制御を行っても、インピーダンス整合が取れ、反射波を防止できる。

図９を参照すると、図８に示されたメモリ装置のデータバス構成に適したクロックバス構成を備えたメモリ装置が示されている。図示されたメモリ装置のクロックバス３１ａ、３１ｂは、図８に示されたデータバス１３と同様に、それぞれスター結合されている。即ち、クロックバス３１ａについて言えば、コントローラ１１と抵抗Ｒｓ０との間のインピーダンスが、当該抵抗Ｒｓｏ以降の合成されたインピーダンスに等しくなるように、設定されている。このため、クロックバス３１ａ及び３１ｂにはそれぞれ抵抗Ｒｓ０が挿入されると共に、スタブ３３ａ、３３ｂ、３３ｃ、３３ｄに、抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３、及び、Ｒｓ４が挿入されている。この例では、これら抵抗Ｒｓ１、Ｒｓ２、Ｒｓ３、及び、Ｒｓ４の抵抗値は、それぞれＺ０／３に選ばれている。なお、Ｒｓ０を接続しなくても、マザーボードとメモリモジュールの配線の特性インピーダンスを調整することにより同様の効果が実現できるのは言うまでもない。

図９に示されたメモリ装置のＤＲＡＭ１６ｆ１、１６ｒ１、及び、ＤＲＡＭ１６ｆ２、１６ｒ２は、クロックバス３１ａ、３１ｂの終端として６００Ωの差動結合終端抵抗Ｒｔｔ１１〜Ｒｔｔ２２が接続されており、これら差動結合終端抵抗Ｒｔｔ１１〜Ｒｔｔ２２を接続することによって、クロックパルスの反射、波形の劣化を防止できる。

この例に示されたクロックバストポロジを図８に示されたデータバス１３のトポロジと組み合わせることにより、データバス1３及びクロックバス双方における反射による影響を軽減できると言う利点がある。

図１、４、及び８に示した実施形態では、主に、データバスについて説明したが、コマンドアドレスバスにおいても同様な構成及び制御動作が行われる。より具体的に説明すると、コマンドアドレスバスに接続され、且つ、コマンドアドレスバスにおける終端制御を行うコントローラは、コマンドアドレスバスを終端するアクティブ終端器を備え、当該アクティブ終端器は、メモリユニットに対してコマンドアドレスを送信する際に、インアクティブ状態に置かれるか、アクティブ状態に置かれる。

本発明の一実施形態に係るメモリ装置を示す配線図である。 図１のメモリ装置のコントローラに使用されるアクティブ終端器を示す図である。 図１に示されたメモリ装置に適用可能なクロックバスのトポロジを示す図である。 本発明の他の実施形態に係るメモリ装置を説明するための配線図である。 図４にメモリユニットとして示されたＤＲＡＭに使用されるアクティブ終端器を示す回路図である。 図４に示されたメモリ装置に適用できるクロックバスを説明するための配線図である。 図４にメモリユニットとして示されたＤＲＡＭのクロックに使用できるアクティブ終端器の一例を示す回路図である。 本発明の更に他の実施形態に係るメモリ装置のデータバスに係るトポロジを示す図である。 図８に示されたメモリ装置に適用できるクロックバストポロジを示す図である。

符号の説明

１１ コントローラ
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ コネクタ
１３ データバス
１５ 終端器
１６ｆ１、１６ｒ１、１６ｆ２、１６ｒ２ ＤＲＡＭ
２０ アクティブ終端器
２０１ 制御器

Claims (33)

1. 互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスに電気的に接続された複数のメモリユニットとを備えたメモリ装置において、前記一対のクロックバスのクロックコントローラとは反対側の他端には、終端抵抗が接続されており、これによって、前記一対のクロックバスは差動結合終端されていることを特徴とするメモリ装置。
2. 請求項１において、前記メモリユニットは前記一対のクロックバスに対して、一対のコネクタを介して接続されており、前記終端抵抗と、当該終端抵抗に最も近い一対のコネクタ間のクロックバス区間は実質的に分布乗数回路として扱うことができる長さを有していることを特徴とするメモリ装置。
3. 請求項２において、前記クロックバス区間のインピーダンスは実質的に分布乗数回路の特性インピーダンスによって規定できることを特徴とするメモリ装置。
4. 請求項２乃至３のいずれかにおいて、前記コントローラと当該コントローラの最も近いコネクタ間のクロックバス区間は、他のコネクタ間のクロックバス区間よりも長いことを特徴とするメモリ装置。
5. 請求項４において、前記コントローラに対して最も近接した一対のクロックバス区間には、反射防止用の容量が接続されていることを特徴とするメモリ装置。
6. 請求項１において、更に、前記複数のメモリユニットを複数のコネクタを介して接続するデータバスと、当該バスの一端に接続され、該バスを介して前記各メモリユニットとの間で、データの送受を行うデータバスコントローラとを備えていることを特徴とするメモリ装置。
7. 請求項６において、前記データバスコントローラは、前記各メモリユニットからデータを読み出す際にアクティブ状態になり、且つ、各メモリユニットに対してデータを書き込む際にインアクティブ状態に維持されるアクティブ終端器を有していることを特徴とするメモリ装置。
8. 請求項７において、前記データバスコントローラとは反対側の前記データバスの端部には、直列に接続された一対の抵抗によって構成された終端抵抗が接続され、前記データバスは一対の抵抗の共通接続点に接続され、これによって、データバスの他端は、終端されていることを特徴とするメモリ装置。
9. 請求項８において、前記データバスコントローラと最も近接した位置に設けられたコネクタとの間には、反射を緩和するための容量が接続されていることを特徴とするメモリ装置。
10. 互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスにそれぞれ電気的に接続された複数のメモリユニットとを備えたメモリ装置において、前記メモリユニットは、前記一対のクロックバスを終端する差動結合終端回路を備えていることを特徴とするメモリ装置。
11. 請求項１０において、前記差動結合終端回路は、前記メモリユニット内に内蔵されていることを特徴とするメモリ装置。
12. 請求項１０において、前記差動結合終端回路は、前記メモリユニットの外側に外付けされていることを特徴とするメモリ装置。
13. 請求項１０乃至１２のいずれかにおいて、前記一対のクロックバスは、分岐された形で、各メモリユニットに接続されており、前記差動結合終端回路は、メモリユニットの前記分岐されたクロックバス間に接続されていることを特徴とするメモリ装置。
14. 互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスにそれぞれ電気的に接続された複数のメモリユニットとを備えたメモリ装置において、前記メモリユニットは、前記一対のクロックバスを終端するアクティブ終端器を備えていることを特徴とするメモリ装置。
15. 請求項１０乃至１４のいずれかにおいて、更に、前記複数のメモリユニットとの間でデータの書込／読出動作を行うデータバスコントローラと、当該データバスコントローラと前記各メモリユニットを接続するデータバスとを有していることを特徴とするメモリ装置。
16. 請求項１５において、前記データバスコントローラは、各メモリユニットからデータを読出す際にアクティブ状態となり、各メモリユニットにデータを書込む際にインアクティブ状態となるアクティブ終端器を備えていることを特徴とするメモリ装置。
17. 請求項１６において、前記各メモリユニットは、データの読出の際にインアクティブ状態となり、データの書込の際にアクティブ状態となるアクティブ終端器を備え、当該アクティブ終端器によって、前記データバスを終端することを特徴とするメモリ装置。
18. 請求項１６において、前記メモリ装置は、メモリユニットを有するスロットをバス上に複数備えていると共に、前記各メモリユニットは、データの読出の際にインアクティブ状態となるアクティブ終端器を有し、前記アクティブ終端器は、データの書込の際に書き込み対象となるメモリユニットを含むスロットのメモリユニットではインアクティブ状態となり、それ以外のスロットの少なくとも一つのメモリユニットではアクティブ状態となるように構成されており、当該アクティブ終端器は前記バスのうち、データバスを終端していることを特徴とするメモリ装置。
19. 請求項１において、更に、前記複数のメモリユニットを複数のコネクタを介して接続するコマンドアドレスバスと、当該コマンドアドレスバスの一端に接続され、該コマンドアドレスバスを介して前記各メモリユニットとの間で、データの送受を行うバスコントローラとを備えていることを特徴とするメモリ装置。
20. 請求項１９において、前記バスコントローラは、前記各メモリユニットからデータを受信する際にアクティブ状態になり、且つ、各メモリユニットに対してコマンドアドレスデータを書き込む際にインアクティブ状態に維持されるアクティブ終端器を有していることを特徴とするメモリ装置。
21. 請求項１１において、前記差動結合終端回路は、ＭＯＳトランジスタと抵抗を有し，ＭＯＳトランジスタのソース及びドレインには抵抗が接続され、アクティブ時にはＭＯＳトランジスタをＯＮ、インアクティブ時にはＭＯＳトランジスタをＯＦＦとなるアクティブ終端器であることを特徴とするメモリ装置。
22. コネクタ及びスタブを介して分岐された形で、バスに対して電気的に接続された複数のメモリユニットと、前記バスの一端に接続され、前記複数のメモリユニットの読出、書込を制御するコントローラとを有するメモリ装置において、前記コントローラ及び前記各メモリユニットのそれぞれに接続されたバスの分岐前のインピーダンスと、前記バスの分岐前から分岐後側を見た時のインピーダンスが実質的に等しくなるように、前記コントローラと前記複数のメモリユニット間の前記バス、コネクタ、抵抗、及び、スタブを含む接続が行われていることを特徴とするメモリ装置。
23. 請求項２２において、前記コントローラと前記複数のメモリユニットは、前記バスを介して、スター接続すなわち同じ特性インピーダンスＺ０の配線ｎ本が分岐点に対しそれぞれ抵抗値Ｚ０／ｎを有する抵抗を介して接続されていることを特徴とするメモリ装置。
24. 請求項２２又は２３において、前記バスはデータバス或いはコマンドアドレスバスであることを特徴とするメモリ装置。
25. 請求項２２乃至２４のいずれかにおいて、前記コントローラ及び前記各メモリユニットは、アクティブ終端器を備え、当該アクティブ終端器によって前記バスを終端することを特徴とするメモリ装置。
26. 請求項２２乃至２５のいずれかにおいて、前記コントローラと前記各メモリユニットは、互いに相補的なクロックが与えられる一対のクロックバスによって接続されていることを特徴とするメモリ装置。
27. 請求項２２乃至２５のいずれかにおいて、前記コントローラと前記各メモリユニットは、クロックバスによって接続されていることを特徴とするメモリ装置。
28. 請求項２２において、前記バスは、クロックバスであることを特徴とするメモリ装置。
29. 請求項２６において、前記コントローラと前記複数のメモリユニットとは、前記一対のクロックバスのそれぞれを介して、前記スター接続されていることを特徴とするメモリ装置。
30. 請求項２７乃至２９のいずれかにおいて、前記クロックバスは、前記各メモリユニット側で、終端抵抗によって終端されていることを特徴とするメモリ装置。
31. 互いに相補的なクロックを送出するクロックコントローラと、当該クロックコントローラに一端を接続され、前記相補的なクロックを伝送する一対のクロックバスと、当該一対のクロックバスにそれぞれ電気的に接続された複数のメモリユニットとを備え、前記クロックバスは、請求項３４に記載された構成を有することを特徴とするメモリ装置。
32. 請求項３１において、前記コントローラと前記複数のメモリユニットとは、前記一対のクロックバスのそれぞれを介して、前記スター接続されていることを特徴とするメモリ装置。
33. 請求項３１又は３２において、前記メモリユニットは、前記一対のクロックバスを終端する差動結合終端回路を備えていることを特徴とするメモリ装置。
    

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