KR20060079001A - 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템 - Google Patents

다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템 Download PDF

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KR20060079001A
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Abstract

본 발명은 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템에 관하여 개시된다. 다중의 종단 저항을 가진 멀티 드롭 버스는 반사파에 의해 발생되는 신호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높인다. 본 발명의 메모리 시스템은 버스 라인에 연결된 컨넥터에 메모리 모듈이 장착된다. 메모리 모듈은 제1 면에 제1 부하, 제2 부하 및 제1 칩을 포함하고, 제2 면에 제3 부하, 제4 부하 및 제2 칩을 포함하고, 제1 부하와 제2 부하 사이에 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀을 포함한다. 제1 부하는 제1 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖고, 제2 부하는 제1 부하와 연결되고 제2 임피던스 값을 갖고, 제1 칩은 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제3 부하는 비아 홀과 연결되고 제2 임피던스 값을 갖고, 제2 칩은 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단된다. 제2 임피던스 값은 제1 임피던스 값의 2배이다. 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하나, 이 반사파가 칩에 도달하면 칩이 종단되어있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다.
멀티 드롭 버스 구조, 메모리 시스템, 반사파, ODT 저항

Description

다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 시스템{Memory system having multi terminated multi-drop bus}
도 1은 메모리 시스템에서 멀티 드롭 방식의 신호 라인을 설명하는 도면이다.
도 2는 종래의 DDR-II 메모리 시스템에 사용되는 버스의 구조를 설명하는 도면이다.
도 3은 도 2의 DDR-II 메모리 시스템에서의 ODT 저항 조절 방법을 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 멀티 드롭 버스 구조를 갖는 메모리 시스템을 설명하는 도면이다.
도 5는 도 4의 메모리 시스템에서 Write 동작 시 버스 라인 상의 신호 전달 모습을 설명하는 도면이다.
도 6은 도 4의 메모리 시스템에서 Read 동작 시 버스 라인 상의 신호 전달 모습을 설명하는 도면이다.
도 7은 DRAM의 Write 동작 시 3Gb/s의 속도로 데이터를 전송 시켰을 때 각 칩들에서의 신호의 아이 패턴(eye pattern)을 모의 실험한 결과를 나타내는 도면이다.
도 8은 DRAM의 Read 동작 시 3Gb/s의 속도로 데이터를 전송 시켰을 때 각 칩들에서의 신호의 아이 패턴(eye pattern)을 모의 실험한 결과를 나타내는 도면이다.
본 발명은 반도체 메모리 시스템에 관한 것으로, 특히 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
DRAM은 데이터 전송 방식에 있어서 데이터 용량을 증가시키기 위해 한 채널에 여러 개의 칩이 동시에 연결되어 있는 멀티 드롭 방식(Multi Drop Method)을 채용하고 있다. 멀티 드롭 방식의 채널은 도 1에서와 같이, 하나의 신호 선(100)에 여러 개의 칩들(120, 130)이 연결되어 있는 방식이다. 칩(120, 130)이 연결되는 신호 선(100)에는 3방향으로 선이 연결되는 T자 연결 부분이 존재한다. 데이터를 전송할 때, T자 연결 부분에서 신호 선(100)의 임피던스가 달라져서 반사파가 발생한다. 이 반사파는 칩들(120, 130)이 연결된 노드들 마다 발생하므로 하나의 신호 선에 많은 칩들이 연결될수록 더 커지게 된다. 이 반사파는 데이터 전송 속도가 높을수록 전송되는 신호에 영향을 크게 미치게 되어 데이터의 전송 속도에 제약이 된다.
도 2는 DDR-II 메모리 시스템에 사용되는 버스의 구조를 설명하는 도면이다. 이를 참조하면, DDR-II 메모리 시스템(200)은 하나의 버스 라인(220)에 DRAM 콘트롤러(210)와 양면 실장형 메모리 모듈들(Dual In-Line Memory Module: 이하 "DIMM"이라 칭한다, 230, 260)이 연결된다. DDR-II 메모리 시스템(200)은 DDR SDRAM에 사용된 SSTL 버스와는 다르게, 종단(termination) 저항들(211,212, 221, 222, 241, 242)이 DRAM 콘트롤러(210)와 DRAM들(240, 250, 270, 280)의 내부에 존재한다. 이러한 종단 저항들(211,212, 241, 242, 271, 272)을 온다이 터미네이션(On Die Termination, 이하 "ODT"라고 칭한다) 저항이라 부른다. ODT 저항들(211,212, 241, 242, 271, 272)은 DRAM 칩들(240, 250, 270, 280)에 존재하는 기생 커패시턴스와 인덕턴스에 의한 부하들 때문에 생기는 영향을 감소 시켜서 SSTL 버스보다 신호 보존성을 좋게 한다.
버스 라인(220) 상의 최대한의 신호 보존성을 위해, ODT 저항들(211,212, 241, 242, 271, 272)은 도 3과 같이 조절된다. 여기서 'Write'는 DRAM들(240, 250, 270, 280)에 데이터를 저장시키는 것을 의미하고 'Read'는 DRAM들(240, 250, 270, 280)에서 데이터를 읽어 오는 것을 나타낸다. Write 동작 시 데이터를 예컨대, DRAM1(240)에 저장한다고 하면, DIMM2(260)에 존재하는 ODT 저항들(271, 272)을 온(ON)시키고 DIMM1(230)에 존재하는 ODT 저항들(241, 242)을 오프(OFF)시킨다. 이 경우 DIMM2(260)에서 계속 반사파가 발생하여 DIMM1(230)에 영향을 주는 것을 방지한다. 한편, DRAM3 칩(270)에 데이터를 저장할 경우는 반대로 DIMM1(230)의 ODT저항들(241, 242)를 온시키고 DIMM2(260)의 ODT 저항들(271, 272)을 오프시켜 DIMM1(230)에 반사파가 계속 발생하도록 하여 DIMM2(260)에 영향을 주는 것을 방지 한다.
Read 동작 시, DRAM 콘트롤러(210)의 ODT저항들(211, 212)도 온시킨다. 만약 DRAM1(240)에서 데이터를 읽어온다면 DIMM2(260)의 ODT 저항들(271, 272)은 온시키고 DIMM1(230)의 ODT 저항들(241, 242)은 오프시킨다. DRAM3(270)에서 데이터를 읽어올 시에는 반대로 DIMM1(230)의 ODT 저항들(241, 242)을 온시키고 DIMM2(260)의 ODT 저항들(271, 272)을 오프시킨다.
그런데, 이러한 DDR II메모리 시스템(200)의 멀티 드롭 버스(220)는 1Gb/s 이하의 동작 속도에서는 데이터 전송을 가능하게 하나, 그 이상의 속도에서는 반사파에 의한 영향이 커져 데이터 전송이 제약을 받는다. ODT 저항들(211, 212, 241, 242, 271, 272)이 온되어 있는 상태에서도 많은 T자 연결 부분에서 반사가 계속 일어나게 된다. 즉, DRAM1(240)에 데이터를 저장하는 경우를 생각하면, DIMM2(260)의 ODT 저항들(271, 272)이 종단되어 있으므로 DIMM2(260)에서는 반사파가 발생하지 않으나, DIMM1(230)은 DRAM 칩들(240, 250)의 입력 노드가 오픈(open) 상태이므로 반사파가 발생한다. 이 DIMM1(230)에서 발생하는 반사파는 다시 DIMM1(230)의 커넥터를 통과하는데, 커넥터는 T자 연결 부분이므로 반사파를 다시 발생시켜 DRAM1(240)에서 데이터를 저장하는데 있어 신호 간섭(ISI)으로 작용하여 신호 보존성을 나쁘게 한다. 또한, DIMM1(230)에서 생긴 반사파 중 DRAM controller(210)로 진행한 신호는 다시 반사파를 발생시켜 다시 DRAM1(240)에 신호 간섭(ISI)으로 영향을 미치게 된다.
DIMM2(260)에 있는 DRAM들(270, 280)에 데이터를 저장하거나 독출하는 동작 에서도 마찬가지로 오프 상태인 ODT 저항들(271, 272)에 의한 반사파가 DIMM2(260)에 신호 간섭(ISI)으로 영향을 미치게 된다. 또한, ODT저항이 온 상태인 DIMM1(230)에서도 두개의 칩들 중 하나의 DRAM1(240)의 ODT 저항(241, 242)이 온 상태이므로 오프된 ODT 저항을 포함하는 DRAM2(250)에서 반사파를 발생하게 된다.
그러므로, DDR-II 메모리 시스템에 사용된 버스 구조를 개선하여 반사파가 발생하는 것을 줄이고 그 동작 속도가 3Gb/s까지 증가될 수 있는 새로운 구조의 멀티 드롭 버스의 존재가 요구된다.
본 발명의 목적은 다중 종단 저항을 갖는 멀티 드롭 버스 구조의 메모리 시스템을 제공하는 데 있다.
본 발명의 다른 목적은 멀티 드롭 방식의 메모리 모듈을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 일면에 따른 멀티 드롭 방식의 버스 구조를 갖는 메모리 시스템은 적어도 하나 이상의 버스 라인: 버스 라인에 연결되는 컨넥터; 및 적어도 하나 이상의 메모리 칩을 포함하고, 메모리 칩 내부의 종단 저항과 메모리 칩이 연결되는 배선의 특성 임피던스가 동일하게 제1 임피던스 값을 갖고, 컨넥터에 장착되는 메모리 모듈을 포함한다.
본 발명의 바람직한 실시예에 따라, 메모리 시스템은 버스 라인과 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 메모리 콘트롤러를 더 포함하고, 제1 임피던스 값은 제2 임피던스 값의 2배인 것이 바람직하다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 멀티 드롭 방식의 버스 구조를 갖는 메모리 시스템은 버스 라인; 버스 라인과 연결되는 단자가 제1 임피던스 값을 갖는 저항으로 종단되는 메모리 콘트롤러; 버스 라인 상에, 메모리 콘트롤러로부터 제1 임피던스 값이 되는 지점에 연결되는 컨넥터; 컨넥터에 장착되는 메모리 모듈을 포함하고, 메모리 모듈은 메모리 모듈의 제1 면에, 컨넥터와 연결되고 제1 임피던스 값을 갖는 제1 부하; 제1 부하와 연결되고 제2 임피던스 값을 갖는 제2 부하; 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 제1 칩; 제1 부하와 제2 부하 사이에, 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀; 메모리 모듈의 제2 면에, 비아 홀과 연결되고 제2 임피던스 값을 갖는 제3 부하; 및 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 제2 칩을 포함한다. 바람직하기로, 제2 임피던스 값이 제1 임피던스 값의 2배인 것이 적합하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 메모리 모듈은 메모리 모듈의 제1 면에, 메모리 모듈의 전극과 연결되고 제1 임피던스 저항 값을 갖는 제1 부하; 제1 부하와 연결되고 제2 임피던스 값을 갖는 제2 부하; 제2 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 제1 칩; 제1 부하와 제2 부하 사이에, 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀; 메모리 모듈의 제2 면에, 비아 홀과 연결되고 제2 임피던스 값을 갖는 제3 부하; 및 제3 부하와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 제2 칩을 포함한다. 바람직하기로, 제2 임피던스 값이 제1 임피던스 값의 2배인 것이 적합하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 멀티 드롭 버스 구조를 갖는 메모리 시스템을 설명하는 도면이다. 이를 참조하면, 메모리 시스템(400)은 4개의 칩들, 예컨대 DRAM 칩들(440, 450, 470, 48)이 멀티 드롭 버스 구조로 하나의 버스 라인(420)에 연결된다. 버스 라인(420)에는 메모리 콘트롤러(410)와 제1 및 제2 메모리 모듈들(430, 460)이 컨넥터들(421, 422)을 통하여 연결된다. 제1 칩(450)과 제2 칩(460)은 제1 메모리 모듈(430)에 장착되고, 제3 칩(470)과 제4 칩(480)은 제2 메모리 모듈(460)에 장착된다. 메모리 콘트롤러(410)와 제1 컨넥터(421) 사이의 버스 라인(420) 부하를 제1 임피던스(Z0)라고 가정하고, 제1 컨넥터(421)와 제2 컨넥터(422) 사이의 버스 라인(420) 부하도 동일하게 제1 임피던스(Z0)라고 가정한다.
메모리 콘트롤러(410)는 하나의 입출력 단자에 송신부(412)와수신부(413)가 연결되고 제1 ODT 저항(411)이 연결된다. 제1 ODT 저항(411)은 터미네이션 전압(VTT)과 입출력 단자 사이에 제1 임피던스(Z0)를 갖는다.
제1 메모리 모듈(430)의 앞면은 제1 컨넥터(421)와 연결되는 제1 부하(431), 제1 부하(431)에 연결되는 제2 부하(433), 그리고 제2 부하와 연결되는 제1 칩 (440)을 포함한다. 제1 메모리 모듈(430)의 뒷면은 앞면의 제1 부하(431)와 제2 부하 사이에 제1 메모리 모듈(430)의 인쇄 회로 기판을 관통하는 비아 홀(432)과 연결되는 제3 부하(434), 그리고 제3 부하(434)와 연결되는 제2 칩(450)을 포함한다. 비아 홀(432)은 도전성이 높은 금속 물질로 매립된다.
제1 부하(431)은 제1 임피던스(Z0)를 갖고, 제2 및 제3 부하(433, 434)는 제2 임피던스(2Z0)를 갖는다. 제2 임피던스(2Z0)는 제1 임피던스(Z0)의 2배로 설정되는 것이 바람직하다. 제1 칩(440)은 제1 부하(433)와 연결되는 입출력 단자에 송신부(442)와 수신부(443)가 연결되고 제2 ODT 저항(441)이 연결된다. 제2 ODT 저항(441)은 제2 임피던스(2Z0)를 갖는다. 제2 칩(450)은 제1 칩(440)과 동일한 구성을 갖는다.
제2 메모리 모듈(460)도 제1 메모리 모듈(460)과 마찬가지로, 그 앞면에 제2 컨넥터(422)와 연결되는 제4 부하(461), 제4 부하(461)과 연결되는 제5 부하(463), 그리고 제5 부하(463)와 연결되는 제3 칩(470)을 포함한다. 제2 메모리 모듈(460)의 뒷면에는 앞면의 제4 부하(461)와 제5 부하(463) 사이에 제2 메모리 모듈(460)의 인쇄 회로 기판을 관통하는 비아 홀(462)과 연결되는 제6 부하(464), 그리고 제6 부하(434)와 연결되는 제4 칩(480)을 포함한다. 비아 홀(462)는 도전성이 높은 금속 물질로 매립된다. 제3 칩(470)과 제4 칩(480)은 제1 칩(440)과 동일한 구성을 갖는다. 제4 부하(461)는 제1 임피던스(Z0)를 갖고, 제5 및 제6 부하(463, 464)는 제2 임피던스(2Z0)를 갖는다.
이러한 메모리 시스템(400)에서는 ODT 저항들(411, 441)이 모든 칩들(410, 440, 450, 470, 480) 내부에 존재하고 항상 동작하는 상태에 있다. 예컨대, DDR-II DRAM 칩들로 구성되는 메모리 시스템(400)에 사용되는 ODT 저항(441)은 4개의 DRAM 칩들(440, 450, 470, 480) 중 하나만 동작한다. 메모리 시스템(400)에서 컨넥터들(421, 422)과 비아 홀들(432, 462)과 같이 T자 연결이 존재하는 곳에서는 단일 반사파가 발생하게 된다. 그러나 이 반사파는 각 DRAM칩들(440, 450, 470, 480)에 도달하면 ODT 저항들(441)이 종단되어있는 상태이므로, 다중의 반사파를 발생시키지 않고 사라지게 된다. 따라서 종래의 DDR-II 메모리 시스템(200, 도2) 보다 채널의 신호 보존성이 좋아진다.
도 5는 도 4의 메모리 시스템(400)에서 Write 동작 시 버스 라인의 신호 전달 모습을 설명하는 도면이다. 이를 참조하면, 메모리 콘트롤러(410)의 송신부(412)에서 신호가 전송되면 제1 메모리 모듈(430)과 연결되는 제1 컨넥터(421)에서 처음으로 반사가 발생된다. 이 때, 메모리 콘트롤러(410)의 송신부(412)에서 전송되는 신호의 크기를 1이라고 하면, 메모리 콘트롤러(410)로 반사되어 오는 신호는 -1/3의 크기를 지닌다. 이 반사된 신호는 메모리 콘트롤러(410) 내부의 제1 ODT 저항(411)에 의해 제거된다.
한편, 제1 메모리 모듈(430)로 전달되는 신호는 1/3의 크기를 지닌다. 그런데, 제1 메모리 모듈(430)의 비아 홀(432)에서 1/6의 크기로 나뉘어져 제1 및 제2 칩(440, 450)으로 전달된다. 이 경우, 비아 홀(432)에서 바라보이는 특성 임피던스는 제1 임피던스(Zo)를 갖게 되어 제1 부하(431)의 제1 임피던스(Z0)와 일치하므로, 반사파가 발생하지 않는다. 이와 같은 이유로 제2 메모리 모듈(460)로 전달되 는 신호도 반사파를 발생시키지 않는다. 따라서, Write 시 제1 메모리 모듈(430)과 연결되는 제1 컨넥터(421)에서 생긴 반사파는 신호 간섭(ISI)으로 작용하지 않는다. 이 때, 최종적으로 DRAM 칩들(440, 450, 470, 480)에 전달되는 신호는 1/6의 크기를 가진다.
도 6은 도 4의 메모리 시스템(400)에서 Read 동작 시 버스 라인의 신호 전달 모습을 설명하는 도면이다. 이를 참조하면, 예컨대, 제1 칩(440)에서 메모리 콘트롤러(410)로 신호가 전송되면, 제1 메모리 모듈(430)의 비아 홀(432)에서 처음으로 반사가 발생된다. 이 때, 제1 칩(440)에서 전송되는 신호의 크기를 1이라고 하면, 제1 칩(440)으로 반사되어 오는 신호는 -1/4의 크기를 지닌다. 이 반사된 신호는 제1 칩(440)의 제2 ODT 저항(441)에 의해 제거된다.
한편, 제1 메모리 모듈(430)의 비아 홀(432)를 통과하여 제1 부하(431)로 전달되는 신호는 1/2의 크기를 가진다. 이 신호는 제1 메모리 모듈(430)이 연결되는 제1 컨넥터(421)에서 두 번째로 반사가 발생된다. 이 때 제1 메모리 모듈(430)로 -1/6의 크기로 반사파가 발생하나, 이 반사파는 다시 제1 칩(441)의 제2 ODT 저항(441)에 의해 제거된다. 제1 컨넥터(421)를 지나 메모리 콘트롤러(410)와 제2 메모리 모듈(460)로 각각 1/6의 크기를 지닌 신호들이 전달된다. 제2 메모리 모듈(460)로 전달되는 신호는 제3 및 제4 칩들(470, 480)에 의해 종단되므로 반사파를 발생시키지 않는다. 또한, 메모리 콘트롤러(410)로 전달된 신호도 반사파를 발생시키지 않는다.
따라서, Read 시 제1 메모리 모듈(430)과 연결되는 제1 컨넥터(421)에서 생 긴 반사파는 신호 간섭(ISI)로 작용하지 않는다. 최종적으로 메모리 콘트롤러(410)에 전달된 신호는 1/6의 크기를 가지므로 Write 동작 시와 동일한 신호 전달 폭을 유지한다.
본 발명의 멀티 드롭 버스 구조의 메모리 시스템(400)에서, 제1 내지 제4 칩들(440, 450, 470, 480)에 DRAM을 채용한 경우에 Write 동작 모드나 Read 동작 모드에서 모두 같은 신호 전송 폭을 유지하기 위해 전류 모드 전송 회로가 사용될 수 있다.
도 7은 DRAM의 Write 동작 시 3Gb/s의 속도로 데이터를 전송 시켰을 때 각 칩들(440, 450, 470, 480)에서의 신호의 아이 패턴(eye pattern)의 모의 실험 결과를 나타내는 도면이다. 종래의 DDR-II 메모리 시스템(200, 도 2)에서는 1Gb/s이상의 전송 속도에서는 신호의 아이가 닫혀 데이터를 판별 할 수 없었지만, 본 발명의 메모리 시스템 버스에서는 3Gb/s에서도 데이터를 판별할 수 있을 만큼 아이가 열려있다.
도 8은 DRAM의 Read동작 시 3Gb/s의 속도로 각 칩들(440, 450, 470, 480)에서 데이터를 전송하였을 때 메모리 콘트롤러(410)에서의 신호의 아이 패턴의 모의 실험 결과를 나타내는 도면이다. 역시 신호를 판별 할 수 있을 만큼 신호의 아이가 열려 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, DDR-II 메모리 시스템에 멀티 드롭 버스 구조를 채용하여 반사파를 감소시키고 채널의 신호 보존성을 향상시킨다. 또한, DDR-II 메모리 시스템의 고속 동작을 가능케 한다. 또한, 멀티 드롭 버스 구조는 기존의 DRAM 버스 구조와 비슷한 구조를 지니므로, 쉽게 사용될 수 있고 칩 수를 더 줄이거나 늘려도 동작 가능하다.
본 발명은 멀티 드롭 버스에서 반사파에 생기는 부호간 간섭 현상(ISI)를 줄여 데이터 전송 속도를 높이는 다중의 종단 저항을 가진 멀티 드롭 버스이다. 본 발명의 버스에서 컨넥터와 비아 홀과 같은 T자 연결 부분이 존재하는 곳에서 단일 반사파가 발생하게 되나 이 반사파가 각 칩에 도달하면 칩이 종단 되 있는 상태이므로 다중의 반사파를 발생시키지 않고 사라지게 된다. 따라서 종래의 DDR-II DRAM 버스에서 발생하는 반사파를 감소시켜 채널의 신호 보존성이 좋아지므로 고속의 멀티 드롭 채널로 사용될 수 있다. 또한 기존의 DRAM 버스 방식과 비슷한 구조를 지니므로 쉽게 사용될 수 있고 칩 수를 더 줄이거나 늘려도 동작 가능하다는 장점을 지닌다.

Claims (9)

  1. 멀티 드롭 방식의 버스 구조를 갖는 메모리 시스템에 있어서,
    버스;
    상기 버스 라인 상에 연결되는 컨넥터; 및
    적어도 하나 이상의 메모리 칩을 포함하고, 상기 메모리 칩 내부의 종단 저항과 상기 메모리 칩이 연결되는 배선의 특성 임피던스가 동일하게 제1 임피던스 값을 갖고, 상기 컨넥터에 장착되는 메모리 모듈을 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 시스템은
    상기 버스와 연결되는 단자가 제2 임피던스 값을 갖는 저항으로 종단되는 메모리 콘트롤러를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 상기 메모리 시스템은
    상기 제1 임피던스 값이 상기 제2 임피던스 값의 2배인 것을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 모듈은
    상기 메모리 모듈의 제1 면에, 상기 컨넥터와 연결되는 제1 부하;
    상기 제1 부하와 연결되고, 상기 제1 임피던스 값을 갖는 제2 부하;
    상기 제2 부하와 연결되는 단자가 상기 제1 임피던스 값을 갖는 저항으로 종단되는 제1 칩;
    상기 제1 부하와 상기 제2 부하 사이에, 상기 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀;
    상기 메모리 모듈의 제2 면에, 상기 비아 홀과 연결되고 상기 제1 임피던스 값을 갖는 제3 부하; 및
    상기 제3 부하와 연결되는 단자가 상기 제1 임피던스 값을 갖는 저항으로 종단되는 제2 칩을 구비하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 상기 제1 부하는
    상기 제1 임피던스 값의 반에 해당하는 임피던스 값을 갖는 것을 특징으로 하는 메모리 시스템.
  6. 멀티 드롭 방식의 버스 구조를 갖는 메모리 시스템에 있어서,
    버스;
    상기 버스와 연결되는 단자가 제1 임피던스 값을 갖는 저항으로 종단되는 메모리 콘트롤러;
    상기 버스 라인 상에, 상기 메모리 콘트롤러로부터 상기 제1 임피던스 값을 갖는 지점에 연결되는 컨넥터;
    상기 컨넥터에 장착되는 메모리 모듈을 구비하고,
    상기 메모리 모듈은
    상기 메모리 모듈의 제1 면에, 상기 컨넥터와 연결되고 상기 제1 임피던스 값을 갖는 제1 부하;
    상기 제1 부하와 연결되고 제2 임피던스 값을 갖는 제2 부하;
    상기 제2 부하와 연결되는 단자가 상기 제2 임피던스 값을 갖는 저항으로 종단되는 제1 칩;
    상기 제1 부하와 상기 제2 부하 사이에, 상기 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀;
    상기 메모리 모듈의 제2 면에, 상기 비아 홀과 연결되고 상기 제2 임피던스 값을 갖는 제3 부하; 및
    상기 제3 부하와 연결되는 단자가 상기 제2 임피던스 값을 갖는 저항으로 종단되는 제2 칩을 구비하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 메모리 시스템은
    상기 제2 임피던스 값은 상기 제1 임피던스 값의 2배인 것을 특징으로 하는 메모리 시스템.
  8. 메모리 모듈에 있어서,
    상기 메모리 모듈의 제1 면에, 상기 메모리 모듈 전극과 연결되고 제1 임피 던스 저항 값을 갖는 제1 부하;
    상기 제1 부하와 연결되고 제2 임피던스 값을 갖는 제2 부하;
    상기 제2 부하와 연결되는 단자가 상기 제2 임피던스 값을 갖는 저항으로 종단되는 제1 칩;
    상기 제1 부하와 상기 제2 부하 사이에, 상기 메모리 모듈의 인쇄 회로 기판을 관통하는 비아 홀;
    상기 메모리 모듈의 제2 면에, 상기 비아 홀과 연결되고 상기 제2 임피던스 값을 갖는 제3 부하; 및
    상기 제3 부하와 연결되는 단자가 상기 제2 임피던스 값을 갖는 저항으로 종단되는 제2 칩을 구비하는 것을 특징으로 하는 메모리 모듈.
  9. 제6항에 있어서, 상기 메모리 모듈은
    상기 제2 임피던스 값이 상기 제1 임피던스 값의 2배인 것을 특징으로 하는 메모리 모듈.
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