JP2009540633A - 段階的オンダイターミネーションを備えた集積回路 - Google Patents
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Abstract
Description
本発明は、高速信号システムおよびコンポーネントに関する。
高速信号線は、一般に、信号線の特性インピーダンスと整合するように選択された抵抗負荷によって終端され、それによって、望ましくない反射を打ち消す。歴史的には、終端素子は、マザーボードまたは他のプリント回路基板上の金属トレースに接続されたディスクリート抵抗器によって実現されていた。最近になって、特に高帯域幅メモリシステムの領域では、オンダイターミネーション構造が、例えば、メモリ装置またはメモリコントローラの集積回路ダイ上に設けられている。
複数の段階的オンダイターミネーションからもたらされる改善された信号特性を有する信号システムが、様々な実施形態において開示される。一実施形態において、多重モジュールメモリシステム内の各メモリ装置は、着信高速信号線ごとに複数のオンダイターミネーション構造を含み、当メモリモジュールが着信信号の目的地かどうかに従って、複数の異なる終端負荷のいずれかを信号線に切り替え可能に結合できるようにする。例えば、特定の実施形態において、2モジュールメモリシステム内の各メモリ装置には、着信データ線当たり2つの終端構造が含まれ、これらの2つの終端構造内の負荷素子が、異なるインピーダンス値によって実現されるか、または異なるインピーダンス値を有するようにプログラムされ、それによって、所与のメモリモジュールが高速信号の目的地かどうかに応じて、その所与のメモリモジュール内において比較的高負荷の終端と比較的低負荷の終端との間の選択を可能にする。したがって、書き込み動作中に、高負荷終端(本明細書ではハード終端と呼ぶ)を、選択されなかった(例えば、アドレス指定されなかった)メモリモジュールのメモリ装置内における高速信号線に切り替え可能に接続して、伝送線負荷整合を提供してもよく、他方で、低負荷終端(本明細書ではソフト終端と呼ぶ)を、選択されたメモリモジュールにおけるメモリ装置内から選択されたメモリ装置の内部の高速信号線に切り替え可能に接続して、着信信号を過度に減衰せずに、エネルギ吸収の望ましいレベルを提供(例えば、反射を打ち消す)してもよい。代わりのメモリモジュールに向けられた、続く書き込み動作では、終端選択を迅速に逆にして、代わりに選択されたメモリモジュールにおいてソフト終端を、かつ選択されなかったメモリモジュールにおいてハード終端を確立してもよい。
1.
外部データ経路の信号線に結合する複数のデータ入力部と、
第1および第2の終端制御信号をそれぞれ受信する第1および第2の終端制御入力部と、
前記複数のデータ入力部ならびに前記第1および第2の制御入力部に結合された第1のインタフェースを有し、かつ複数の入力/出力(I/O)ノードを含む第1のメモリインタフェースを有するバッファ集積回路(IC)と、
第1の複数のメモリICであって、各メモリICが前記複数のI/Oノードのそれぞれのサブセットに結合された第1の複数のメモリICと、
を含むメモリモジュール。
2.
前記バッファICが、前記複数のデータ入力部のサブセットにそれぞれ結合された複数の終端回路を含み、各終端回路が、前記データ入力部の対応する1つに切り替え可能に結合された第1の負荷素子、および前記データ入力部の対応する1つに切り替え可能に結合された第2の負荷素子を含む、条項1に記載のメモリモジュール。
3.
前記複数の終端回路のそれぞれが、前記第1の終端制御入力部を介して受信される信号の状態に従って、前記データ入力部の対応する1つに前記第1の負荷素子を切り替え可能に結合するか、または前記データ入力部の対応する1つから前記第1の負荷素子を切り替え可能に減結合する第1のスイッチ素子と、前記第2の終端制御入力部を介して受信される信号の状態に従って、前記データ入力部の対応する1つに前記第2の負荷素子を切り替え可能に結合するか、または前記データ入力部の対応する1つから前記第2の負荷素子を切り替え可能に減結合する第2のスイッチ素子と、を含む、条項2に記載のメモリモジュール。
4.
前記第1の複数のメモリICの各メモリICが、ダイナミックランダムアクセスメモリ(DRAM)記憶素子のアレイを含む、条項1に記載のメモリモジュール。
5.
前記バッファICが、第2のメモリインタフェースを含み、前記メモリモジュールが、前記第2のメモリインタフェースに結合された第2の複数のメモリICを含む、条項1に記載のメモリモジュール。
Claims (31)
- データ信号を受信するデータ信号入力部と、
第1の負荷素子と、前記第1の負荷素子を前記データ信号入力部に切り替え可能に結合する第1のスイッチ素子と、を有する第1の終端回路と、
第2の負荷素子と、前記第2の負荷素子を前記データ信号入力部に切り替え可能に結合する第2のスイッチ素子と、を有する第2の終端回路と、
を含む集積回路装置。 - 制御信号を受信し、かつ前記第1および第2のスイッチ素子に結合された制御入力部をさらに含む、請求項1に記載の集積回路装置。
- 前記制御信号が第1の状態である場合には、前記第1のスイッチ素子が、前記第1の負荷素子と前記データ信号入力部との間に導電性経路を形成するように構成され、前記制御信号が第2の状態である場合には、前記第2のスイッチ素子が、前記第2の負荷素子と前記データ信号との間に導電性経路を形成するように構成される、請求項2に記載の集積回路装置。
- 前記制御信号が、第1および第2の終端制御信号を含み、かつ前記第1の終端制御信号が第1の論理状態にあり、前記第2の終端制御信号が第2の論理状態にあるとき、前記制御信号の前記第1の状態を確立し、かつ前記第1の終端制御信号が前記第2の論理状態にあり、前記第2の終端制御信号が前記第1の論理状態にあるとき、前記制御信号の前記第2の状態を確立する、請求項3に記載の集積回路装置。
- 前記制御信号が、第1および第2の終端制御信号が両方とも前記第2の論理状態である第3の状態である場合には、前記第1および第2のスイッチ素子が、両方とも、実質的に非導通状態に切り替えられて、前記第1および第2の負荷素子を前記データ信号入力部から減結合する、請求項4に記載の集積回路装置。
- 前記第1の負荷素子のインピーダンスを制御するために前記第1の終端回路に供給される第1のデジタル値を記憶する設定回路をさらに含む、請求項1に記載の集積回路装置。
- 前記第2の負荷素子のインピーダンスを制御するために前記第2の終端回路に供給される第2のデジタル値を記憶する設定回路をさらに含む、請求項6に記載の集積回路装置。
- 前記第1および第2の終端回路と並列に前記データ信号入力部に結合された受信回路をさらに含む、請求項1に記載の集積回路装置。
- 前記受信回路に結合されたメモリコアをさらに含む、請求項8に記載の集積回路装置。
- メモリ装置のそれぞれのセットにデータ信号を出力し、かつこれらのセットからデータ信号を受信する複数のメモリインタフェースと、
前記受信回路と前記複数のメモリインタフェースとの間に結合されて、前記受信回路を前記複数のメモリインタフェースのアドレス選択された1つに切り替え可能に結合する回路と、
をさらに含む、請求項8に記載の集積回路装置。 - アドレス値、またはトランザクションが前記集積回路装置かもしくは別の集積回路装置に向けられているかどうかを示す制御値の少なくとも1つを受信するように結合されたスヌープ論理回路であって、前記トランザクションが前記集積回路装置に向けられている場合には、前記第1のスイッチ素子が前記第1の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、かつ前記トランザクションが前記別の集積回路装置に向けられている場合には、前記第2のスイッチ素子が前記第2の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、前記第1および第2のスイッチ素子に結合されたスヌープ論理回路をさらに含む、請求項1に記載の集積回路装置。
- 前記集積回路装置内で以前受信された情報の少なくとも一部に基づいて、トランザクションが前記集積回路装置かまたは別の集積回路装置に向けられているかどうかを決定する制御回路であって、前記トランザクションが前記集積回路装置に向けられている場合には、前記第1のスイッチ素子が前記第1の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、かつ前記トランザクションが前記別の集積回路装置に向けられている場合には、前記第2のスイッチ素子が前記第2の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、前記第1および第2のスイッチ素子に結合された制御回路をさらに含む、請求項1に記載の集積回路装置。
- 外部データ経路の信号線に結合する複数のデータ入力部と、
第1および第2の終端制御信号をそれぞれ受信する第1および第2の終端制御入力部と
複数のメモリ装置であって、各メモリ装置が、前記複数のデータ入力部のそれぞれのサブセットならびに前記第1および第2の終端制御入力部に結合される複数のメモリ装置と、
を含むメモリモジュール。 - 各メモリ装置が、前記複数のデータ入力部の前記サブセットにそれぞれ結合された複数の終端回路を含み、各終端回路が、前記データ入力部の対応する1つに切り替え可能に結合された第1の負荷素子、および前記データ入力部の対応する1つに切り替え可能に結合された前記第2の負荷素子を含む、請求項13に記載のメモリモジュール。
- 前記複数の終端回路のそれぞれが、前記第1の終端制御入力部を介して受信される信号の状態に従って、前記第1の負荷素子を前記データ入力部の対応する1つに切り替え可能に結合するか、または前記第1の負荷素子を前記データ入力部の対応する1つから切り替え可能に減結合する第1のスイッチ素子と、前記第2の終端制御入力部を介して受信される信号の状態に従って、前記第2の負荷素子を前記データ入力部の対応する1つに切り替え可能に結合するか、または前記第2の負荷素子を前記データ入力部の対応する1つから切り替え可能に減結合する第2のスイッチ素子と、を含む、請求項14に記載のメモリモジュール。
- 各メモリ装置が、ダイナミックランダムアクセスメモリ(DRAM)記憶素子のアレイを含む、請求項13に記載のメモリモジュール。
- 第1の外部信号線に結合された第1の集積回路装置内の動作方法であって、
前記第1の外部信号線で送信されるデータ信号が前記第1の集積回路装置に向けられている場合には、第1の終端負荷素子を前記第1の外部信号線に切り替え可能に結合することと、
前記第1の外部信号線で送信される前記データ信号が別の集積回路装置に向けられている場合には、第2の終端負荷素子を前記第1の外部信号線に切り替え可能に結合することと、
を含む方法。 - 前記第1の外部信号線で送信される前記データ信号が前記第1の集積回路装置に向けられているかどうかを示す情報を、前記第1の集積回路装置内で受信することをさらに含む、請求項17に記載の方法。
- 情報を受信することが、前記第1および第2の終端負荷素子の1つを示す終端制御信号を、メモリコントローラから受信することを含む、請求項18に記載の方法。
- 前記情報を、前記第1の集積回路装置に関連する情報と比較して、前記第1の信号線で送信される前記データ信号が、前記第1の集積回路装置に向けられているかどうかを決定することをさらに含む、請求項18に記載の方法。
- 前記第1の外部信号線における前記第1のデータ信号の送信より所定の時間先立って受信された情報の少なくとも一部に基づいて、前記第1の外部信号線で送信される前記データ信号が、前記第1の集積回路装置に向けられているかどうかを決定することをさらに含む、請求項17に記載の方法。
- メモリコントローラ内の動作方法であって、
データ信号がデータ経路を介して第1のメモリモジュール内で受信されることになる場合には、制御信号を第1の状態における前記第1のメモリモジュールに出力し、前記第1のメモリモジュール内のメモリ装置をイネーブルにして、第1の複数の終端負荷素子を、前記メモリコントローラと前記第1のメモリモジュールとの間に結合された前記データ経路に結合することと、
前記データ信号が前記データ経路を介して第2のメモリモジュール内で受信されることになる場合には、前記制御信号を第2の状態における前記第1のメモリモジュールに出力し、前記第1のメモリモジュール内の前記メモリ装置をイネーブルにして、第2の複数の終端負荷素子を前記データ経路に結合することと、
を含む方法。 - 前記制御信号が、第1および第2のコンポーネント信号を含み、前記制御信号を前記第1の状態における前記第1のメモリモジュールに出力することが、前記第1のコンポーネント信号を、第1の論理状態における前記第1のメモリモジュールに出力することと、前記第2のコンポーネント信号を、第2の論理状態における前記第1のメモリモジュールに出力することと、を含む、請求項22に記載の方法。
- 外部装置から受信されるアドレス値に従って、前記データ信号が、前記第1のメモリモジュールかまたは前記第2のメモリモジュールに送信されることになるかどうかを決定することをさらに含む、請求項22に記載の方法。
- 前記第1のメモリモジュールに配置された不揮発性記憶装置から情報を受信することであって、前記第1のメモリ装置が前記第1の複数の終端負荷素子および前記第2の複数の終端負荷素子を含むことを、前記情報が示すことをさらに含む、請求項22に記載の方法。
- インピーダンス選択値に関連して前記第1のメモリ装置に命令を出力することであって、前記命令が、前記第1のメモリ装置に、前記インピーダンス選択値を前記第1のメモリ装置の設定回路内に記憶するように命じて、前記第1の終端要素用のインピーダンス値を確立することをさらに含む、請求項22に記載の方法。
- メモリコントローラ内の動作方法であって、
1つまたは複数の命令を第1のメモリモジュールに出力して、前記第1のメモリモジュールに配置されたメモリ装置の第1のセット内における終端要素用の第1のインピーダンス値を確立し、かつ前記第1のメモリモジュールに配置されたメモリ装置の第2のセット内における終端要素用の第2のインピーダンス値を確立することと、
データ信号がデータ経路を介して前記第1のメモリモジュール内で受信されることになる場合には、制御信号を第1の状態における前記第1のメモリモジュールに出力して、前記第1の終端要素を、前記メモリコントローラと前記第1のメモリモジュールとの間に結合された前記データ経路に切り替え可能に結合することと、
データ信号が前記データ経路を介して第2のメモリモジュール内で受信されることになる場合には、前記制御信号を第2の状態における前記第1のメモリモジュールに出力して、前記第2の終端要素を、前記データ経路に切り替え可能に結合することと、
を含む方法。 - 前記制御信号が、第1および第2のコンポーネント信号を含み、前記制御信号を前記第1の状態における前記第1のメモリモジュールに出力することが、前記第1のコンポーネント信号を第1の論理状態における前記第1のメモリモジュールに出力することと、前記第2のコンポーネント信号を第2の論理状態における前記第1のメモリモジュールに出力することと、を含む、請求項27に記載の方法。
- 外部装置から受信されたアドレス値に従って、前記データ信号が、前記第1のメモリモジュールかまたは前記第2のメモリモジュールに送信されることになるかどうかを決定することをさらに含む、請求項27に記載の方法。
- 集積回路メモリ装置の記述を含む情報を格納したコンピュータ可読媒体であって、前記情報が、
データ信号を受信するデータ信号入力部と、
第1の負荷素子と、前記第1の負荷素子を前記データ信号入力部に切り替え可能に結合する第1のスイッチ素子と、を有する第1の終端回路と、
第2の負荷素子と、前記第2の負荷素子を前記データ信号入力部に切り替え可能に結合する第2のスイッチ素子と、を有する第2の終端回路と、
の記述を含むコンピュータ可読媒体。 - 集積回路装置であって、
外部信号線に負荷を与えるための第1の手段と、
前記外部信号線に負荷を与えるための第2の手段と、
前記外部信号線で送信されるデータ信号が、前記集積回路装置に向けられている場合には、負荷を与えるための前記第1の手段を前記外部信号線に切り替え可能に結合するための手段と、
前記外部信号線で送信される前記データ信号が、別の集積回路装置に向けられている場合には、負荷を与えるための前記第2の手段を前記外部信号線に切り替え可能に結合するための手段と、
を含む集積回路装置。
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JP2009135644A (ja) * | 2007-11-29 | 2009-06-18 | Elpida Memory Inc | 信号伝送回路及びその特性調整方法、メモリモジュール、並びに、回路基板の製造方法 |
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