JP5113159B2 - 段階的オンダイターミネーションを備えた集積回路 - Google Patents

段階的オンダイターミネーションを備えた集積回路 Download PDF

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Description

技術分野
本発明は、高速信号システムおよびコンポーネントに関する。
背景
高速信号線は、一般に、信号線の特性インピーダンスと整合するように選択された抵抗負荷によって終端され、それによって、望ましくない反射を打ち消す。歴史的には、終端素子は、マザーボードまたは他のプリント回路基板上の金属トレースに接続されたディスクリート抵抗器によって実現されていた。最近になって、特に高帯域幅メモリシステムの領域では、オンダイターミネーション構造が、例えば、メモリ装置またはメモリコントローラの集積回路ダイ上に設けられている。
図１は、オンダイターミネーション方式を用いる先行技術のメモリシステム１００を示す。メモリシステム１００には、メモリコントローラ１０１ならびにメモリモジュール１０３Ａおよび１０３Ｂのペアが含まれ、各メモリモジュールが、共有データ経路１０２（ＤＡＴＡ）に並列に結合され、各メモリモジュール（１０３Ａ、１０３Ｂ）が、終端制御線（それぞれＴＣ１、ＴＣ２）に結合されて、メモリコントローラからのそれぞれの終端制御信号の受信を可能にする。詳細図１０６に示すように、所与のメモリモジュール１０３内におけるメモリ装置１０５のそれぞれには、データ入力／出力（Ｉ／Ｏ）回路１０７１−１０７Ｎのセットが含まれるが、これらの回路１０７１−１０７Ｎは、データ信号トランシーバ１０９（すなわち、Ｉ／Ｏ論理／メモリコア回路１１５へのインバウンドデータを供給し、かつこの回路１１５からのアウトバウンドデータを受信するように結合された出力ドライバおよび信号受信機）と、データ経路１１２（Ｄａｔａ［Ｎ：１）のそれぞれのデータ線１１７１−１１７Ｎに並列に結合された切り替え終端構造１１１と、を有し、ここでデータ経路１１２のデータ線１１７１−１１７Ｎは、データ経路１０２内のデータ線のサブセットを構成する。切り替え終端構造１１１自体には、それぞれ、スイッチ素子（Ｘ）を介して、対応するデータ線に結合されるそれぞれの負荷素子（Ｒ）が含まれ、所与のメモリモジュール１０３のメモリ装置内におけるスイッチ素子のそれぞれは、共通終端制御入力部（ＴＣ）に結合されて、着信終端制御信号を受信する。この構成によって、メモリコントローラ１０１は、メモリモジュール１０３のいずれかに供給される（すなわち、終端制御線ＴＣ１およびＴＣ２を介して）終端制御信号をアサートして、メモリモジュールの構成メモリ装置内の負荷素子を、データ経路１０２のそれぞれの線に切り替え可能に接続してもよい。メモリモジュール（１０３Ａまたは１０３Ｂ）の選択された１つの内で受信されるように、データがデータ経路１０２に出力される書き込み動作中に、メモリコントローラ１０１は、選択されなかったメモリモジュールに結合された終端制御線における終端制御信号をアサートし、それによって、そのメモリモジュールに結合されたデータ経路スタブを終端し、望ましくない反射を抑える。同時に、メモリコントローラ１０１は、選択されたメモリモジュールに供給される終端制御信号をデアサートし、それによって、そのメモリモジュールにおけるメモリ装置１０５内のオンダイターミネーションからデータ経路１０２を分離して、過度の信号減衰を回避する。メモリコントローラのこの動作は、図１の１２０で示す。
分析が示すところでは、残念なことに、図１の単一終端方式は、選択されたモジュール内のオンダイターミネーションがデータ経路１０２から減結合された場合に、選択されたメモリモジュールで生じる傾向があるインピーダンス不連続に起因して、少なくとも一部に次善の信号性能をもたらす可能性がある。他方では、選択されたメモリモジュールにおいて終端制御信号をアサートすることは、過度に、着信データ信号を減衰させ、信号マージン減少させ、かつ信号エラーの起こりやすさを増加させる傾向がある。
本発明は、添付の図面の図において、限定するものとしてではなくむしろ例として示され、これらの図面において、同様の参照数字は、同様の要素を指す。
詳細な説明
複数の段階的オンダイターミネーションからもたらされる改善された信号特性を有する信号システムが、様々な実施形態において開示される。一実施形態において、多重モジュールメモリシステム内の各メモリ装置は、着信高速信号線ごとに複数のオンダイターミネーション構造を含み、当メモリモジュールが着信信号の目的地かどうかに従って、複数の異なる終端負荷のいずれかを信号線に切り替え可能に結合できるようにする。例えば、特定の実施形態において、２モジュールメモリシステム内の各メモリ装置には、着信データ線当たり２つの終端構造が含まれ、これらの２つの終端構造内の負荷素子が、異なるインピーダンス値によって実現されるか、または異なるインピーダンス値を有するようにプログラムされ、それによって、所与のメモリモジュールが高速信号の目的地かどうかに応じて、その所与のメモリモジュール内において比較的高負荷の終端と比較的低負荷の終端との間の選択を可能にする。したがって、書き込み動作中に、高負荷終端（本明細書ではハード終端と呼ぶ）を、選択されなかった（例えば、アドレス指定されなかった）メモリモジュールのメモリ装置内における高速信号線に切り替え可能に接続して、伝送線負荷整合を提供してもよく、他方で、低負荷終端（本明細書ではソフト終端と呼ぶ）を、選択されたメモリモジュールにおけるメモリ装置内から選択されたメモリ装置の内部の高速信号線に切り替え可能に接続して、着信信号を過度に減衰せずに、エネルギ吸収の望ましいレベルを提供（例えば、反射を打ち消す）してもよい。代わりのメモリモジュールに向けられた、続く書き込み動作では、終端選択を迅速に逆にして、代わりに選択されたメモリモジュールにおいてソフト終端を、かつ選択されなかったメモリモジュールにおいてハード終端を確立してもよい。
一実施形態において、複数の終端制御線が、メモリモジュールにおけるメモリ装置の各ランクに設けられて（メモリ装置のランクは、並列グループとしてデータを受信または出力するように選択された１つまたは複数のメモリ装置のセット）、そこにおけるソフトおよびハード終端間の独立した選択を可能にする。代替実施形態において、スヌープ論理回路をメモリ装置のそれぞれの内に設けて、そのメモリ装置が特定の信号トランザクションの目標かどうかを決定し、かつそれに対応して、ソフト終端またはハード終端のどちらかを、データ線および／または他の高速信号線に切り替え可能に結合する。別の実施形態では、バッファ集積回路（ＩＣ）を設けて、メモリモジュール内で着信信号を受信し、かつこれらの信号を、メモリモジュールにおけるメモリ装置の複数のランクの１つに分配する。かかる実施形態では、高速信号線ごとの複数の段階的オンダイターミネーション構造は、メモリ装置の代わりにかまたはメモリ装置に加えて、バッファＩＣに設けてもよい。複数の段階的オンダイターミネーション構造に結合された高速信号線には、データ信号線、アドレス信号線、コマンド信号線（これらのいずれかもしくは全てを時間多重化し、かくして、単一セットの信号線を構成してもよい）、またはこれらの任意の組み合わせを含んでもよい。さらに、シリアル・プレゼンス・ディテクト（ＳＰＤ）メモリなどの不揮発性メモリは、所与のメモリモジュール内のメモリ装置が段階的終端に対するサポートを含むかどうかを示す情報でプログラムしてもよい。この構成によって、メモリコントローラは、ＳＰＤメモリ（または他の特徴的な回路または記憶装置）を読み出して段階的終端がサポートされているかどうかを決定し、サポートされている場合には、それに対応して終端制御信号を送出し、かくして、メモリコントローラが、レガシー終端モードまたは段階的終端モードのどちらかで動作できるようにしてもよい。また、デュアルランクメモリモジュールを有するシステムにおいて、所与のメモリモジュールにおける２つのランクのそれぞれに対する終端値を、低負荷値および高負荷値を有するようにプログラムし、かくして、そのモジュールが高速信号の目的地であるかどうかに従って、ハードおよびソフト終端間の選択を可能にしてもよい。これらおよび他の実施形態は、以下でさらに詳細に説明する。
図２は、高速信号線ごとに複数の段階的オンダイターミネーションを有するメモリシステム１５０の実施形態を示す。メモリシステム１５０には、マルチドロップデータ経路１５２を介して、２つのメモリモジュール１５３Ａおよび１５３Ｂ（すなわち、メモリモジュール１５３Ａおよび１５３Ｂは、データ経路１５２に並列に結合される）に結合されるメモリコントローラ１５１が含まれるが、代替実施形態では、追加メモリモジュールを、マルチドロップデータ経路１５２に結合してもよい。また、コマンド、アドレスおよびタイミング信号を伝達するための１つまたは複数の追加信号経路（図示せず）を、メモリコントローラ１５１とメモリモジュール１５３との間に結合してもよい。
メモリモジュール１５３のそれぞれには、データ経路における信号線のそれぞれのサブセットに結合された（すなわち、データ経路１５２のそれぞれのスライスに結合された）複数の集積回路メモリ装置１５５が含まれ、それによって、メモリランクを形成する。一般に、メモリランク内のメモリ装置は、グループとしてアクセスされ、かくして、Ｎ×Ｍビット幅の読み出しおよび書き込みデータワードの転送を可能にするが、この場合に、Ｎは、所与のトランザクションにおいて所与のメモリ装置へまたはそこから伝達されるデータビット数（すなわちスライス幅）であり、Ｍは、メモリランク内のメモリ装置の数（すなわちデータ経路スライスの数）である。
上記の図１のメモリ装置とは異なり、メモリモジュール１５３内におけるメモリ装置１５５のそれぞれは、２つの終端制御入力部を含み、２つの独立した終端制御信号の受信を可能にし、かくして、着信データスライスの各データ線に、２つの段階的終端負荷（すなわち、異なるインピーダンス値を有する終端負荷）の１つを切り替え接続することに備える。図示の特定の実施形態において、終端制御信号は、メモリコントローラ１５１から終端制御線ＴＣ１およびＴＣ２で出力されるが、これらのＴＣ１およびＴＣ２は、メモリモジュール１５３Ａの終端制御入力部ＴＣａおよびＴＣｂにそれぞれ結合され、かつ逆の順序でメモリモジュール１５３Ｂの終端制御入力部ＴＣｂおよびＴＣａに結合される。メモリモジュール１５３のそれぞれの内部で、ＴＣａおよびＴＣｂ終端制御入力部は、個別メモリ装置１５５の対応するＴＣａおよびＴＣｂ入力部に結合される。詳細図１５６を参照すると、所与のモジュール１５３内におけるメモリ装置１５５のそれぞれには、データＩ／Ｏ回路１５７１−１５７Ｎのセットが含まれるが、これらの回路１５７１−１５７Ｎは、データトランシーバ構造１５９（例えば、Ｉ／Ｏ論理およびメモリコア１６５にインバウンドデータを供給し、かつそこからアウトバウンドデータを受信するように結合された出力ドライバ１６０ａおよび信号受信機１６０ｂ）と、データ経路１６２のそれぞれのデータ線１６７１−１６７Ｎに、全て並列に結合された切り替え終端構造１６１ａおよび１６１ｂのペアと、を有し、ここでデータ経路１６２のデータ線１６７１−１６７Ｎが、全体的データ経路１５２内におけるデータ線のサブセットを構成する。切り替え終端構造１６１ａ、１６１ｂのそれぞれには、対応するスイッチ素子Ｘ１、Ｘ２を介して対応するデータ線に結合されたそれぞれの負荷素子Ｒ１、Ｒ２が含まれる。図示のように、データＩ／Ｏ回路１５７１−１５７Ｎのそれぞれの内のスイッチ素子Ｘ１は、終端制御入力部ＴＣａに共通に結合され、スイッチ素子Ｘ２は、終端制御入力部ＴＣｂに共通に結合される。この構成によって、終端制御信号が信号線ＴＣ１上でアサートされた場合に、負荷素子Ｒ１は、モジュール１５３Ａ内でデータ経路１５２のそれぞれの線に切り替え可能に結合され、負荷素子Ｒ２は、モジュール１５３Ｂ内でデータ経路のそれぞれの線に切り替え可能に結合される（すなわち、２つのメモリモジュール１５３Ａおよび１５３ＢのＴＣａおよびＴＣｂ入力への、線ＴＣ１／ＴＣ２の交換結合によって）。したがって、メモリ装置１５５のそれぞれの内部で、比較的高負荷（すなわち、比較的低インピーダンス）を有するように負荷素子Ｒ１を、かつ比較的低負荷（すなわち、比較的高インピーダンス）を有するように負荷素子Ｒ２をプログラム（または実現）することによって、負荷素子Ｒ１は、データ経路に切り替え可能に結合されてハード終端を達成することができ、負荷素子Ｒ２は、データ経路に切り替え可能に結合されてソフト終端を達成することができる。したがって、１７０においてコントローラ動作で示すように、メモリモジュール１５３Ａに向けられた書き込み動作中に、メモリコントローラ１５１は、線ＴＣ２において終端制御信号をアサートして（かつ線ＴＣ１において終端制御信号をデアサートして）、メモリモジュール１５３Ｂ内で負荷素子Ｒ１をデータ経路１５２に切り替え可能に結合し、かつメモリモジュール１５３Ａ内で負荷素子Ｒ２をデータ経路１５２に切り替え可能に結合し、かくして、選択された、および選択されなかったメモリモジュール内で段階的終端、すなわち、選択されたメモリモジュールにおけるソフト終端および選択されなかったメモリモジュールにおけるハード終端を達成することができる（両方の終端制御信号をデアサートすることによって第３の制御状態を確立し、かくして両方のメモリモジュール内で、終端負荷をデータ経路１０２から減結合してもよいことに留意されたい）。図１に関連して上記した従来のオン／オフ終端方式と比較すると、複数の段階的終端は、一般に、より大きな信号マージン（すなわち、より開いたデータアイ）をもたらし、かくして、ビット誤り率の低減、および信号速度の向上のための追加ヘッドルームを提供する。
さらに図２を参照すると、終端構造１６１ａおよび１６１ｂは、出力ドライバ１６０ａ内に交互に含んでもよいことに留意すべきであるが、この場合に、出力ドライバ１６０ａは、信号線を駆動するために用いられる素子のサブセット（例えば、信号を実際に駆動するときに用いられる、駆動素子完全なセットのより弱いサブセット）をターンオンし、並行して、プルアップおよび／またはプルダウン終端素子を同時に信号線に結合して終端を確立してもよい。また、終端制御線の単一ペア（すなわち、メモリモジュール１５３Ａの終端制御入力部ＴＣａおよびＴＣｂに、かつ逆の順序でメモリモジュール１５３Ｂの終端制御入力部に結合された）を図２で示し、上記したけれども、代替実施形態において、終端制御線の別個のペアを、各メモリモジュールに対して設けてもよい。
図３は、構成メモリ装置内に追加終端構造を加えずに、メモリシステム２００内に段階的終端を達成するための例示的なアプローチを示す。図示のように、メモリシステム２００には、マルチドロップデータ経路１５２を介して、２つのデュアルランクメモリモジュール２０３Ａおよび２０３Ｂ（だが、代替実施形態において、追加デュアルランクメモリモジュール２０３をマルチドロップデータ経路１５２に結合してもよく、追加ランクをメモリモジュールごとに設けてもよい）に結合されたメモリコントローラ２０１が含まれるが、しかし図２の実施形態におけるような、メモリランクごとの複数の終端制御線の代わりに、メモリランクごとに１つの終端制御線だけが設けられる。所与のメモリモジュール２０３内におけるメモリ装置２０５の２つのランク（２０７１および２０７２）が、データ経路１５２に並列に結合され、かつそれらの間の比較的短い経路（２０８）のインピーダンスが、データ経路１５２のオフモジュール部分と比較して比較的小さいので、２つの異なるランク２０７１および２０７２内の対応するメモリ装置２０５内における終端構造（またはそれらの負荷素子）は、異なるインピーダンス値を有するようにプログラム（または異なるインピーダンス値で実現）し、かくして、段階的終端負荷間で選択するように備えてもよい。より具体的には、詳細図２１６ａおよび２１６ｂで示すように、モジュール２０３Ａのメモリランク２０７１内におけるメモリ装置２０５Ａのそれぞれにおいて、比較的高い終端負荷Ｒ１（すなわち低インピーダンス）を有するようにプログラムし、かつメモリモジュール２０３Ａのメモリランク２内におけるメモリ装置２０５Ｂのそれぞれは、比較的低い終端負荷Ｒ２にプログラムし、かくして、同じメモリモジュール内でソフト終端メモリランク２０７１およびハード終端メモリランク２０７２を確立してもよい。この構成が、着信データ線２１４ごとに単一の終端構造（すなわち、スイッチＸおよび終端負荷が、Ｉ／Ｏ回路２１１内の信号トランシーバ１５９に並列に結合される）を有するメモリ装置２０５内であっても可能であること、および異なるメモリランクにおける装置内のソフトおよびハード終端負荷（Ｒ１およびＲ２）のプログラミングが、レジスタプログラミング（例えば、Ｉ／Ｏ論理およびメモリコア２１９内のレジスタ２２１内で値を記憶すること）、製造時設定（例えばヒューズ、アンチヒューズ、不揮発性記憶素子等）または外部コンタクトストラッピングを通じて達成可能であることに留意されたい。メモリモジュール２０３Ｂの２つのメモリランク２０７１および２０７２内におけるメモリ装置２０５は、詳細図２１６ｃおよび２１６ｄに示すように同じ方法でプログラムしてもよい。この構成によって、書き込みデータを受信するように選択されたメモリモジュールに供給される終端制御信号をデアサートする代わりに、選択されたメモリモジュール２０３のソフト終端メモリランク２０７２の切り替え結合を制御する終端制御信号をアサートし、かつハード終端メモリランク２０７１の切り替え結合を制御する終端制御信号をデアサートして、選択されたメモリモジュール２０３においてソフト終端を確立してもよく、他方で、選択されなかったメモリモジュールに供給される終端制御信号は、反対にアサートおよびデアサートされて（すなわち、メモリランク２０７１では終端制御信号をアサートして、ハード終端を結合し、メモリランク２０７２では終端制御信号をデアサートして、ソフト終端を分離（減結合）する）、選択されなかったメモリモジュールでハード終端を確立する。したがって、２３０においてコントローラ動作によって示すように、メモリモジュール２０３Ａ（メモリモジュールＡ）に向けられた書き込み動作において、終端制御信号は、終端制御線ＴＣ１およびＴＣ４においてデアサートされ（すなわち、論理「０」に設定され）、終端制御線ＴＣ２およびＴＣ３においてアサートされ（論理「１」に設定され）、メモリモジュール２０３Ａのメモリランク２０７２内のＲ２終端負荷をデータ経路１５２に切り替え可能に結合して（かつメモリランク２０７１内のＲ１終端負荷を切り替え可能に減結合して）、選択されたメモリモジュール用のソフト終端を達成し、さらにメモリモジュール２０３Ｂのメモリランク２０７１内のＲ１終端負荷をデータ経路１５２に切り替え可能に結合して、選択されなかったメモリモジュール用のハード終端を達成する。メモリモジュール２０３Ｂに向けられた書き込み動作では、終端制御線における信号レベルは、逆にされて、選択されたメモリモジュール２０３Ｂにおいてソフト終端（ＴＣ３＝０、ＴＣ４＝１）を確立し、選択されなかったメモリモジュール２０３Ａにおいてハード終端（ＴＣ１＝１、ＴＣ２＝０）を確立する。
図３に示したアプローチの代替アプローチにおいて、ハード終端は、所与のメモリモジュールに供給される両方の終端制御信号をアサートすることによって達成してもよく、実際上は、並列な２つのメモリランク２０７１および２０７２の共通に結合された終端構造内で負荷素子を切り替え可能に結合して、Ｒ１およびＲ２が同じ値にプログラム（または同じ値で実現）された場合には、Ｒ１／２になるインピーダンスＲ１＊Ｒ２／（Ｒ１＋Ｒ２）を確立する。したがって、かかるアプローチでは、両方の終端制御信号を同時にアサートして、選択されなかったモジュール内にハード終端を達成してもよく、他方で、単一の終端制御信号をアサートして、選択されたメモリモジュール内にソフト終端（Ｒ１もしくはＲ２、または同じ値でプログラムされた場合には、それらのどちらでも）を達成してもよい。
図４は、段階的オンダイターミネーションを有するメモリシステム２５０の代替実施形態を示す。メモリシステム２５０には、図２に関連して一般的に説明したように、マルチドロップデータ経路１５２および終端制御線ＴＣ１およびＴＣ２を介して、メモリモジュール２５３Ａおよび２５３Ｂに結合されたメモリコントローラ２５１が含まれる。しかしながら、図２とは異なり、メモリモジュール２５３のそれぞれには、メモリコントローラ２５１とメモリ装置２６３１−２６３Ｒの１つまたは複数のランクとの間の媒介物として動作するバッファＩＣ２６１が含まれる。より具体的には、バッファＩＣ２６１には、メモリコントローラ２５１から信号を受信し、かつメモリコントローラ２５１に信号を出力するコントローラインタフェース（すなわち、メモリコントローラ２５１へ／メモリコントローラ２５１からコマンド、アドレスおよびタイミング信号を伝達するために、データ経路、終端制御線と同様に他の信号線（図示せず）に結合された）と、それぞれのメモリランク２６３へ、およびそこから信号を転送する複数のメモリインタフェースと、が含まれる（この点に関して、バッファＩＣ２６１は、複数の別個のＩＣによって実現し、それぞれが、メモリランク２６３のそれぞれの１つと、またはメモリランクのそれぞれのサブセットとインタフェースしてもよい）。メモリランク２６３と、バッファＩＣ２６１の所与のメモリインタフェースとの間に結合されたデータ経路（および／またはコマンド、アドレスおよびタイミング信号を伝達するための他の信号経路）のそれぞれは、ポイントツーポイントリンクであってもよく、またはかつダイもしくはメモリモジュール２５３のどちらかにおいて、単独もしくは二重（すなわち、一端もしくは両端に結合された終端構造）に終端してもよい。一実施形態において、バッファＩＣ２６１の内のコントローラインタフェースは、一般に、図２の実施形態内の個別メモリ装置に対して説明した方法で実現してもよい。すなわち、各バッファＩＣ２６１は、２つの終端制御入力部ＴＣａおよびＴＣｂを含み、２つの独立した終端制御信号の受信を可能にし、かくして、データ経路１５２の各高速信号線に、２つの段階的終端負荷のうちの１つを切り替え接続することに備える。図２の実施形態におけるように、ＴＣ１／ＴＣ２とＴＣａ／ＴＣｂとの間の終端制御線接続部は、メモリモジュール２５３Ｂに対してメモリモジュール２５３Ａでは逆にされて、終端制御信号が線ＴＣ１においてアサートされた場合には、この信号が、メモリモジュール２５３Ａにおける終端制御入力部ＴＣａを介し、かつメモリモジュール２５３Ｂにおける終端制御入力部ＴＣｂを介して受信されるようにする（上記で論じたように、極性転換される制御線の共通ペアの代わりに、終端制御線の別個のペアをメモリモジュール用に設けてもよい）。同様に、終端制御信号が線ＴＣ２においてアサートされた場合には、この信号は、メモリモジュール２５３Ａにおける終端制御入力部ＴＣｂを介して、かつメモリモジュール２５３Ｂにおける終端制御入力部ＴＣａを介して受信される。言及したように、多重バッファＩＣは、メモリモジュール内のそれぞれのランクまたはメモリＩＣの他のグループとインタフェースするように設けてもよい。
詳細図２５６を参照すると、各バッファＩＣ２６１内のコントローラインタフェースは、図２の詳細図１５６に関連して一般的に上記したように構成されるデータＩ／Ｏ回路１５７のセットによって実現してもよい。すなわち、各Ｉ／Ｏ回路１５７には、データトランシーバ構造１５９（例えば、出力ドライバおよび信号受信機）と、データ経路１５２のそれぞれのデータ線に全て並列に結合される切り替え終端構造のペア１６１ａおよび１６１ｂと、が含まれる。切り替え終端構造１６１ａおよび１６１ｂのそれぞれには、対応するスイッチ素子（Ｘ１、Ｘ２）を介してデータ線に結合されるそれぞれの負荷素子（Ｒ１、Ｒ２）が含まれる。データトランシーバ１５９は、バッファ論理回路２６５に結合されるが、このバッファ論理回路２６５は、メモリコントローラ２５１からトランシーバ１５９を介し、メモリインタフェース２６６１−２６６Ｒの対応する１つを介して、メモリランク２６３１−２６３Ｒの選択された１つで受信されるインバウンド信号を多重化し（例えば、切り替え可能に結合し）、かつメモリランク２６３１−２６３Ｒの１つからデータトランシーバ１５９へ、したがってメモリコントローラ２５１で受信されるアウトバウンド信号を多重化するように動作する。
図２の実施形態におけるように、Ｉ／Ｏ回路１５７のそれぞれにおけるスイッチ素子Ｘ１は、終端制御入力部ＴＣａに共通に結合され、スイッチ素子Ｘ２は、終端制御入力部ＴＣｂに共通に結合される。この構成によって、かつメモリモジュール２５３Ａおよび２５３ＢのＴＣａ／ＴＣｂ終端制御入力部を終端制御線ＴＣ１およびＴＣ２に逆に接続することによって、終端制御信号が終端制御線ＴＣ１においてアサートされた場合に、負荷素子Ｒ１は、メモリモジュール２５３Ａ内でデータ経路１５２のそれぞれの線に切り替え可能に結合され、負荷素子Ｒ２は、メモリモジュール２５３Ｂ内でデータ経路１５２のそれぞれの線に切り替え可能に結合される。同様に、終端制御信号が終端制御線ＴＣ２においてアサートされた場合には、負荷素子Ｒ２は、メモリモジュール２５３Ａ内でデータ経路１５２に切り替え可能に結合され、負荷素子Ｒ１は、メモリモジュール２５３Ｂ内でデータ経路１５２に切り替え可能に結合される。したがって、比較的低インピーダンス（すなわち比較的高負荷）を有するように負荷素子Ｒ１を、かつ比較的高インピーダンス（すなわち比較的低負荷）を有するように負荷素子Ｒ２をプログラム（または実現）することによって、負荷素子Ｒ１をデータ経路１５２に切り替え可能に結合してハード終端を達成してもよく、負荷素子Ｒ２をデータ経路に切り替え可能に結合してソフト終端を達成してもよい。したがって、２７２においてコントローラ動作で示すように、メモリモジュール２５３Ａ（メモリモジュールＡ）に向けられた書き込み動作中に、線ＴＣ２において終端制御信号をアサートして、負荷素子Ｒ１を、メモリモジュール２５３Ｂ内でデータ経路に切り替え可能に結合し、かつ負荷素子Ｒ１を、メモリモジュール２５３Ａ内でデータ経路に切り替え可能に結合し、かくして、選択された、および選択されなかったメモリモジュール内に段階的終端を達成してもよい。すなわち、選択されたメモリモジュール内のソフト終端および選択されなかったメモリモジュール内のハード終端である。
図５は、段階的オンダイターミネーションを有するメモリシステム３００の別の実施形態を示す。メモリシステム３００には、上記の実施形態におけるように、マルチドロップデータ経路１５２を介して、かつまた本明細書では同様に要求経路と呼んでもよいマルチドロップコマンド／アドレス経路３０２（ＣＡ）を介してメモリモジュール３０３Ａおよび３０３Ｂに結合されるメモリコントローラ３０１が含まれる（コマンド／アドレス経路はまた、図２、３および４の実施形態において設けてもよいが、しかしこれらの実施形態の他の特徴を不明瞭にしないように省略されていることに留意されたい）。しかしながら、図２、３および４の実施形態とは異なり、メモリモジュール３０３Ａおよび３０３Ｂのメモリ装置３０５内におけるスヌープ論理回路を優先するので、終端制御線ＴＣ１／ＴＣ２は省略されている（または少なくとも未使用である）。メモリ装置３０５の詳細図３０６によって示される一実施形態において、スヌープ論理３１５は、Ｉ／Ｏ論理およびメモリコア回路３１０に一緒に含まれ、かつコマンド／アドレス経路３０２で伝達される信号の全てまたはサブセットを受信するように、信号受信機３１１を介して結合される。スヌープ論理３１５には、要求されたトランザクションの性質（例えば、読み出しまたは書き込み）を決定する回路であって、コマンド／アドレス経路３０２で伝達されたモジュールセレクタ（またはモジュールアドレス）をメモリモジュール用に確立されたモジュール識別子値と比較して、所与のメモリアクセストランザクションがホストメモリ装置３０５（すなわちスヌープ論理３１５が存在するメモリ装置）かまたは同じデータスライスに結合された別のメモリ装置３０５に向けられているかどうかを決定し、かつそれに応じて、制御信号Ｃ１およびＣ２（これらの制御信号は、図２に関連して上記したように実現されたデータＩ／Ｏ回路１５７内のそれぞれのスイッチ素子に供給される）を発生する回路が含まれる。３２０においてメモリ動作によって示すように、メモリモジュール３０３Ａのメモリ装置内におけるスヌープ論理３１５が、メモリモジュール３０３Ａに向けられたメモリ書き込みトランザクションを検出した場合には（すなわち、書き込みイネーブル信号がアサートされ（ＷＥ＝１）、かつモジュールセレクタ＝モジュール３０３Ａ用のモジュール識別子）、スヌープ論理は、制御信号Ｃ１をデアサートし、制御信号Ｃ２において（on control signal C2）アサートして、負荷素子Ｒ２（すなわち、比較的低負荷値によってプログラムまたは実現され、選択されたモジュール内でソフト終端を確立する）をデータ経路１５２のそれぞれの線に切り替え可能に結合し、負荷素子Ｒ１をデータ経路１５２から切り替え可能に減結合する。同じトランザクション中に、メモリモジュール３０３Ｂのメモリ装置内におけるスヌープ論理３１５は、メモリ書き込みトランザクションが別のメモリモジュール（すなわちメモリモジュールＡ）に向けられていると判定し、それに応じて、終点制御線Ｃ２をアサートし、制御信号Ｃ１をデアサートして、負荷素子Ｒ１をデータ経路１５２に切り替え可能に結合し、負荷素子Ｒ２をデータ経路１５２から切り替え可能に結合し、それによって、選択されなかったメモリモジュール３０３Ｂにおいてハード終端を確立する。メモリコントローラが、メモリモジュール３０３Ｂに向けられたメモリ書き込みコマンドを発行した場合には、メモリモジュール３０３Ａおよび３０３Ｂ内のスヌープ論理回路３１５は、メモリモジュールの逆になった役割を検出して、選択されなかったメモリモジュール３０３Ａのメモリ装置３０５内におけるスヌープ論理３１５は、負荷素子Ｒ１をデータ経路１５２に切り替え可能に結合してハード終端を達成し、選択されたメモリモジュール３０３Ｂのメモリ装置３０５内におけるスヌープ論理３１５は、負荷素子Ｒ２をデータ経路１５２に切り替え可能に結合してソフト終端を達成する。
モジュールアドレスは、設定レジスタプログラミング、製造時プログラミングまたは設定（例えば、ヒューズ、アンチヒューズもしくは他の不揮発性回路素子によって確立される）、ピンストラッピング等を通してメモリモジュールのために確立してもよいことに留意されたい。また、ホストメモリ装置が所与のトランザクションに参加するように意図されているかどうかを決定するために、スヌープ論理３１５によって実際にスヌープされる信号に関して、スヌープ論理は、着信アドレスフィールド、チップ選択信号、および／またはメモリ装置が着信コマンドに応答することになるかどうかに関係する任意の他の信号の１つまたは全てのビットを評価してもよい。
さらに図５を参照すると、代替実施形態において、スヌープ論理回路３１５を明示的な終端制御と組み合わせてもよいことに留意すべきである。例えば、かかる一実施形態では、単一の終端制御線が、メモリモジュールごとに設けられる。終端制御信号が、終端制御線においてアサートされて、終端をイネーブルにすべきことを示し、他方で、スヌープ論理が、適用される終端の段階（例えば、ソフト終端またはハード終端）を示す。別の代替実施形態において、有限状態機械（ＦＳＭ）を、スヌープ論理回路３１５の代わりにかまたはそれと組み合わせて設けて、終端値を決定してもよい。例えば、所与のメモリ装置（もしくはメモリ装置のグループ）またはバッファＩＣが、（例えば、データの送信または制御信号のアサーションより所定の時間先立って、メモリ装置またはバッファＩＣ内で受信されるコマンド、アドレス値または他の情報に基づいて）終端制御信号がアサートされる時間にデータを受信するように予想している場合には、ＦＳＭは、かかる予想を信号で知らせ、かくして、複数の終端値の適切な１つを適用するように選択してもよい。単一の終端制御線がモジュールごとに設けられ、かつ所与のモジュールへの終端制御線が活性化されるが、しかしデータが予想されない場合には、ＦＳＭは、異なる（例えば、より高い負荷の）終端値を適用するように選択してもよい。メモリ装置またはバッファＩＣには、要求／コマンド処理プロセス（また他の制御機能）のための内部状態機械を含んでもよいが、この場合には、複数の段階的終端間で選択するために比較的少量の追加論理だけが状態機械内で必要とされるようにすべきである。状態機械インプリメンテーションはまた、専用の終端制御線を設ける代わりかまたはそれに加えて、スヌープ論理と組み合わせてもよいことに留意されたい。例えば、各メモリモジュール内のＦＳＭは、スヌープ論理回路が、所与のトランザクションに対して選択されたかまたは選択されなかったメモリモジュールを示すかどうかに従って、モジュール内で適用される終端タイミング値および終端値を決定してもよい。かかる全ての場合に、状態機械、専用制御線入力部および／またはスヌープ論理回路の組み合わせを、メモリＩＣ内部の代わりに、図４に関連して一般的に説明するようなバッファＩＣ内に設けてもよい。
有限状態機械または他の制御回路を、スヌープ論理回路３１５の代わりかまたはそれと組み合わせて用いて、所与のトランザクション中に適用される終端値を決定する実施形態において、各メモリランク内の各個別メモリ装置には、メモリ装置内で、現在、書き込みまたは読み出し動作が実行されているかどうかを始めとする、任意の所定時間におけるメモリ装置の動作状態を示す有限状態機械を含んでもよい。したがって、各メモリ装置は、現在の装置動作状態に従ってハード終端、ソフト終端または無終端を達成することにより、共有または専用終端制御線（すなわち、複数のメモリランクに共通に結合された終端制御線またはメモリランクごとの専用終端制御線）における終端制御信号のアサーションに応答してもよい。代替として、各メモリ装置は、有限状態機械に加えてスヌープ論理回路（例えば、図５に関連して一般的に説明するような）を含んでもよく、現在の動作状態に従ってハード終端、ソフト終端または無終端を達成することにより、終端制御（すなわち、実際上は、専用終端制御線の代わりをするスヌープ論理）の必要性を示す、トランザクションの検出に応答してもよい。図６は、明示的または暗黙的な終端制御検出回路（すなわち、共有もしくは専用終端制御線に結合された回路またはスヌープ論理回路）と共にメモリ装置内で適用して、複数の段階的終端における所望の１つを達成可能な有限状態機械の例示的な状態図３５０を示す。図示のように、所与のランクのメモリ装置（その状態機械は、一般にロックステップで動作可能である）は、当初は、構成メモリバンクのどの行も活性化されないアイドル動作状態３５１であってもよい。特に図示していないが、メモリ装置は、アイドル状態（または図６に示す他の状態のいずれか）と、図６には特に示していない様々な低出力状態、初期化状態、較正状態、設定状態（すなわち、プログラム可能レジスタの設定を含む装置設定動作のための）、リフレッシュ状態等との間で、遷移してもよい。アイドル状態の間は、読み出し動作も書き込み動作もメモリ装置内に生じないので、終端要求の検出（例えば、専用もしくは共有終端制御信号の検出アサーション、またはメモリ読み出しもしくは書き込みトランザクションを示す制御および／もしくはアドレス経路における情報の検出）は、別のメモリランクに向けられると推測してもよく、その結果、アイドル状態のメモリ装置は、ハード終端（「ハードＴ」）を達成する。活性化コマンドが、アイドルメモリランク（すなわち、構成メモリ装置がアイドル状態３５１であるメモリランク）内で受信された場合には、構成メモリ装置は、指定された行およびバンクアドレスでそれぞれの行活性化を実行し（１つまたは複数の中間動作状態を仮定してもよい）、かくして、アクティブ状態３５３へ遷移する。アクティブ状態への遷移中およびアクティブ状態である間、やはり終端要求は他のメモリランクに向けられていると推測してもよく（すなわち、読み出し動作も書き込み動作も、対象メモリランク内に生じていないので）、その結果、図示のようにハード終端が適用される。活性化されたランク内で書き込みコマンドが受信された場合には、構成メモリ装置は、書き込みデータが書き込み状態メモリランクに送出される書き込み状態３５５へと遷移し、ソフト終端（「ソフトＴ」）が適用されて、上記のデータ経路を通じた信号特性を改善する。他のメモリランクが、それらの動作状態に従って、書き込みデータの転送中にハード終端を適用してもよいことに留意されたい。書き込み動作が完了した（または複数の連続書き込み動作が完了した）後で、メモリランクのメモリ装置は、プリチャージ状態（「Ｐｒｃｈｇ」）３５９に（例えば自動プリチャージモードで）遷移するか、またはアクティブ状態３５３に戻ってもよい。プリチャージ状態３５９において、メモリランクのメモリ装置は、続く活性化動作に備えて、開いたバンクを閉じ、かつ内部信号線をプリチャージする動作を実行する。したがって、プリチャージ状態３５９の間に検出された終端要求は他のメモリランクに向けられていると推測して、図示のようにハード終端を適用するようにしてもよい。再びアクティブ状態３５３を参照すると、メモリ読み出しコマンドが受信された場合には、メモリランクのメモリ装置は、読み出しデータがメモリ装置からメモリコントローラまたは他の装置へ出力される読み出し状態３５７に遷移する。したがって、読み出し状態中に、メモリ装置は、読み出しデータが駆動されているデータ線から全ての終端要素を減結合して、過度の信号減衰を避けてもよい。書き込み状態３５５におけるように、他のメモリランクは、それらの動作状態に従って、読み出しデータの転送中にハード終端を適用してもよい。
段階的信号終端を含むかまたはサポートする実施形態およびアプローチを、主にメモリシステムの文脈で説明したが、かかる実施形態およびアプローチは、動的に選択される段階的終端が有益であり得る任意の信号システムまたはそのコンポーネントに容易に適用可能であることに留意すべきである。また、メモリシステムに関連して、コアメモリ記憶素子の種類は、用途のニーズに従って変化してもよく、限定ではなく例として、ダイナミックランダムアクセスメモリ（ダイナミックＲＡＭまたはＤＲＡＭ）記憶素子、スタティックランダムアクセスメモリ（ＳＲＡＭ）記憶素子、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭ）内の、フローティングゲートトランジスタなどの不揮発性記憶素子等を含んでもよい。オンダイターミネーション自体のインプリメンテーションに関連して、負荷素子は、事実上任意のタイプの受動素子（例えば抵抗器）、能動素子（例えば、トランジスタもしくはダイオード）またはそれらの任意の組み合わせによって実現してもよく、同様にスイッチ素子は、トランジスタスイッチ、または負荷素子を接続もしくは所与のノードから分離するために使用可能な任意の他のオンダイ構造によって実現してもよい。また、複数のオンダイターミネーション要素または回路を、本明細書では別個の終端回路として一般的に表したが、かかる全ての場合に、２つ以上の終端回路を、共有コンポーネントを含むそれぞれの負荷素子によって実現してもよい。例えば、第１の終端回路内の第１の負荷素子は、グループとしてイネーブルまたはディスエーブルされる第１のトランジスタセットによって実現されて、第１の終端インピーダンスを達成してもよく、他方で、第２の終端回路内の第２の負荷素子は、グループとしてイネーブルまたはディスエーブルされる第１のトランジスタセットのサブセットを含んで、異なる終端インピーダンスを達成してもよい。
本明細書に開示した実施形態の様々な態様が、以下の番号が付された条項において、限定することなく、あくまでも例として記載される。
１．
外部データ経路の信号線に結合する複数のデータ入力部と、
第１および第２の終端制御信号をそれぞれ受信する第１および第２の終端制御入力部と、
前記複数のデータ入力部ならびに前記第１および第２の制御入力部に結合された第１のインタフェースを有し、かつ複数の入力／出力（Ｉ／Ｏ）ノードを含む第１のメモリインタフェースを有するバッファ集積回路（ＩＣ）と、
第１の複数のメモリＩＣであって、各メモリＩＣが前記複数のＩ／Ｏノードのそれぞれのサブセットに結合された第１の複数のメモリＩＣと、
を含むメモリモジュール。
２．
前記バッファＩＣが、前記複数のデータ入力部のサブセットにそれぞれ結合された複数の終端回路を含み、各終端回路が、前記データ入力部の対応する１つに切り替え可能に結合された第１の負荷素子、および前記データ入力部の対応する１つに切り替え可能に結合された第２の負荷素子を含む、条項１に記載のメモリモジュール。
３．
前記複数の終端回路のそれぞれが、前記第１の終端制御入力部を介して受信される信号の状態に従って、前記データ入力部の対応する１つに前記第１の負荷素子を切り替え可能に結合するか、または前記データ入力部の対応する１つから前記第１の負荷素子を切り替え可能に減結合する第１のスイッチ素子と、前記第２の終端制御入力部を介して受信される信号の状態に従って、前記データ入力部の対応する１つに前記第２の負荷素子を切り替え可能に結合するか、または前記データ入力部の対応する１つから前記第２の負荷素子を切り替え可能に減結合する第２のスイッチ素子と、を含む、条項２に記載のメモリモジュール。
４．
前記第１の複数のメモリＩＣの各メモリＩＣが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶素子のアレイを含む、条項１に記載のメモリモジュール。
５．
前記バッファＩＣが、第２のメモリインタフェースを含み、前記メモリモジュールが、前記第２のメモリインタフェースに結合された第２の複数のメモリＩＣを含む、条項１に記載のメモリモジュール。
本明細書に開示する様々な回路は、それらの挙動、レジスタ転送、論理コンポーネント、トランジスタ、レイアウト配置および／または他の特性に関して、コンピュータ支援設計ツールを用いて記載され、かつ様々なコンピュータ可読媒体に具体化されるデータおよび／または命令として表現（または象徴）され得ることにさらに留意されたい。かかる回路表現を実現可能なファイルおよび他のオブジェクトのフォーマットには、限定するわけではないが、Ｃ、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの行動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、およびＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ言語などのジオメトリ記述言語をサポートするフォーマット、ならびに任意の他の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび／または命令を具体化できるコンピュータ可読媒体には、限定するわけではないが、様々な形態における不揮発性記憶媒体（例えば、光、磁気または半導体記憶媒体）と、無線、光、もしくは有線信号媒体またはそれらの任意の組み合わせを通して、かかるフォーマットされたデータおよび／または命令を転送するために利用できる搬送波と、が含まれる。搬送波による、かかるフォーマットされたデータおよび／または命令の転送例には、限定するわけではないが、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介し、インターネットおよび／または他のコンピュータネットワークを通じた転送（アップロード、ダウンロード、電子メール等）が含まれる。
上記回路のかかるデータおよび／または命令ベース表現は、１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合に、限定するわけではないが、ネットリスト生成プログラム、配置配線（ｐｌａｃｅ ａｎｄ ｒｏｕｔｅ）プログラム等を始めとする１つまたは複数の他のコンピュータプログラムの実行と共にコンピュータシステム内の処理エンティティ（例えば、１つまたは複数のプロセッサ）によって処理して、かかる回路の物理的表示の表現またはイメージを生成してもよい。その後、かかる表現またはイメージは、例えば、装置組み立てプロセスにおいて回路の様々なコンポーネントを形成するために用いられる１つまたは複数のマスクの生成を可能にすることによって、装置組み立てにおいて用いてもよい。
前述の説明および添付の図面において、特定の用語および図面符号が、本発明の完全な理解を提供するために示された。いくつかの例において、用語および符号は、本発明を実行するためには必要でないほどの特定的に詳細な意味を含む場合がある。例えば、回路素子または回路ブロック間の相互接続は、多導体または単一導体信号線として図示または説明してもよい。多導体信号線のそれぞれは、代替として、単一導体信号線であってもよく、単一導体信号線のそれぞれは、代替として、多導体信号線であってもよい。シングルエンドとして図示または説明された信号および信号経路はまた、差動であってもよく、逆も同様である。同様に、アクティブハイまたはアクティブロー論理レベルを有するように説明または図示された信号は、代替実施形態では反対の論理レベルを有してもよい。別の例として、金属酸化膜半導体（ＭＯＳ）トランジスタを含むように説明または図示された回路は、代替として、バイポーラの技術、または論理素子を実現可能な任意の他の技術を用いて実現してもよい。用語に関して、信号がローもしくはハイ論理状態に駆動されて（またはハイ論理状態に充電されるかロー論理状態に放電されて）特定の状態を示すときに、信号は、「アサート」されると言われる。反対に、信号が、アサート状態（ハイもしくはロー論理状態、または信号駆動回路がオープンドレインもしくはオープンコレクタ状態などのハイインピーダンス状態に遷移された場合に生じる可能性があるフローテイング状態を含む）以外の状態に駆動されることを示すために、信号は、「デアサート」されると言われる。信号駆動回路が、信号駆動および信号受信回路間に結合された信号線において信号をアサート（または、文脈によって明示的に述べられるかまたは示された場合にはデアサート）する場合に、信号駆動回路は、信号を信号受信回路に「出力する」と言われる。信号線は、信号が信号線においてアサートされる場合に、「活性化」されると言われ、信号がデアサートされる場合に、「非活性化」されると言われる。さらに、信号名に付された接頭符号「／」は、信号がアクティブロー信号であることを示す（すなわち、アサート状態は論理ロー状態である）。信号名の上方の線（例えば、
Figure 0005113159
 ）もまた、アクティブロー信号を示すために用いられる。用語「結合される（された）」は、直接接続と同様に、１つまたは複数の介在する回路または構造を通した接続を表すために用いられる。集積回路装置の「プログラミング」には、限定ではなく例として、ホスト命令に応じて装置内のレジスタまたは他の記憶回路に制御値をロードし、かくして、装置の動作態様を制御することと、ワンタイムプログラミング動作（例えば、装置の製造中に設定回路内でヒューズを飛ばすこと）を通して装置設定を確立するかまたは装置の動作態様を制御することと、および／または装置の１つもしくは複数の選択されたピンもしくは他のコンタクト構造を基準電圧線に接続（ストラッピングとも呼ばれる）して、装置の特定の装置設定もしくは動作態様を確立することと、を含んでもよい。用語「例示的な」は、優位または要件ではなく、例を表すために用いられる。
本発明の特定の実施形態に関連して本発明を説明したが、本発明のより広範な趣旨および範囲から逸脱せずに、様々な修正および変更を本発明に対してなし得ることが明らかであろう。例えば、いずれかの実施形態の特徴または態様は、少なくとも実施可能な場合には、任意の他の実施形態と組み合わせてか、またはそれらの対応物の特徴または態様の代わりに適用してもよい。したがって、本明細書および図面は、限定するものとしてではなく、むしろ例示するものとして考えるべきである。
図面の簡単な説明
オンダイターミネーション方式を用いる先行技術のメモリシステムを示す。 高速信号線ごとに複数の段階的オンダイターミネーションを有するメモリシステムの実施形態を示す。 構成メモリ装置内に追加的な終端構造を加えずに、メモリシステム内に段階的終端を達成するための例示的なアプローチを示す。 段階的オンダイターミネーションを有するメモリシステムの代替実施形態を示す。 段階的オンダイターミネーションを有するメモリシステムの別の実施形態を示す。 明示的または暗黙的な終端制御検出回路と共にメモリ装置内で適用して、複数の段階的終端の所望の１つを達成することが可能な有限状態機械の例示的な状態図を示す。

Claims (87)

  1. データ信号を受信するデータ信号入力部と、
    第１の負荷素子と、前記第１の負荷素子を前記データ信号入力部に切り替え可能に結合する第１のスイッチ素子と、を有する第１の終端回路と、
    第２の負荷素子と、前記第２の負荷素子を前記データ信号入力部に切り替え可能に結合する第２のスイッチ素子と、を有する第２の終端回路と、
    メモリコントローラからの制御情報に応じて、第１のデジタル値および第２のデジタル値を記憶する構成回路であって、前記第１のデジタル値が、前記第１の負荷素子のインピーダンスを制御するために前記第１の終端回路に供給され、前記第２のデジタル値が、前記第２の負荷素子のインピーダンスを制御するために前記第２の終端回路に供給される構成回路と、
    を含む集積回路装置。
  2. 制御信号を受信し、かつ前記第１および第２のスイッチ素子に結合された制御入力部をさらに含む、請求項１に記載の集積回路装置。
  3. 前記制御信号が第１の状態である場合には、前記第１のスイッチ素子が、前記第１の負荷素子と前記データ信号入力部との間に導電性経路を形成するように構成され、前記制御信号が第２の状態である場合には、前記第２のスイッチ素子が、前記第２の負荷素子と前記データ信号との間に導電性経路を形成するように構成される、請求項２に記載の集積回路装置。
  4. 前記制御信号が、第１および第２の終端制御信号を含み、かつ前記第１の終端制御信号が第１の論理状態にあり、前記第２の終端制御信号が第２の論理状態にあるとき、前記制御信号の前記第１の状態を確立し、かつ前記第１の終端制御信号が前記第２の論理状態にあり、前記第２の終端制御信号が前記第１の論理状態にあるとき、前記制御信号の前記第２の状態を確立する、請求項３に記載の集積回路装置。
  5. 前記制御信号が、第１および第２の終端制御信号が両方とも前記第２の論理状態である第３の状態である場合には、前記第１および第２のスイッチ素子が、両方とも、非導通状態に切り替えられて、前記第１および第２の負荷素子を前記データ信号入力部から減結合する、請求項４に記載の集積回路装置。
  6. 前記第１および第２の終端回路と並列に前記データ信号入力部に結合された受信回路をさらに含む、請求項１に記載の集積回路装置。
  7. 前記受信回路に結合されたメモリコアをさらに含む、請求項６に記載の集積回路装置。
  8. メモリ装置のそれぞれのセットにデータ信号を出力し、かつこれらのセットからデータ信号を受信する複数のメモリインタフェースと、
    前記受信回路と前記複数のメモリインタフェースとの間に結合されて、前記受信回路を前記複数のメモリインタフェースのアドレス選択された１つに切り替え可能に結合する回路と、
    をさらに含む、請求項６に記載の集積回路装置。
  9. アドレス値、またはトランザクションが前記集積回路装置かもしくは別の集積回路装置に向けられているかどうかを示す制御値の少なくとも１つを受信するように結合されたスヌープ論理回路であって、前記トランザクションが前記集積回路装置に向けられている場合には、前記第１のスイッチ素子が前記第１の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、かつ前記トランザクションが前記別の集積回路装置に向けられている場合には、前記第２のスイッチ素子が前記第２の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、前記第１および第２のスイッチ素子に結合されたスヌープ論理回路をさらに含む、請求項１に記載の集積回路装置。
  10. 前記集積回路装置内で以前受信された情報の少なくとも一部に基づいて、トランザクションが前記集積回路装置かまたは別の集積回路装置に向けられているかどうかを決定する制御回路であって、前記トランザクションが前記集積回路装置に向けられている場合には、前記第１のスイッチ素子が前記第１の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、かつ前記トランザクションが前記別の集積回路装置に向けられている場合には、前記第２のスイッチ素子が前記第２の負荷素子と前記データ信号入力部との間に導電性経路を形成できるように、前記第１および第２のスイッチ素子に結合された制御回路をさらに含む、請求項１に記載の集積回路装置。
  11. メモリモジュールであって、
    外部データ経路の信号線に結合する複数のデータ入力部と、
    第１および第２の終端制御信号をそれぞれ受信する第１および第２の終端制御入力部と
    複数のメモリ装置であって、各メモリ装置が、前記複数のデータ入力部のそれぞれのサブセットならびに前記第１および第２の終端制御入力部に結合される複数のメモリ装置と、
    を含み、
    各メモリ装置が、前記複数のデータ入力部の前記サブセットにそれぞれ結合された複数の終端回路を含み、各終端回路が、前記データ入力部の対応する１つに切り替え可能に結合された第１の負荷素子、および前記データ入力部の対応する１つに切り替え可能に結合された前記第２の負荷素子を含み、
    前記メモリモジュールが、
    メモリコントローラからの制御情報に応じて、第１のデジタル値および第２のデジタル値を記憶する構成回路であって、前記第１のデジタル値が、前記第１の負荷素子のインピーダンスを制御するために前記第１の終端回路に供給され、前記第２のデジタル値が、前記第２の負荷素子のインピーダンスを制御するために前記第２の終端回路に供給される構成回路を含む、メモリモジュール。
  12. 前記複数の終端回路のそれぞれが、前記第１の終端制御入力部を介して受信される信号の状態に従って、前記第１の負荷素子を前記データ入力部の対応する１つに切り替え可能に結合するか、または前記第１の負荷素子を前記データ入力部の対応する１つから切り替え可能に減結合する第１のスイッチ素子と、前記第２の終端制御入力部を介して受信される信号の状態に従って、前記第２の負荷素子を前記データ入力部の対応する１つに切り替え可能に結合するか、または前記第２の負荷素子を前記データ入力部の対応する１つから切り替え可能に減結合する第２のスイッチ素子と、を含む、請求項１１に記載のメモリモジュール。
  13. 各メモリ装置が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶素子のアレイを含む、請求項１１に記載のメモリモジュール。
  14. 第１の外部信号線に結合された第１の集積回路装置内の動作方法であって、
    メモリコントローラから終端制御信号を受信することと、
    前記第１の外部信号線で送信されるデータ信号が前記第１の集積回路装置に向けられていることを前記終端制御信号が示す場合には、第１の終端負荷素子を前記第１の外部信号線に切り替え可能に結合することと、
    前記第１の外部信号線で送信されるデータ信号が別の集積回路装置に向けられていることを前記終端制御信号が示す場合には、第２の終端負荷素子を前記第１の外部信号線に切り替え可能に結合することと、
    を含む方法。
  15. 前記第１の外部信号線における前記データ信号の送信より所定の時間先立って、前記終端制御信号を受信することをさらに含む、請求項１４に記載の方法。
  16. メモリコントローラ内の動作方法であって、データ経路が、前記メモリコントローラと第１のメモリモジュールとの間に結合され、前記方法が、
    データ信号が前記データ経路を介して前記第１のメモリモジュール内で受信されることになる場合には、第１の状態を有する制御信号を前記第１のメモリモジュールに出力することであって、前記第１の状態を有する前記制御信号が、前記第１のメモリモジュール内のメモリ装置をイネーブルにして、第１の複数の終端負荷素子を前記データ経路に結合することと、
    データ信号が前記データ経路を介して第２のメモリモジュール内で受信されることになる場合には、第２の状態を有する前記制御信号を前記第１のメモリモジュールに出力することであって、前記第２の状態を有する前記制御信号が、前記第１のメモリモジュール内の前記メモリ装置をイネーブルにして、第２の複数の終端負荷素子を前記データ経路に結合することと、
    を含む方法。
  17. 前記制御信号が、第１および第２のコンポーネント信号を含み、前記第１の状態を有する前記制御信号を前記第１のメモリモジュールに出力することが、第１の論理状態を有する前記第１のコンポーネント信号を前記第１のメモリモジュールに出力することと、第２の論理状態を有する前記第２のコンポーネント信号を前記第１のメモリモジュールに出力することと、を含む、請求項１６に記載の方法。
  18. 外部装置から受信されるアドレス値に従って、前記データ信号が、前記第１のメモリモジュールかまたは前記第２のメモリモジュールに送信されることになるかどうかを決定することをさらに含む、請求項１６に記載の方法。
  19. 前記第１のメモリモジュールに配置された不揮発性記憶装置から情報を受信することであって、前記メモリ装置が前記第１の複数の終端負荷素子および前記第２の複数の終端負荷素子を含むことを、前記情報が示すことをさらに含む、請求項１６に記載の方法。
  20. インピーダンス選択値に関連して前記メモリ装置に命令を出力することであって、前記命令が、前記メモリ装置に、前記インピーダンス選択値を前記メモリ装置の設定回路内に記憶するように命じて、前記第１の終端負荷素子用のインピーダンス値を確立することをさらに含む、請求項１６に記載の方法。
  21. メモリコントローラ内の動作方法であって、データ経路が、前記メモリコントローラと第１のメモリモジュールとの間に結合され、前記方法が、
    １つまたは複数の命令を第１のメモリモジュールに出力して、前記第１のメモリモジュールに配置された第１のメモリ装置セット内における第１の終端要素用の第１のインピーダンス値を確立し、かつ前記第１のメモリモジュールに配置された第２のメモリ装置セット内における第２の終端要素用の第２のインピーダンス値を確立することと、
    データ信号が前記データ経路を介して前記第１のメモリモジュール内で受信されることになる場合には、第１の状態を有する制御信号を前記第１のメモリモジュールに出力することであって、前記第１の状態を有する前記制御信号が、前記第１の終端要素を前記データ経路に切り替え可能に結合することと、
    データ信号が前記データ経路を介して第２のメモリモジュール内で受信されることになる場合には、第２の状態を有する前記制御信号を前記第１のメモリモジュールに出力することであって、前記第２の状態を有する前記制御信号が、前記第２の終端要素を前記データ経路に切り替え可能に結合することと、
    を含む方法。
  22. 前記制御信号が、第１および第２のコンポーネント信号を含み、前記第１の状態を有する前記制御信号を前記第１のメモリモジュールに出力することが、前記第１の論理状態を有する前記第１のコンポーネント信号を前記第１のメモリモジュールに出力することと、第２の論理状態を有する前記第２のコンポーネント信号を前記第１のメモリモジュールに出力することと、を含む、請求項２１に記載の方法。
  23. 外部装置から受信されたアドレス値に従って、前記データ信号が、前記第１のメモリモジュールかまたは前記第２のメモリモジュールに送信されることになるかどうかを決定することをさらに含む、請求項２１に記載の方法。
  24. 外部信号線を終端するための第１の手段と、
    前記外部信号線を終端するための第２の手段と、
    メモリコントローラからの制御情報に応じて、第１のデジタル値および第２のデジタル値を記憶するための手段であって、前記第１のデジタル値が、終端用の前記第１の手段のインピーダンスを制御し、前記第２のデジタル値が、終端用の前記第２の手段のインピーダンスを制御する手段と、
    前記外部信号線で送信されるデータ信号が、前記集積回路装置に向けられている場合には、終端用の前記第１の手段を前記外部信号線に切り替え可能に結合するための手段と、
    前記外部信号線で送信される前記データ信号が、別の集積回路装置に向けられている場合には、終端用の前記第２の手段を前記外部信号線に切り替え可能に結合するための手段と、
    を含む集積回路装置。
  25. コマンドを受信するコマンドインタフェースと、
    前記コマンドが書き込みコマンドであることに応じて、データ線から書き込みデータを受信するバッファと、
    制御信号を受信する制御入力部と、
    前記制御信号に応じて、切替え可能に、データ線において機能する終端要素と、
    前記終端要素用の第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記終端要素用の第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタと、
    前記終端要素、前記第１のレジスタおよび前記第２のレジスタに結合された制御回路であって、前記コマンドインタフェースで受信されたコマンドが前記書き込みコマンドであるかどうかに少なくとも部分的に基づいて、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つを前記終端要素に適用する制御回路と、
    を含むメモリ装置。
  26. 前記制御信号の第１の論理状態に応じて、前記制御回路が、前記書き込みコマンドの受信に先立って、前記第２のインピーダンス設定値を前記終端要素に適用し、前記書き込みコマンドが受信された後で、前記第１のインピーダンス設定値を前記終端要素に適用し、かつ前記制御信号の第２の論理状態に応じて、前記制御回路が、前記終端要素を前記データ線から減結合する、請求項２５のメモリ装置。
  27. 前記制御回路が状態機械回路を含み、前記制御信号の前記第１の論理状態に応じて、
    前記状態機械回路が、前記メモリ装置が書き込み状態に遷移する場合に、前記終端要素を前記第１のインピーダンス設定値で機能させ、
    前記状態機械回路が、前記メモリ装置がプリチャージ状態に遷移する場合に、前記終端要素を前記第２のインピーダンス設定値で機能させる、請求項２６に記載のメモリ装置。
  28. 前記制御信号の前記第１の論理状態に応じて、前記状態機械回路が、前記メモリ装置がアクティブ状態に遷移する場合に、前記終端要素を前記第２のインピーダンス設定値で機能させる、請求項２７に記載のメモリ装置。
  29. 前記制御信号の前記第１の論理状態に応じて、前記状態機械回路が、前記メモリ装置がアイドル状態に遷移する場合に、前記終端要素を前記第２のインピーダンス設定値で機能させる、請求項２７に記載のメモリ装置。
  30. 前記終端要素が、抵抗素子を用いて実現される、請求項２５に記載のメモリ装置。
  31. 出力ドライバをさらに含み、前記終端要素が、前記出力ドライバの一部を形成するプルアップトランジスタおよびプルダウンドライバトランジスタを含み、
    前記プルアップトランジスタの第１のサブセットおよび前記プルダウントランジスタの第１のサブセットが、グループとして活性化されて、前記終端要素を前記第１のインピーダンス設定値で機能させ、
    前記プルアップトランジスタの第２のサブセットおよび前記プルダウントランジスタの第２のサブセットが、グループとして活性化されて、前記終端要素を前記第２のインピーダンス設定値で機能させる、請求項２５に記載のメモリ装置。
  32. 前記コマンドが読み出しコマンドであることに応じて、前記プルアップトランジスタおよび前記プルダウントランジスタを用いてデータを出力する、請求項３１に記載のメモリ装置。
  33. 前記第１のインピーダンス設定値がソフト終端値であり、前記第２のインピーダンス設定値がハード終端値である、請求項３２に記載のメモリ装置。
  34. 前記書き込みデータを記憶するダイナミックランダムアクセスメモリセルのコアをさらに含む、請求項２５に記載のメモリ装置。
  35. データを伝達する信号線と、
    第１の制御信号を伝達する第１の制御線と、
    前記第１の制御線から前記第１の制御信号を受信する第１の複数のメモリ装置であって、前記第１の複数のメモリ装置の各メモリ装置が、
    第１の書き込みコマンドを受信するコマンドインタフェースと、
    前記第１の制御信号に応じて、切替え可能に、前記信号線において機能する第１の終端要素と、
    前記第１の終端要素用の第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第１の終端要素用の第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタであって、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つが、前記メモリ装置によって受信されたコマンドが書き込みコマンドであるかどうかに少なくとも部分的に基づいて、前記第１の終端要素に適用される第２のレジスタと、を含む第１の複数のメモリ装置と、
    を含むメモリモジュール。
  36. 第２の制御信号を伝達する第２の制御線と、
    前記第２の制御線から前記第２の制御信号を受信する第２の複数のメモリ装置であって、前記第２の複数のメモリ装置の各メモリ装置が、
    第２の書き込みコマンドを受信するコマンドインタフェースと、
    前記第２の制御信号に応じて、切替え可能に、前記信号線において機能する第２の終端要素と、
    前記第２の終端要素用の第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２の終端要素用の第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタであって、前記第２の制御信号に応じて、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つが、前記第２の書き込みコマンドが前記コマンドインタフェースで受信されるかどうかに少なくとも部分的に基づいて、前記第２の終端要素に適用される第２のレジスタと、を含む第２の複数のメモリ装置と、
    をさらに含む、請求項３５に記載のメモリモジュール。
  37. 前記第１の制御信号および前記第１の書き込みコマンドが、前記第１の複数のメモリ装置における各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１の複数のメモリ装置の各メモリ装置に対して、前記第１のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２の複数のメモリ装置の各メモリ装置に対して、前記第２のインピーダンス設定値が、前記第２の終端要素に適用され、
    前記第２の制御信号および前記第２の書き込みコマンドが、前記第２の複数のメモリ装置における各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１の複数のメモリ装置の各メモリ装置に対して、前記第２のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２の複数のメモリ装置の各メモリ装置に対して、前記第１のインピーダンス設定値が、前記第２の終端要素に適用される、請求項３６に記載のメモリモジュール。
  38. 前記第１のインピーダンス設定値がソフト終端値であり、前記第２のインピーダンス設定値がハード終端値である、請求項３７に記載のメモリモジュール。
  39. 前記第１の複数のメモリ装置が前記第１のインピーダンス設定値および前記第２のインピーダンス設定値のサポートを含むかどうかを示す情報を記憶する不揮発性メモリ装置をさらに含む、請求項３５に記載のメモリモジュール。
  40. データを伝達する信号線と、
    第１の制御信号を伝達する第１の制御線と、
    前記第１の制御線から前記第１の制御信号を受信する第１の複数のメモリ装置であって、前記第１の複数のメモリ装置の各メモリ装置が、
    第１の書き込みコマンドを受信する第１のコマンドインタフェースと、
    前記第１の制御信号に応じて、前記信号線に切り替え可能に結合される第１の終端要素と、
    前記第１の終端要素用の第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第１の終端要素用の第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタであって、前記第１の制御信号に応じて、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つが、前記第１の書き込みコマンドが前記第１のコマンドインタフェースにおいて受信されたかどうかに少なくとも部分的に基づいて、前記第１の終端要素に適用される第２のレジスタと、を含む第１の複数のメモリ装置と、
    前記第１の制御線から前記第１の制御信号を受信する第２の複数のメモリ装置であって、前記第２の複数のメモリ装置の各メモリ装置が、
    第２の書き込みコマンドを受信する第２のコマンドインタフェースと、
    前記第１の制御信号に応じて、前記信号線に切り替え可能に結合される第２の終端要素と、
    前記第２の終端要素用の第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２の終端要素用の第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタであって、前記第１の制御信号に応じて、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つが、前記第２の書き込みコマンドが前記第２のコマンドインタフェースにおいて受信されたかどうかに少なくとも部分的に基づいて、前記第２の終端要素に適用される第２のレジスタと、を含む第２の複数のメモリ装置と、
    を含むモジュール。
  41. 前記第１の複数のメモリ装置におけるメモリ装置が、ダイナミックランダムアクセスメモリ装置であり、前記第２の複数のメモリ装置におけるメモリ装置が、ダイナミックランダムアクセスメモリ装置である、請求項４０に記載のモジュール。
  42. 前記第１のインピーダンス設定値がソフト終端値であり、前記第２のインピーダンス設定値がハード終端値である、請求項４０に記載のモジュール。
  43. データを伝達する信号線と、
    第１の制御信号を伝達する第１の制御線と、
    第２の制御信号を伝達する第２の制御線と、
    前記第１の制御線から前記第１の制御信号を受信する第１の複数のメモリ装置であって、前記第１の複数のメモリ装置の各メモリ装置が、
    第１の書き込みコマンドを受信する第１のコマンドインタフェースと、
    前記第１の制御信号に応じて、前記信号線に切り替え可能に結合される第１の終端要素と、を含む第１の複数のメモリ装置と、
    前記第２の制御線から前記第２の制御信号を受信する第２の複数のメモリ装置であって、前記第２の複数のメモリ装置の各メモリ装置が、
    第２の書き込みコマンドを受信する第２のコマンドインタフェースと、
    前記第２の制御信号に応じて、前記信号線に切り替え可能に結合される第２の終端要素と、を含む第２の複数のメモリ装置と、
    を含むシステムであって、
    前記第１の制御信号および前記第１の書き込みコマンドが、前記第１の複数のメモリ装置における各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１の複数のメモリ装置の各メモリ装置に対して、第１のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２の複数のメモリ装置の各メモリ装置に対して、第２のインピーダンス設定値が、前記第２の終端要素に適用され、
    前記第２の制御信号および前記第２の書き込みコマンドが、前記第２の複数のメモリ装置における各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１の複数のメモリ装置の各メモリ装置に対して、前記第２のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２の複数のメモリ装置の各メモリ装置に対して、前記第１のインピーダンス設定値が、前記第２の終端要素に適用されるシステム。
  44. 前記第１の複数のメモリ装置の各メモリ装置が、
    前記第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含み、
    前記第２の複数のメモリ装置の各メモリ装置が、
    前記第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含む、請求項４３に記載のシステム。
  45. 前記第１のインピーダンス設定値がソフト終端値であり、前記第２のインピーダンス設定値がハード終端値である、請求項４３に記載のシステム。
  46. データを伝達する信号線と、
    第１の制御信号を伝達する第１の制御線と、
    第２の制御信号を伝達する第２の制御線と、
    前記第１の制御線から前記第１の制御信号を受信する第１のランクのメモリ装置であって、前記第１のランクにおける各メモリ装置が、
    第１の書き込みコマンドを受信する第１のコマンドインタフェースと、
    前記第１の制御信号に応じて、前記信号線に切り替え可能に結合される第１の終端要素と、を含む第１のランクのメモリ装置と、
    前記第２の制御線から前記第２の制御信号を受信する第２のランクのメモリ装置であって、前記第２のランクのメモリ装置における各メモリ装置が、
    第２の書き込みコマンドを受信する第２のコマンドインタフェースと、
    前記第２の制御信号に応じて、前記信号線に切り替え可能に結合される第２の終端要素と、
    を含む第２のランクのメモリ装置と、
    を含むモジュールであって、
    前記第１の制御信号および前記第１の書き込みコマンドが、前記第１のランクにおける各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１のランクの各メモリ装置に対して、第１のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２のランクの各メモリ装置に対して、第２のインピーダンス設定値が、前記第２の終端要素に適用され、
    前記第２の制御信号および前記第２の書き込みコマンドが、前記第２のランクにおける各メモリ装置の前記コマンドインタフェースで受信されることに応じて、
    前記第１のランクの各メモリ装置に対して、前記第２のインピーダンス設定値が、前記第１の終端要素に適用され、
    前記第２のランクの各メモリ装置に対して、前記第１のインピーダンス設定値が、前記第２の終端要素に適用されるモジュール。
  47. 前記第１のランクのメモリ装置におけるメモリ装置が、ダイナミックランダムアクセスメモリ装置であり、前記第２のランクのメモリ装置におけるメモリ装置が、ダイナミックランダムアクセスメモリ装置である、請求項４６に記載のモジュール。
  48. 前記第１のランクのメモリ装置の各メモリ装置が、
    前記第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含み、
    前記第２のランクのメモリ装置の各メモリ装置が、
    前記第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタと、
    前記第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタと、をさらに含む、請求項４６に記載のモジュール。
  49. 前記第１のインピーダンス設定値がソフト終端値であり、前記第２のインピーダンス設定値がハード終端値である、請求項４６に記載のモジュール。
  50. メモリコアを含むメモリ装置の動作方法であって、
    書き込みコマンドを受信することであって、前記書き込みコマンドが、端子において、書き込み動作に関連するデータを受信する前記書き込み動作を指定することと、
    前記書き込みコマンドに応じ、かつ前記端子において前記データを受信する前に、第１のインピーダンス値を有する終端インピーダンスを前記端子に適用することと、
    前記書き込み動作の後で、第２のインピーダンス値を有する終端インピーダンスを前記端子に適用することと、
    前記第２のインピーダンス値を有する前記終端インピーダンスを前記端子に適用した後で、読み出しコマンドを受信することであって、前記読み出しコマンドが読み出し動作を指定することと、
    前記読み出しコマンドに応じて、
    前記第２のインピーダンス値を有する前記終端インピーダンスを前記端子から減結合し、
    前記端子において、前記読み出し動作に関連するデータを出力することと、
    を含む方法。
  51. 前記メモリコアが、ダイナミックランダムアクセスメモリセルを含む、請求項５０に記載の方法。
  52. 前記端子において前記終端インピーダンスを選択的に活性化する制御信号を受信することであって、前記終端インピーダンスが、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有することをさらに含む、請求項５０に記載の方法。
  53. 前記第１のインピーダンス値がソフト終端値であり、前記第２のインピーダンス値がハード終端値である、請求項５０に記載の方法。
  54. 前記第１のインピーダンス値を有する前記終端インピーダンスを前記端子に適用することが、プルアップドライバ素子の第１のサブセットおよびプルダウンドライバ素子の第１のサブセットを同時に活性化することを含む、請求項５０に記載の方法。
  55. 前記第２のインピーダンス値を有する前記終端インピーダンスを前記端子に適用することが、前記プルアップドライバ素子の第２のサブセットおよび前記プルダウンドライバ素子の第２のサブセットを同時に活性化することを含む、請求項５４に記載の方法。
  56. 前記プルアップドライバ素子および前記プルダウンドライバ素子が、前記読み出し動作に関連する前記データを出力する、請求項５４に記載の方法。
  57. メモリ装置における動作方法であって、
    書き込みコマンドを受信することと、
    前記書き込みコマンドを受信した後で、プルアップドライバ素子の第１のサブセットおよびプルダウンドライバ素子の第１のサブセットを同時に活性化して、端子において第１の終端インピーダンス値を生じさせることと、
    前記端子において前記第１の終端インピーダンス値を生じさせた後で、かつ前記書き込みコマンドに応じて、前記端子において書き込みデータを受信することと、
    前記端子において前記書き込みデータを受信した後で、前記プルアップドライバ素子の第２のサブセットおよび前記プルダウンドライバ素子の第２のサブセットを同時に活性化して、前記端子において第２の終端インピーダンス値を生じさせることと、
    前記端子において前記第２の終端インピーダンス値を生じさせた後で、読み出しコマンドを受信することと、
    前記読み出しコマンドを受信した後で、前記プルアップドライバ素子の前記第２のサブセットおよび前記プルダウンドライバ素子の前記第２のサブセットをターンオフすることと、
    前記読み出しコマンドに応じて、前記プルアップドライバ素子および前記プルダウンドライバ素子を用い、前記端子において読み出しデータを出力することと、
    を含む方法。
  58. 前記メモリ装置が、前記読み出しデータを記憶するダイナミックランダムアクセスメモリセルを含む、請求項５７に記載の方法。
  59. 前記端子において終端インピーダンスを選択的に活性化する制御信号を受信することであって、前記終端インピーダンスが、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有することをさらに含む、請求項５７に記載の方法。
  60. 複数のメモリセルを有するメモリコアと、
    読み出しコマンドおよび書き込みコマンドの１つを含むコマンドを受信するコマンドインタフェースであって、前記読み出しコマンドが読み出し動作を指定し、前記書き込みコマンドが書き込み動作を指定するコマンドインタフェースと、
    前記書き込み動作に関連するデータを外部信号線から受信し、かつ前記読み出し動作に関連するデータを前記外部信号線に伝達する端子と、
    前記端子において終端インピーダンスを制御する状態機械であって、
    前記書き込みコマンドが前記コマンドインタフェースで受信された後で、前記状態機械が、前記端子において第１のインピーダンス値を生じさせ、
    前記書き込み動作が完了した後で、前記状態機械が、前記端子に対して第２のインピーダンス値を生じさせ、前記読み出しコマンドが前記コマンドインタフェースで受信された後で、前記状態機械が、前記端子に対して前記終端インピーダンスをターンオフする状態機械と、
    含むメモリ装置。
  61. 前記読み出し動作に関連する前記データを出力するために、プルアップドライバ素子およびプルダウンドライバ素子を含む出力ドライバをさらに含み、前記第１のインピーダンス値が、前記出力ドライバに含まれるトランジスタセットを選択的に活性化することによって生じる、請求項６０に記載のメモリ装置。
  62. 前記プルアップドライバ素子が、第１のトランジスタセットを含み、前記プルダウンドライバ素子が第２のトランジスタセットを含み、
    前記第１のトランジスタセットの第１のサブセットおよび前記第２のトランジスタセットの第１のサブセットが、グループとして活性化されて、前記第１のインピーダンス値を生成し、
    前記第１のトランジスタセットの第２のサブセットおよび前記第２のトランジスタセットの第２のサブセットが、グループとして活性化されて、前記第２のインピーダンス値を生成する、請求項６１に記載のメモリ装置。
  63. 前記複数のメモリセルがダイナミックランダムアクセスメモリセルを含む、請求項６０に記載のメモリ装置。
  64. データ線において前記終端インピーダンスを選択的に活性化する制御信号を、前記メモリ装置の外部の装置から受信する制御端子であって、前記終端インピーダンスが、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有する制御端子をさらに含む、請求項６０に記載のメモリ装置。
  65. 前記第１のインピーダンス値を表わす第１の値を記憶する第１のレジスタと、
    前記第２のインピーダンス値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含む、請求項６０に記載のメモリ装置。
  66. 読み出しコマンドおよび書き込みコマンドの１つを含むコマンドを受信するコマンドインタフェースであって、前記読み出しコマンドが読み出し動作を指定し、前記書き込みコマンドが書き込み動作を指定するコマンドインタフェースと、
    前記書き込み動作に関連するデータを外部信号線から受信し、かつ前記読み出し動作に関連するデータを前記外部信号線に伝達する端子と、
    前記端子において終端インピーダンスを制御する状態機械であって、
    前記書き込みコマンドが前記コマンドインタフェースで受信された後で、前記状態機械が、第１のインピーダンス値を備えた前記終端インピーダンスを前記端子に適用し、
    前記書き込み動作が完了した後で、前記状態機械が、第２のインピーダンス値を備えた前記終端インピーダンスを前記端子に適用し、
    前記読み出しコマンドが前記コマンドインタフェースで受信された後で、前記状態機械が、前記端子に対して前記終端インピーダンスをターンオフする状態機械と、
    含むメモリ装置。
  67. 前記終端インピーダンスの前記第１のインピーダンス値を表わす第１の値を記憶する第１のレジスタと、
    前記終端インピーダンスの前記第２のインピーダンス値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含む、請求項６６に記載のメモリ装置。
  68. 前記データを記憶する複数のダイナミックランダムアクセスメモリセルをさらに含む、請求項６６に記載のメモリ装置。
  69. データ線において前記終端インピーダンスを選択的に活性化する制御信号を受信する制御端子であって、前記終端インピーダンスが、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有する制御端子をさらに含む、請求項６６に記載のメモリ装置。
  70. 読み出しコマンドおよび書き込みコマンドの１つを含むコマンドを受信するコマンドインタフェースと、
    前記書き込みコマンドに応じて書き込みデータを受信する端子と、
    前記端子に結合された出力ドライバであって、前記読み出しコマンドに応じて、少なくとも第１の論理状態および第２の論理状態によって表わされる読み出しデータを出力し、前記出力ドライバが、
    データ線において前記第１の論理状態を提供するプルアップドライバ素子と、
    前記データ線において前記第２の論理状態を提供するプルダウンドライバ素子と、
    前記端子において終端インピーダンスを制御する状態機械であって、
    前記書き込みコマンドが前記コマンドインタフェースで受信された後で、前記状態機械が、前記プルアップドライバ素子の第１のサブセットおよび前記プルダウンドライバ素子の第１のサブセットを同時に活性化することによって、第１のインピーダンス値を前記端子に適用し、
    前記書き込みデータが前記端子で受信された後で、前記状態機械が、前記プルアップドライバ素子の第２のサブセットおよび前記プルダウンドライバ素子の第２のサブセットを同時に活性化することによって、第２のインピーダンス値を前記端子に適用する状態機械と、を含む出力ドライバと、
    を含むメモリ装置。
  71. 前記読み出しコマンドに応じて前記データを出力する前に、前記状態機械が、前記プルアップドライバ素子の前記第２のサブセットおよび前記プルダウンドライバ素子の前記第２のサブセットをターンオフする、請求項７０に記載のメモリ装置。
  72. 前記終端インピーダンスの前記第１のインピーダンス値を表わす第１の値を記憶する第１のレジスタと、
    前記終端インピーダンスの前記第２のインピーダンス値を表わす第２の値を記憶する第２のレジスタと、
    をさらに含む、請求項７０に記載のメモリ装置。
  73. 前記データを記憶する複数のダイナミックランダムアクセスメモリセルをさらに含む、請求項７０に記載のメモリ装置。
  74. 前記データ線において前記終端インピーダンスを選択的に活性化する制御信号を受信する制御端子であって、前記終端インピーダンスが、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有する制御端子をさらに含む、請求項７０に記載のメモリ装置。
  75. 複数のプルアップ素子および複数のプルダウン素子を有する出力ドライバであって、データ線にデータを出力する出力ドライバと、
    前記データ線において終端インピーダンスを生じさせる制御信号を受信する制御端子であって、前記終端インピーダンスが前記プルアップ素子およびプルダウン素子の選択的結合を通して暗黙的に導入される制御端子と、
    前記終端インピーダンスの第１のインピーダンス設定値を表わす第１の値を記憶する第１のレジスタであって、前記第１のインピーダンス設定値が、前記複数のプルアップ素子の第１のサブセットおよび前記複数のプルダウン素子の第１のサブセットを同時に活性化することによって生じる、第１のレジスタと、
    前記終端インピーダンスの第２のインピーダンス設定値を表わす第２の値を記憶する第２のレジスタであって、前記第２のインピーダンス設定値が、前記プルアップ素子の第２のサブセットおよび前記プルダウン素子の第２のサブセットを同時に活性化することによって生じる、第２のレジスタと、
    前記制御信号に応じて、前記メモリ装置によって受信されたコマンドが書き込みコマンドであるかどうかに少なくとも部分的に基づいて、前記第１のインピーダンス設定値および前記第２のインピーダンス設定値の１つを前記終端インピーダンスに適用する状態機械と、
    を含むメモリ装置。
  76. 前記書き込みコマンドを受信するコマンドインタフェースをさらに含み、前記制御信号に応じて、
    前記終端インピーダンスが、前記書き込みコマンドが前記コマンドインタフェースで受信されることに応じて、前記第１のインピーダンス設定値となり、
    前記終端インピーダンスが、前記メモリ装置がアイドル状態に遷移する場合に、前記第２のインピーダンス設定値となる、請求項７５に記載のメモリ装置。
  77. 前記プルアップ素子が、第１のトランジスタセットを含み、前記プルダウン素子が、第２のトランジスタセットを含み、
    前記第１のトランジスタセットの第１のサブセットおよび前記第２のトランジスタセットの第１のサブセットが、グループとして同時に活性化されて、前記第１のインピーダンス設定値を生成し、
    前記第１のトランジスタセットの第２のサブセットおよび前記第２のトランジスタセットの第２のサブセットが、グループとして同時に活性化されて、前記第２のインピーダンス設定値を生成する、請求項７５に記載のメモリ装置。
  78. 前記データを記憶するダイナミックランダムアクセスメモリセルのコアをさらに含む、請求項７５に記載のメモリ装置。
  79. 前記制御信号に結合された制御回路であって、
    前記制御信号の第１の論理状態が、前記データ線において前記終端インピーダンスを生じさせることを示し、
    かつ前記制御信号の第２の論理状態が、前記データ線において前記終端インピーダンスを非活性化することを示すように、前記制御信号を処理する制御回路をさらに含み、
    前記第１の論理状態を有する前記制御信号に対して、
    前記終端インピーダンスが、前記メモリ装置が書き込み状態に遷移する場合に、前記第１のインピーダンス設定値となり、
    前記終端インピーダンスが、前記メモリ装置が前記書き込み状態以外の状態に遷移する場合に、前記第２のインピーダンス設定値となる、請求項７５に記載のメモリ装置。
  80. 複数のメモリセルを有するメモリコアと、
    書き込みコマンドを受信するコマンドインタフェースであって、前記書き込みコマンドが書き込み動作を指定するコマンドインタフェースと、
    前記書き込みコマンドに応じてデータ線から書き込みデータを受信するバッファであって、前記書き込みデータが、前記書き込み動作中に前記メモリコアに供給されるバッファと、
    第１のインピーダンス値を有する第１のインピーダンスおよび第２のインピーダンス値を有する第２のインピーダンスの１つを前記データ線に切り替え可能に結合する終端要素と、
    前記第１のインピーダンスおよび前記第２のインピーダンスの１つを前記終端要素に適用する状態機械と、
    を含み、
    前記状態機械が、前記書き込みコマンドが前記コマンドインタフェースで受信された後で、前記第１のインピーダンスを前記終端要素に適用し、
    前記状態機械が、前記書き込み動作が完了した後で、前記第２のインピーダンスを前記終端要素に適用するメモリ装置。
  81. 前記状態機械が、読み出しコマンドが前記コマンドインタフェースで受信されたことに応じて、前記終端要素を非活性化する、請求項８０に記載のメモリ装置。
  82. 前記終端要素が、前記読み出しコマンドに応じて前記データを出力する出力ドライバに含まれるトランジスタセットを選択的に活性化することによって生じる、請求項８１に記載のメモリ装置。
  83. 前記トランジスタセットが、第１のトランジスタセットおよび第２のトランジスタセットを含み、
    前記第１のトランジスタセットの第１のサブセットおよび前記第２のトランジスタセットの第１のサブセットが、グループとして同時に活性化されて、前記第１のインピーダンス値を生成し、
    前記第１のトランジスタセットの第２のサブセットおよび前記第２のトランジスタセットの第２のサブセットが、グループとして同時に活性化されて、前記第２のインピーダンス値を生成する、請求項８２に記載のメモリ装置。
  84. 前記データ線において前記終端要素を選択的に活性化する制御信号を受信する制御端子であって、前記終端要素が、前記第１のインピーダンス値および前記第２のインピーダンス値の１つを有する制御端子をさらに含む、請求項８０に記載のメモリ装置。
  85. メモリコアを含むメモリ装置の動作方法であって、
    書き込みコマンドを受信することであって、前記書き込みコマンドが、端子において、書き込み動作に関連するデータを受信する前記書き込み動作を指定することと、
    終端インピーダンスを前記端子に適用することを示す制御信号を受信することと、
    前記書き込みコマンド、および前記終端インピーダンスを活性化することを示す制御信号に応じて、前記データを受信する前に、第１のインピーダンス値を有する前記終端インピーダンスを前記端子に適用することと、
    前記書き込み動作の後で、第２のインピーダンス値を有する終端インピーダンスを前記端子に適用することと、
    を含む方法。
  86. 電子システムにおける動作方法であって、
    書き込みコマンドをメモリ装置に供給することであって、前記書き込みコマンドが、前記メモリ装置への書き込み動作を指定することと、
    前記書き込みコマンドに応じて、前記メモリ装置が、第１のインピーダンス値を有する終端インピーダンスを端子に適用することと、
    前記第１のインピーダンス値を有する前記終端インピーダンスを前記端子に適用した後で、前記メモリ装置が、前記端子において、前記書き込み動作に関連するデータを受信することと、
    前記メモリ装置が、前記データを受信した後で、第２のインピーダンス値を有する終端インピーダンスを前記端子に適用することと、
    前記第２のインピーダンス値を有する前記終端インピーダンスを前記端子に適用した後で、読み出しコマンドを前記メモリ装置に供給することであって、前記読み出しコマンドが読み出し動作を前記メモリ装置に指定することと、
    前記読み出しコマンドに応じて、
    前記メモリ装置が、前記第２のインピーダンス値を有する前記終端インピーダンスを前記端子から除去し、
    除去の後で、前記メモリ装置が、前記読み出しコマンドに関連するデータを前記端子において出力することと、
    を含む方法。
  87. 電子システムにおける動作方法であって、
    書き込みコマンドをメモリ装置に供給することであって、前記書き込みコマンドが、前記メモリ装置への書き込み動作を指定することと、
    前記書き込みコマンドに応じて、前記メモリ装置が、前記書き込み動作に関連するデータを端子において受信することと、
    終端インピーダンスが前記端子に適用されることを示す制御信号を前記メモリ装置へ供給することと、
    終端インピーダンスが前記端子に適用されることを示す制御信号に応じて、
    前記データを受信する前に、前記メモリ装置が、第１のインピーダンス値を備えた終端インピーダンスを前記端子に適用し、
    前記データを受信した後で、前記メモリ装置が、第２のインピーダンス値を備えた終端インピーダンスを前記端子に適用することと、
    を含む方法。
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