JPH11154852A

JPH11154852A - 反射抑制装置

Info

Publication number: JPH11154852A
Application number: JP9319671A
Authority: JP
Inventors: Koji Fukumoto; 晃二福本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-20
Filing date: 1997-11-20
Publication date: 1999-06-08

Abstract

(57)【要約】【課題】無駄な電力消費を伴うことなく配線における
信号の反射を抑制することができる反射抑制装置を得
る。【解決手段】ＰＭＯＳトランジスタ４のゲートは配線
１２ａを介して配線８に接続されており、ＮＭＯＳトラ
ンジスタ５のゲートは配線１２ｂ及びインバータ７を介
して配線８に接続されている。また、配線８は外部入力
端子９に接続されている。外部入力端子９には、メモリ
へのアクセス中に活性化するウェイト信号等が外部から
入力される。ウェイト信号が活性化されていない場合
は、ＰＭＯＳトランジスタ４及びＮＭＯＳトランジスタ
５はいずれもオンとなり終端抵抗として機能する。一
方、ウェイト信号が活性化されている場合は、ＰＭＯＳ
トランジスタ４及びＮＭＯＳトランジスタ５はいずれも
オフとなり電力が消費されることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、配線における信
号の反射を抑制する反射抑制装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化が進む
一方で、高速動作化も進められている。例えば、現在一
般的に使用されているマイクロプロセッサは２００メガ
ヘルツの基本動作クロック信号の下で動作しており、演
算処理速度は今後もますます高速化することが予想され
る。この発明は、一般に数百メガヘルツを超える高周波
数で動作する半導体集積回路に適用されるものである
が、以下の記載では、マイクロプロセッサを例にとり説
明する。

【０００３】図１１は、マイクロプロセッサの一般的な
構成を示すブロック図である。ここでは、半導体基板１
００上に形成された各回路のレイアウトを概略的に示し
た。図１１に示すマイクロプロセッサは、内部データバ
ス５６及び内部アドレスバス５７を制御するためのバス
制御回路５１と、バス制御回路５１から出力される命令
コードをデコードする命令デコーダ回路５２と、命令デ
コーダ回路５２の出力信号に応答して制御信号Ｓｃを発
生する制御回路５３と、制御信号Ｓｃに応答して演算を
実行する演算実行回路５４と、制御信号Ｓｃを演算実行
回路５４に伝送する制御信号線５５とを備えている。演
算において用いられるデータ及びアドレスは外部からバ
ス制御回路５１に入力され、さらに内部データバス５６
及び内部アドレスバス５７をそれぞれ介して演算実行回
路５４に与えられる。また、制御信号Ｓｃは、制御信号
線５５を介して演算実行回路５４に伝送される。

【０００４】図１２は、マイクロプロセッサにおける信
号の伝送を説明するためのブロック図である。半導体基
板１００上に、ＣＭＯＳ回路１，２、配線３、入力端子
１０、及び出力端子１１が形成されている。ここで、Ｃ
ＭＯＳ回路１，２は、図示されていないＣＭＯＳトラン
ジスタによってそれぞれ構成されている。また、配線３
はＣＭＯＳ回路１とＣＭＯＳ回路２とを接続するための
配線であり、図１１に示した内部データバス５６、内部
アドレスバス５７、及び制御信号線５５のうちのいずれ
か一本に相当するものである。

【０００５】配線３が長い配線経路を有する場合、配線
３にはコンタクトホールを用いた接続箇所や配線の線幅
が狭くなる箇所等が存在し、このような箇所では一般に
配線３の特性インピーダンスが部分的に変化する。図１
２に示す抵抗成分６は、例えばコンタクトホールを用い
た接続箇所において生じる配線３の特性インピーダンス
の不整合を等価的に示したものである。なお、図１２で
は簡略化のため一つの不連続箇所に対応する抵抗成分６
のみを示したが、マイクロプロセッサが数百メガヘルツ
を超える基本動作クロック信号の下で動作する場合、こ
のようなインピーダンスの不連続箇所は、長い配線経路
中の複数の箇所で生じ得る。

【０００６】伝送信号ＳｐをＣＭＯＳ回路１から配線３
を介してＣＭＯＳ回路２に伝送しようとする場合、伝送
信号Ｓｐのエネルギーの一部は抵抗成分６によって反射
される。かかる反射が生じる原因は次のように説明され
る。伝送信号Ｓｐは数百メガヘルツを超える高い周波数
のデジタルクロック信号であり、その中には高い周波数
の様々な信号成分が含まれるため、配線３は高い周波数
での信号伝送における特性インピーダンスを有している
ものと理解される。従って、抵抗成分６の存在は、配線
１８における特性インピーダンスの不連続点として働く
ことになる。換言すれば、抵抗成分６の存在によって配
線３に特性インピーダンスの不整合が生じており、かか
る特性インピーダンスの不整合箇所の存在により伝送信
号Ｓｐの反射が生じることになる。

【０００７】伝送信号Ｓｐが抵抗成分６により反射され
反射信号Ｓｒを生じた場合、この反射信号Ｓｒの影響に
よって伝送信号Ｓｐから高い周波数の信号成分が部分的
に失われ、実際に伝送される信号Ｓｔの波形を変化させ
る。例えば、信号Ｓｔの急峻な立ち上がり又は立ち下が
りが失われた場合は、ＣＭＯＳ回路２における誤動作を
引き起こす要因となる。

【０００８】図１３は、特開平５−１６７４２６号公報
に記載された従来の反射抑制装置を搭載した半導体集積
回路の構成を示す回路図である。制御電圧発生回路３３
は外部から電源電位Ｖ_CC及び接地電位Ｖ_SSを受け、各々
が予め定められた電圧レベルを有する制御電圧Ｖ₁乃至
Ｖ₄を発生する。スイッチング回路３１は、外部入力端
子３４を介して与えられる制御信号Ｓ₁に応答して、制
御電圧Ｖ₁，Ｖ₂をＰＭＯＳトランジスタ５ａ，６ａのゲ
ートに選択的に与える。また、スイッチング回路３２
は、外部入力端子３５を介して与えられる制御信号Ｓ₂
に応答して、制御電圧Ｖ₃，Ｖ₄をＮＭＯＳトランジスタ
７ａ，８ａのゲートに選択的に与える。一般に、ＭＯＳ
トランジスタのオン抵抗はそのゲートに与えられるゲー
ト電圧に依存して変化する。ここに挙げた従来の反射抑
制装置では、ＰＭＯＳトランジスタ５ａ，６ａ、及びＮ
ＭＯＳトランジスタ７ａ，８ａの各ゲート電圧を外部か
ら制御し得るため、各トランジスタのオン抵抗を所望の
値に設定することができる。従って、配線３の特性イン
ピーダンスに基づいてトランジスタ５ａ，６ａ，７ａ，
８ａのオン抵抗を最適な値に設定することにより、抵抗
成分６の存在によって生じる信号の反射が抑制される。

【０００９】

【発明が解決しようとする課題】しかし、このような従
来の反射抑制装置では、ＰＭＯＳトランジスタ５ａ，６
ａのうち少なくともいずれか一方、及びＮＭＯＳトラン
ジスタ７ａ，８ａのうち少なくともいずれか一方が常に
オンされているため、配線３に信号が伝送していない状
態においても電力が消費されるという問題があった。

【００１０】この発明は、かかる問題を解決するために
成されたものであり、高い周波数の下で動作する半導体
集積回路において、無駄な電力消費を伴うことなく配線
における信号の反射を抑制することができる反射抑制装
置を得ることを目的とするものである。

【００１１】

【課題を解決するための手段】この発明のうち請求項１
に係る反射抑制装置は、第１及び第２の電子回路を有す
る半導体基板上に形成され、第１の電子回路から出力さ
れた信号を第２の電子回路へ伝送する半導体基板上の配
線のインピーダンスが配線の経路中の少なくとも一つの
位置で不連続に変化することに起因して生じる信号の反
射を抑制する反射抑制装置であって、一方電極が電源に
接続され、他方電極が位置と第１の電子回路との間で配
線に接続され、制御電極が駆動制御手段に接続された第
１のトランジスタと、一方電極が接地され、他方電極が
位置と第１の電子回路との間で配線に接続され、制御電
極が駆動制御手段に接続された第２のトランジスタとを
備え、駆動制御手段は、配線における信号の伝送の有無
を示唆する少なくとも一つの所定信号に基づいて、伝送
が行われている場合には第１及び第２のトランジスタを
ともに駆動し、伝送が行われていない場合には第１及び
第２のトランジスタの駆動をともに停止するものであ
る。

【００１２】また、この発明のうち請求項２に係る反射
抑制装置は、請求項１記載の反射抑制装置であって、駆
動制御手段に接続された外部入力端子をさらに備え、少
なくとも一つの所定信号は、外部入力端子に入力される
外部入力信号として得られるものである。

【００１３】また、この発明のうち請求項３に係る反射
抑制装置は、請求項１記載の反射抑制装置であって、少
なくとも一つの所定信号は、第１の電子回路を構成する
特定内部配線の電位変化として得られるものである。

【００１４】また、この発明のうち請求項４に係る反射
抑制装置は、請求項２又は３記載の反射抑制装置であっ
て、少なくとも一つの所定信号は、一つの所定信号のみ
からなることを特徴とするものである。

【００１５】また、この発明のうち請求項５に係る反射
抑制装置は、請求項２又は３記載の反射抑制装置であっ
て、少なくとも一つの所定信号は、複数の所定信号を有
することを特徴とするものである。

【００１６】また、この発明のうち請求項６に係る反射
抑制装置は、請求項１記載の反射抑制装置であって、駆
動制御手段に接続された外部入力端子をさらに備え、少
なくとも一つの所定信号の一部は、外部入力端子に入力
される外部入力信号として得られ、少なくとも一つの所
定信号の他の一部は、第１の電子回路を構成する特定内
部配線の電位変化して得られるものである。

【００１７】

【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る反射抑制装置を搭載したマイクロプ
ロセッサの構成を概略的に示す回路図である。半導体基
板１００上に、入力端子１０に接続されたＣＭＯＳ回路
１（第１の電子回路）と、出力端子１１に接続されたＣ
ＭＯＳ回路２（第２の電子回路）とが形成されており、
ＣＭＯＳ回路１，２は配線３を介して互いに接続されて
いる。抵抗成分６は、従来の技術で説明したごとく、コ
ンタクトホールを用いた接続箇所等において生じる配線
３の特性インピーダンスの不整合を等価的に示したもの
である。抵抗成分６に先立ってＰＭＯＳトランジスタ４
及びＮＭＯＳトランジスタ５が設けられている。ＰＭＯ
Ｓトランジスタ４のソース及びドレインは電源Ｖ_CC及び
配線３にそれぞれ接続されており、ＮＭＯＳトランジス
タ５のソース及びドレインは接地Ｖ_SS及び配線３にそれ
ぞれ接続されている。また、ＰＭＯＳトランジスタ４及
びＮＭＯＳトランジスタ５の各ゲートは、配線１２ａ，
１２ｂをそれぞれ介して終端抵抗制御回路７（駆動制御
手段）に接続されており、終端抵抗制御回路７は配線８
を介して外部入力端子９に接続されている。また、図２
は、終端抵抗制御回路７の具体的な構成を示す回路図で
ある。配線８は配線１２ａと接続されるとともに、イン
バータ２４を介して配線１２ｂと接続される。

【００１８】一般にＭＯＳトランジスタは抵抗としても
機能するが、図１に示すＰＭＯＳトランジスタ４及びＮ
ＭＯＳトランジスタ５も抵抗として、特に配線３に関す
る特性インピーダンスの不整合を解消するための終端抵
抗として機能するものである。なお、配線３の特性イン
ピーダンスは、配線３の線幅、厚さ、誘電率、シート抵
抗等に基づく計算あるいはシミュレーションによって求
められ、また、ＰＭＯＳトランジスタ４及びＮＭＯＳト
ランジスタ５のオン抵抗は、電力消費又は伝送信号の振
幅の減少等を考慮して設定される。例えば、配線３のイ
ンピーダンスがＺ₀である場合、ＰＭＯＳトランジスタ
４及びＮＭＯＳトランジスタ５のオン抵抗をそれぞれ２
Ｚ₀に設定してもよい。

【００１９】外部入力端子９には、例えば、メモリ（図
示しない）へのアクセス中に活性化するウェイト信号
や、マルチプロセッサを想定した場合に使用されないマ
イクロプロセッサに対して活性化する信号等が外部から
入力される。従って、これらの信号が活性化されている
ということは、マイクロプロセッサが駆動されていない
こと、即ち、信号が配線３を伝送していないないことを
意味し、逆に、これらの信号が活性化されていないとい
うことは、マイクロプロセッサが駆動されていること、
即ち、信号が配線３を伝送していることを意味する。

【００２０】以下、ウェイト信号を例にとり動作を説明
する。第１に、上記ウェイト信号が活性化されていない
場合は、配線８のレベルは「Ｌ」となり、配線８に接続
される配線１２ａのレベルも「Ｌ」となるため、ＰＭＯ
Ｓトランジスタ４はオンとなる。一方、配線１２ｂはイ
ンバータ７を介して配線８に接続されているため、配線
８のレベルが「Ｌ」であれば配線１２ｂのレベルは
「Ｈ」となり、ＮＭＯＳトランジスタ５はオンとなる。
以上より、ウェイト信号が活性化されていない場合はＰ
ＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５はと
もにオンとなり、終端抵抗として機能する。これによ
り、マイクロプロセッサが駆動されている状態において
配線３を伝送する信号の反射が抑制される。

【００２１】第２に、ウェイト信号が活性化されている
場合は、配線８のレベルは「Ｈ」となるため、配線１２
ａのレベルは「Ｈ」となり、配線１２ｂのレベルはイン
バータ２４の作用により「Ｌ」となる。従って、ＰＭＯ
Ｓトランジスタ４及びＮＭＯＳトランジスタ５はいずれ
もオフとなる。

【００２２】このように本実施の形態１に係る反射抑制
装置によれば、信号が配線３を伝送している場合にはＰ
ＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５をと
もにオンとして終端抵抗として機能させ、一方、信号が
配線３を伝送していない場合には、ＰＭＯＳトランジス
タ４及びＮＭＯＳトランジスタ５をいずれもオフとして
終端抵抗の駆動を停止する。従って、信号が配線３を伝
送していない状態においてＰＭＯＳトランジスタ４及び
ＮＭＯＳトランジスタ５がオンされることによって生じ
る電力消費を回避することができる。

【００２３】実施の形態２．上記実施の形態１では、一
つの外部入力信号により終端抵抗の駆動を制御する場合
について説明したが、複数の外部入力信号により制御す
ることもできる。

【００２４】図３は、本発明の実施の形態２に係る反射
抑制装置を搭載したマイクロプロセッサの構成を概略的
に示す回路図である。外部入力端子１５ａ，１５ｂが半
導体基板１００上に設けられており、外部入力端子１５
ａ，１５ｂは、それぞれ配線１３ａ，１３ｂを介して終
端抵抗制御回路１２（駆動制御手段）に接続されてい
る。また、ＰＭＯＳトランジスタ４及びＮＭＯＳトラン
ジスタ５のそれぞれのゲートは、配線１４ａ及び１４ｂ
を介して終端抵抗制御回路１２に接続されている。

【００２５】図４は、終端抵抗制御回路１２の具体的な
構成を示す回路図である。ＯＲ回路１６の一方の入力端
子に配線１３ａが接続され、他方の入力端子に配線１３
ｂが接続される。また、ＯＲ回路１６の出力端子には、
配線１４ａが接続されるとともに、配線１４ｂがインバ
ータ１７を介して接続される。

【００２６】以下、メモリへのアクセス中に活性化する
ウェイト信号が外部入力端子１５ａに入力され、使用さ
れないマイクロプロセッサに対して活性化する信号が外
部入力端子１５ｂに入力される場合を例にとり説明す
る。このとき、上記２つの信号のうちいずれか一方でも
活性化されればマイクロプロセッサは駆動されていない
ものとする。第１に、これら２つの信号のうちいずれか
一方の信号が活性化された場合、即ち、配線１３ａ及び
１３ｂのうちいずれか一方の配線のレベルが「Ｈ」とな
った場合は、ＯＲ回路１６は「Ｈ」を出力する。従っ
て、配線１４ａのレベルは「Ｈ」となるとともに、配線
１４ｂのレベルはインバータ１７の作用により「Ｌ」と
なる。従って、この場合はＰＭＯＳトランジスタ４及び
ＮＭＯＳトランジスタ５はいずれもオフとなる。

【００２７】第２に、２つの信号がともに活性化された
場合は、上記と同様にＯＲ回路１６は「Ｈ」を出力し、
配線１４ａのレベルは「Ｈ」、配線１４ｂのレベルは
「Ｌ」となる。従って、この場合もＰＭＯＳトランジス
タ４及びＮＭＯＳトランジスタ５はいずれもオフとな
る。

【００２８】第３に、２つの信号がともに活性化されな
い場合は、配線１３ａ及び１３ｂのレベルはともに
「Ｌ」であるため、ＯＲ回路１６は「Ｌ」を出力する。
従って、配線１４ａのレベルは「Ｌ」となり、配線１４
ｂのレベルはインバータ１７の作用により「Ｈ」とな
る。従って、この場合はＰＭＯＳトランジスタ４及びＮ
ＭＯＳトランジスタ５はいずれもオンとなり、終端抵抗
として機能する。ここで、２つの信号がともに活性化さ
れないということはマイクロプロセッサが駆動されてい
る状態にあることを意味するため、終端抵抗の機能によ
り配線３を伝送する信号の反射が抑制される。

【００２９】このように本実施の形態２に係る反射抑制
装置によれば、配線３における信号の伝送の有無を示唆
する複数の外部入力信号のうち、少なくともいずれか１
つの信号が活性化された場合にはＰＭＯＳトランジスタ
４及びＮＭＯＳトランジスタ５をともにオフとするた
め、上記実施の形態１と同様に、信号が配線３を伝送し
ていない状態においてＰＭＯＳトランジスタ４及びＮＭ
ＯＳトランジスタ５がオンされることによって生じる電
力消費を回避することができる。

【００３０】また、１つの外部入力信号のみによっては
配線３における信号の伝送の有無が把握できない場合で
あっても、外部入力端子１５ａ，１５ｂに入力される複
数の外部入力信号の組み合わせによってこれを把握する
ことができる。

【００３１】実施の形態３．上記実施の形態１及び２で
は、配線３における信号の伝送の有無を外部入力信号が
活性化されるか否かにより把握していたが、マイクロプ
ロセッサの内部回路の状態から把握することもできる。

【００３２】図５は、本発明の実施の形態３に係る反射
抑制装置を搭載したマイクロプロセッサの構成を概略的
に示す回路図である。ＣＭＯＳ回路１を構成する内部配
線のうち、その内部配線のレベルが「Ｈ」又は「Ｌ」に
なることにより配線３に信号が伝送されているか否かが
示唆される１本の内部配線（図示しない）を特定し、そ
の特定した内部配線と終端抵抗制御回路１８（駆動制御
手段）とを配線１９によって接続する。また、終端抵抗
制御回路１８は、配線１４ａ，１４ｂを介してＰＭＯＳ
トランジスタ４のゲート及びＮＭＯＳトランジスタ５の
ゲートにそれぞれ接続される。

【００３３】図６は、終端抵抗制御回路１８の具体的な
構成を示す回路図である。配線１９は、配線１４ｂに接
続されるとともに、インバータ２０を介して配線１４ａ
に接続される。以下、内部配線のレベルが「Ｌ」の場合
は配線３に信号が伝送されず、「Ｈ」の場合は信号が伝
送されるような内部配線を特定したものとして説明す
る。第１に、特定した内部配線のレベルが「Ｈ」の場合
は、その内部配線に接続されている配線１９のレベルも
「Ｈ」となる。従って、配線１４ａのレベルは「Ｌ」、
配線１４ｂのレベルは「Ｈ」となり、ＰＭＯＳトランジ
スタ４及びＮＭＯＳトランジスタ５はともにオンとな
る。従って、ＰＭＯＳトランジスタ４及びＮＭＯＳトラ
ンジスタ５は終端抵抗として機能し、配線３を伝送する
信号の反射を抑制する。

【００３４】第２に、特定した内部配線のレベルが
「Ｌ」の場合は、配線１９のレベルは「Ｌ」、配線１４
ａのレベルは「Ｈ」、配線１４ｂのレベルは「Ｌ」とな
り、ＰＭＯＳトランジスタ４及びＮＭＯＳトランジスタ
５はともにオフとなる。

【００３５】このように本実施の形態３に係る反射抑制
装置によれば、配線３が接続されるＣＭＯＳ回路１の内
部配線のレベルに応じて終端抵抗の駆動を制御するた
め、配線３における信号の伝送の有無を直接的に把握す
ることができる。従って、終端抵抗制御回路１８が配線
３における信号の伝送の有無を直接的に把握し、終端抵
抗の駆動を制御することができるため、さらに消費電力
を低減することができる。

【００３６】また、外部入力信号の入力が不要であるた
め新たに外部入力端子を設ける必要もなく、実施の形態
１及び２に示した反射抑制装置と比較すると、装置の簡
略化を図ることもできる。

【００３７】実施の形態４．上記実施の形態３では、特
定した１本の内部配線のレベルの変化に応じて終端抵抗
の駆動を制御する場合について説明したが、複数の内部
配線を特定して終端抵抗を制御することもできる。

【００３８】図７は、本発明の実施の形態４に係る反射
抑制装置を搭載したマイクロプロセッサの構成を概略的
に示す回路図である。ＣＭＯＳ回路１を構成する内部配
線のうち、その内部配線のレベルが「Ｈ」又は「Ｌ」に
なることにより配線３に信号が伝送されているか否かが
示唆される２本の内部配線（図示しない）を特定し、そ
れら特定した内部配線と終端抵抗制御回路２５（駆動制
御手段）とを配線２１ａ，２１ｂによってそれぞれ接続
する。また、終端抵抗制御回路２５は、配線１４ａ，１
４ｂを介してＰＭＯＳトランジスタ４のゲート及びＮＭ
ＯＳトランジスタ５のゲートにそれぞれ接続される。

【００３９】以下、特定した２本の内部配線のうち少な
くとも一方の内部配線のレベルが「Ｈ」の場合は配線３
に信号が伝送されており、２本の内部配線のレベルがと
もに「Ｌ」の場合は配線３に信号が伝送されていないこ
とを示唆する内部配線を特定した場合を例にとり説明す
る。図８は、これを実現する終端抵抗制御回路２５の具
体的な構成を示す回路図である。配線２１ａをＯＲ回路
２２の一方の入力端子に接続し、配線２１ｂを他方の入
力端子に接続する。また、ＯＲ回路２２の出力端子に
は、配線１４ｂを接続するとともに、配線１４ａをイン
バータ２３を介して接続する。

【００４０】特定した２本の内部配線のレベルがともに
「Ｌ」の場合は、配線２１ａ及び２１ｂのレベルはとも
に「Ｌ」となり、ＯＲ回路２２は「Ｌ」を出力する。従
って、配線１４ｂのレベルは「Ｌ」となり、配線１４ａ
のレベルはインバータ２３の作用により「Ｈ」となる。
これにより、ＰＭＯＳトランジスタ４及びＮＭＯＳトラ
ンジスタ５はともにオフとなる。一方、特定した２本の
内部配線のうち少なくともいずれか一方の内部配線のレ
ベルが「Ｈ」である場合は、ＯＲ回路２２は「Ｈ」を出
力し、配線１４ａのレベルは「Ｌ」、配線１４ｂのレベ
ルは「Ｈ」となる。従って、ＰＭＯＳトランジスタ４及
びＮＭＯＳトランジスタ５はともにオンとなり、終端抵
抗として機能する。

【００４１】このように本実施の形態４に係る反射抑制
装置によれば、上記実施の形態３と同様の効果が得られ
ることに加えて、配線３における信号の伝送の有無を単
独で示唆し得る１本の内部配線を特定できない場合であ
っても、複数の内部配線を特定し、これら複数の内部配
線のレベルの組み合わせによって配線３における信号の
伝送の有無を把握することができる。

【００４２】実施の形態５．図９は、本発明の実施の形
態５に係る反射抑制装置を搭載したマイクロプロセッサ
の構成を概略的に示す回路図である。図９に示すごとく
本実施の形態５は、上記実施の形態２と４とを組み合わ
せ、外部入力信号が活性化されるか否かと、ＣＭＯＳ回
路１の内部配線のレベルの変化とに応じて、配線３にお
ける信号の伝送の有無を把握するものである。

【００４３】以下、外部入力信号１５ａ及び１５ｂに入
力される信号のいずれもが活性化されないか、又は、配
線２１ａ及び２１ｂのレベルがともに「Ｈ」になった場
合に、信号が配線３を伝送するマイクロプロセッサを例
にとり説明する。図１０は、これを実現する終端抵抗制
御回路２６（駆動制御手段）の具体的な構成を例示する
回路図である。ＮＯＲ回路２７の一方の入力端子に配線
１３ａを接続し、他方の入力端子には配線１３ｂを接続
する。また、ＡＮＤ回路２８の一方の入力端子に配線２
１ａを接続し、他方の入力端子には配線２１ｂを接続す
る。ＮＯＲ回路２７及びＡＮＤ回路２８の出力をともに
ＯＲ回路２９に入力し、ＯＲ回路２９の出力端子は、配
線１４ｂに接続するとともに、インバータ３０を介して
配線１４ａに接続する。

【００４４】なお、以上は実施の形態２と４とを組み合
わせる例について示したが、実施の形態１と３や、実施
の形態１と４、あるいは実施の形態２と３とを組み合わ
せてもよい。

【００４５】このように本実施の形態５に係る反射抑制
装置によれば、外部入力信号が活性化されるか否か、及
びＣＭＯＳ回路１の内部配線のレベルの変化のうち、い
ずれか一方のみでは配線３における信号の伝送の有無が
把握されない場合に、実施の形態１乃至４を組み合わせ
ることにより、適切にこれを把握することができる。

【００４６】

【発明の効果】この発明のうち請求項１に係るものによ
れば、信号が配線を伝送している場合には第１及び第２
のトランジスタをともに駆動し終端抵抗として機能させ
ることにより信号の反射を抑制することができるととも
に、信号が配線を伝送していない場合には、第１及び第
２のトランジスタの駆動をともに停止することにより電
力の消費を回避することができる。

【００４７】また、この発明のうち請求項２に係るもの
によれば、メモリへのアクセス中に活性化するウェイト
信号や、マルチプロセッサを想定した場合に使用されな
いマイクロプロセッサに対して活性化する信号等を用い
て、配線における信号の伝送の有無を把握することがで
きる。

【００４８】また、この発明のうち請求項３に係るもの
によれば、第１の電子回路は信号が伝送される配線に接
続されているため、配線における信号の伝送の有無を直
接的に把握することができる。従って、請求項２に記載
された反射抑制装置と比較すると、第１及び第２のトラ
ンジスタの駆動を素早く停止することができ、さらなる
消費電力の低減を図ることができる。また、新たに外部
入力端子を設ける必要もないため、装置を簡略化するこ
ともできる。

【００４９】また、この発明のうち請求項４に係るもの
によれば、一つの所定信号のみに基づいて配線における
信号の伝送の有無を把握するため、装置の構成を簡単に
することができる。

【００５０】また、この発明のうち請求項５に係るもの
によれば、一つの所定信号のみでは配線における信号の
伝送の有無を把握できない場合においても、複数の所定
信号の組み合わせによりこれを適切に把握することがで
きる。

【００５１】また、この発明のうち請求項６に係るもの
によれば、外部入力信号及び電位変化のいずれか一方の
みによっては、配線における信号の伝送の有無を把握で
きない場合においても、外部入力信号と電位変化との組
み合わせによりこれを適切に把握することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る反射抑制装置を
搭載したマイクロプロセッサの構成を概略的に示す回路
図である。

【図２】終端抵抗制御回路７の具体的な構成を示す回
路図である。

【図３】本発明の実施の形態２に係る反射抑制装置を
搭載したマイクロプロセッサの構成を概略的に示す回路
図である。

【図４】終端抵抗制御回路１２の具体的な構成を示す
回路図である。

【図５】本発明の実施の形態３に係る反射抑制装置を
搭載したマイクロプロセッサの構成を概略的に示す回路
図である。

【図６】終端抵抗制御回路１８の具体的な構成を示す
回路図である。

【図７】本発明の実施の形態４に係る反射抑制装置を
搭載したマイクロプロセッサの構成を概略的に示す回路
図である。

【図８】終端抵抗制御回路２５の具体的な構成を示す
回路図である。

【図９】本発明の実施の形態５に係る反射抑制装置を
搭載したマイクロプロセッサの構成を概略的に示す回路
図である。

【図１０】終端抵抗制御回路２６の具体的な構成を例
示する回路図である。

【図１１】マイクロプロセッサの一般的な構成を示す
ブロック図である。

【図１２】マイクロプロセッサにおける信号の伝送を
説明するためのブロック図である。

【図１３】従来の反射抑制装置を搭載した半導体集積
回路の構成を示す回路図である。

【符号の説明】

１，２ＣＭＯＳ回路、３配線、４ＰＭＯＳトラン
ジスタ、５ＮＭＯＳトランジスタ、６抵抗成分、
７，１２，１８，２５，２８終端抵抗制御回路。

Claims

【特許請求の範囲】

【請求項１】第１及び第２の電子回路を有する半導体
基板上に形成され、前記第１の電子回路から出力された
信号を前記第２の電子回路へ伝送する前記半導体基板上
の配線のインピーダンスが前記配線の経路中の少なくと
も一つの位置で不連続に変化することに起因して生じる
前記信号の反射を抑制する反射抑制装置であって、一方電極が電源に接続され、他方電極が前記位置と前記
第１の電子回路との間で前記配線に接続され、制御電極
が駆動制御手段に接続された第１のトランジスタと、一方電極が接地され、他方電極が前記位置と前記第１の
電子回路との間で前記配線に接続され、制御電極が前記
駆動制御手段に接続された第２のトランジスタとを備
え、前記駆動制御手段は、前記配線における前記信号の伝送
の有無を示唆する少なくとも一つの所定信号に基づい
て、前記伝送が行われている場合には前記第１及び第２
のトランジスタをともに駆動し、前記伝送が行われてい
ない場合には前記第１及び第２のトランジスタの駆動を
ともに停止する反射抑制装置。
【請求項２】前記駆動制御手段に接続された外部入力
端子をさらに備え、前記少なくとも一つの所定信号は、前記外部入力端子に
入力される外部入力信号として得られる、請求項１記載
の反射抑制装置。
【請求項３】前記少なくとも一つの所定信号は、前記
第１の電子回路を構成する特定内部配線の電位変化とし
て得られる、請求項１記載の反射抑制装置。
【請求項４】前記少なくとも一つの所定信号は、一つ
の前記所定信号のみからなることを特徴とする、請求項
２又は３記載の反射抑制装置。
【請求項５】前記少なくとも一つの所定信号は、複数
の前記所定信号を有することを特徴とする、請求項２又
は３記載の反射抑制装置。
【請求項６】前記駆動制御手段に接続された外部入力
端子をさらに備え、前記少なくとも一つの所定信号の一部は、前記外部入力
端子に入力される外部入力信号として得られ、前記少なくとも一つの所定信号の他の一部は、前記第１
の電子回路を構成する特定内部配線の電位変化して得ら
れる、請求項１記載の反射抑制装置。