KR100475986B1 - 고전압 및 저전압 버스용 출력 버퍼 - Google Patents

고전압 및 저전압 버스용 출력 버퍼 Download PDF

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KR100475986B1 KR10-2002-7003229A KR20027003229A KR100475986B1 KR 100475986 B1 KR100475986 B1 KR 100475986B1 KR 20027003229 A KR20027003229 A KR 20027003229A KR 100475986 B1 KR100475986 B1 KR 100475986B1
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Abstract

요약해서 말하면, 본 발명의 한 실시예에 따라, 집적 회로는 출력 버퍼를 포함한다. 상기 출력 버퍼는 교대로 활성화 가능한 회로 구성을 제공하도록 결합된 반도체 장치를 포함한다. 상기 출력 버퍼는 별개의 전압 공급 전압 레벨 포트들에 결합되는데 적합하고, 교대로 활성화 가능한 회로 구성 사이를 스위칭하는데 적합하다. 상기 교대로 활성화 가능한 회로 구성들 각각은 다른 접적 회로 칩과 상호 동작하는데 특히 적합하고, 서로 다른 여러 가지 다른 집적 회로 칩의 반도체 장치들의 각각의 임계 전압 레벨은 서로 다르다. 요약해서 말하면, 본 발명의 다른 실시예에 따라, 출력 버퍼는 회로 구성에서 결합된 복수의 두꺼운 게이트 금속 산화물 반도체(MOS) 트랜지스터를 포함한다. 상기 복수의 트랜지스터는 별도의 전압 공급 전압 레벨 포트들과 출력 포트 사이에 각각 결합된 적어도 두꺼운 게이트 P-채널 MOS(PMOS) 트랜지스터와 두꺼운 게이트 N-채널 MOS(NMOS) 트랜지스터를 풀업 트랜지스터로서 포함한다. 상기 복수의 트랜지스터는 접지와 상기 출력 포트 사이에 각각 결합된 적어도 2개의 추가적인 두꺼운 게이트 NMOS 트랜지스터를 풀다운 트랜지스터로서 더 포함한다. 상기 풀업 트랜지스터들 중 적어도 하나와 상기 풀다운 트랜지스터 중의 적어도 하나는 상기 회로 구성에서 하드 상태로 구동되고 고전압 스윙을 제공하도록 결합된다. 또한, 상기 풀업 트랜지스터들 중 적어도 하나와 상기 풀다운 트랜지스터 들 중 적어도 하나는 상기 회로 구성에서 덜 하드한 상태로 구동되고 감소된 전압 스윙을 제공하도록 결합된다.

Description

고전압 및 저전압 버스용 출력 버퍼{OUTPUT BUFFER FOR HIGH AND LOW VOLTAGE BUS}
본 발명은 출력 버퍼에 관한 것으로서, 특히 고전압 버스 또는 저전압 버스 중 어느 하나 또는 둘 다에 인터페이스할 수 있는 집적 회로(IC) 칩용 출력 버퍼에 관한 것이다.
집적 회로 칩들 또는 IC들을 함께 결합할 때 발생하는 한가지 문제는 전기적 호환성이다. 통상적으로, 집적 회로 칩은 특정한 입/출력(I/O) 전압 레벨에서 또는 실질적으로 전압 레벨의 특정한 제한된 범위 내에서 동작하도록 설계된다. 그러나, 기술의 진보로, I/O를 포함하여 집적 회로 칩이 동작하는 전압 레벨은 일반적으로 감소하였다. 불행하게도, 전압을 감소시키고자 하는 경향은 코어 로직 예로서 I/O 예로서 주로 칩들 사이에서 인터페이스하는 회로가 아닌 칩 밖의 회로에 인터페이스 하지 않는 로직에 대해서 상당히 빨랐다. 그 결과, 최근의 IC들은 통상적으로 코어 로직 전압 레벨보다 높은 I/O 전압 레벨을 지원한다. 이것은 기존의(legacy) I/O 전압 레벨의 지원과는 무관하게 코어의 성능을 향상시킨다.
I/O 전압 레벨의 감소의 이러한 경향은 집적 회로 칩을 설계 또는 생산할 때에 문제가 될 수 있다. 예로서, 집적 회로 칩은 상대적으로 높은 전압 신호 레벨에서 동작하도록 설계될 수 있다. 이러한 상황에서, 집적 회로 칩은 고전압에 견딜 수 있는 트랜지스터를 전적으로 사용하여 설계하는 것이 비록 기존의 집적 회로 칩과 호환적일 수 있더라도 예로서 고전압에 견딜 수 있는 트랜지스터를 전적으로 사용하여 설계하면 속도, 전력 및/또는 둘 다에 의해 측정된 종래의 성능 레벨에 도달하지 못 할 수 있다. 대안적으로, 집적 회로 칩은 상대적으로 낮은 전압 레벨에서 동작하고 따라서 종래의 집적 회로 칩을 위한 전압 레벨과 호환적일 수 있지만, 기존의 집적 회로 칩과 인터페이스하는 데에 적합하지 않을 수 있다. 예로서, 현재에는, 일반성을 잃지 않고, 약 1.8 볼트 내지 약 3.3 볼트 의 전압 레벨은 상대적으로 높다고 간주될 수 있으며, 약 1 볼트까지의 전압 레벨은 상대적으로 낮은 것으로 간주될 수 있다. 집적 회로 칩을 생산 또는 설계하는 방법 또는 기술이 이러한 문제에 주목하는 능력을 제공한다면 바람직할 것이다.
본 발명으로 간주되는 주제는 특정하게 지적되고 명세서의 결론 부분에서 분명하게 청구된다. 그러나, 본 발명은 과제, 특징 및 장점과 함께 조직 및 동작 방법에 관하여 첨부된 도면과 함께 다음의 상세한 설명을 참조하여 가장 양호하게 이해될 수 있다.
도 1은 본 발명에 따른 출력 버퍼의 한 실시예를 도시하는 회로도이다.
도 2는 낮은 코어 전압 방치 및 높은 코어 전압 장치에 각각 실시된 도 1의 실시예를도시하는 제1 및 제2 회로도이다.
도 3은 종래기술의 출력 버퍼의 실시예를 도시하는 회로도이다.
도 4는 고전압 및 저전압 모드 둘 다에서의 회로의 동작의 시뮬레이션에 기초하여 도 1에 도시되 것 등 본 발명에 따른 출력 버퍼의 실시예에 의해 발생될 수 있는 파형의 도면이다.
도 5는 저전압 모드에서 지원되는 "소스-접속" 방안에서의 회로의 동작의 시뮬레이션에 기초하여 도 1에 도시되 것 등 본 발명에 따른 출력 버퍼의 실시예에 의해 발생될 수 있는 파형의 도면이다.
도 6 내지 도 10은 여러 가지 동작 모드에서의 도 1의 실시예를 도시하는 회로도이다.
도 11은 본 발명에 따른 버퍼의 실시예를 이용할 수 있는 시스템의 실시예를 도시하는 개략도이다.
도 12는 예로서 도 2에 도시된 것 등 본 발명에 따른 출력 버퍼의 실시예와 관련하여 사용될 수 있는 레벨 시프팅 버퍼의 실시예를 도시하는 회로도이다.
요약해서 말하면, 본 발명의 한 실시예에 따라, 집적 회로는 출력 버퍼를 포함한다. 상기 출력 버퍼는 교대로 활성화 가능한 회로 구성을 제공하도록 결합된 반도체 장치를 포함한다. 상기 출력 버퍼는 별개의 전압 공급 전압 레벨 포트들에 결합되는데 적합하고, 교대로 활성화 가능한 회로 구성 사이를 스위칭하는데 적합하다. 상기 교대로 활성화 가능한 회로 구성들 각각은 다른 접적 회로 칩과 상호 동작하는데 특히 적합하고, 서로 다른 여러 가지 다른 집적 회로 칩의 반도체 장치들의 각각의 임계 전압 레벨은 서로 다르다.
요약해서 말하면, 본 발명의 다른 실시예에 따라, 출력 버퍼는 회로 구성에서 결합된 복수의 두꺼운(thick) 게이트 금속 산화물 반도체(MOS) 트랜지스터를 포함한다. 상기 복수의 트랜지스터는 별도의 전압 공급 전압 레벨 포트들과 출력 포트 사이에 각각 결합된 적어도 두꺼운 게이트 P-채널 MOS(PMOS) 트랜지스터와 두꺼운 게이트 N-채널 MOS(NMOS) 트랜지스터를 풀업 트랜지스터로서 포함한다. 상기 복수의 트랜지스터는 접지와 상기 출력 포트 사이에 각각 결합된 적어도 2개의 추가적인 두꺼운 게이트 NMOS 트랜지스터를 풀다운 트랜지스터로서 더 포함한다. 상기 풀업 트랜지스터들 중 적어도 하나와 상기 풀다운 트랜지스터 중의 적어도 하나는 상기 회로 구성에서 하드 상태로 구동되고 고전압 스윙을 제공하도록 결합된다. 또한, 상기 풀업 트랜지스터들 중 적어도 하나와 상기 풀다운 트랜지스터 들 중 적어도 하나는 상기 회로 구성에서 덜 하드한 상태로 구동되고 감소된 전압 스윙을 제공하도록 결합된다.
다음의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해서 여러 가지 특정한 상세사항이 설명된다. 그러나, 본 기술분야에 익숙한 자는 본 발명이 이러한 특정한 상세사항 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 경우에서, 잘 알려진 방법, 절차, 부품 및 회로는 본 발명을 모호하게 하지 않기 위해 상세히 설명되지 않았다.
앞에서 논의하였듯이, 집적 회로 칩의 설계 및/또는 생산과 관련된 문제는 집적 회로 칩이 동작하도록 설계 또는 의도된 입/출력(I/O) 전압 레벨, 또는 레벨의 범위이다. 어떠한 경우에도 본 발명의 범위를 제한하도록 의도되지 않은 한가지 특정한 예로서, 집적 회로 칩은 약 1.8 볼트 내지 약 3.3 볼트의 범위에 들어오는 입/출력 전압 레벨에서 동작하도록 설계될 수 있다. 이러한 상황에서, 적어도 어떤 형태의 적응이 없이는, 상기 집적 회로 칩이 또한 약 1.0 볼트 미만 내지 약 1.0 볼트의 범위에 들어오는 입/출력 전압레벨에서 동작하도록 설계 또는 의도된 다른 집적 회로 칩과 호환적이거나 만족스럽게 상호 동작할 수 있을 가능성은 없다.
구체적으로 말해서, 매 프로세스 발생마다 트랜지스터 형상이 약 0.7로 선형적으로 스케일링될 때, 트랜지스터 신뢰성을 위해 이용된 실질적으로 일정한 전기장 스케일링을 지원하기 위해 더욱 낮은 공급 전압이 바람직하다. 이러한 낮은 공급 전압은 코어 또는 비-입/출력 회로를 지원하기에 비교적 용이한데, 왜냐하면 그 낮은 공급 전압들은 통상적으로 입적 회로 상의 유사한 트랜지스터들 사이에서만 통신하기 때문이다. 그러나, 트랜지스터 스케일링 로드맵(roadmap)은 시스템에서 다른 형태의 칩에 대해서 다르다. 예로서, 동적 랜덤 액세스 메모리(DRAM)를 위한 전압 레벨은 적어도 부분적으로 상대적으로 높은 전하 레벨을 지원하고자 하는 요구로 인해서 로직(logic)용 전압 레벨보다 늦다. 플래시 메모리는 적어도 부분적으로 매우 높은(>10V) 프로그래밍 레벨을 지원하고자 하는 요구로 인해서 로직보다 늦다. 그러나, 마이크로스로세서 및 SRAM 등 로직은 통상적으로 전압 스케일링으로부터 완전히 장점을 얻는다. 따라서, 예로서 로직 및 SRAM 프로세스는 그것들이 빈번히 인터페이스하는 상기 메모리 장치보다 낮은 코어 공급 전압을 통상적으로 갖는다.
이것은 손잡이식(hand-held) 장치 등 저전력 소비가 바람직한 시스템에 대해 전력 소비 문제를 발생시킬 수 있다. 통상적으로, 로직 장치는 도 3에 도시되고 이하에서 더욱 상세히 설명되는 기존의(legacy) I/O에 특별히 첨가된 추가적 더 큰 형상의 트랜지스터를 통해서 더욱 높은 전압 I/O를 지원한다. 이것은 일반적으로 전압 호환성 문제에 주목하지만, 더 높은 전압을 구동하거나 더 큰 오프-칩 용량에 인가하는 것은 원하는 것보다 더 큰 전력 소비를 발생시킬 수 있다. 예로서, 1V의 코어 로직 전압 레벨과 3.3V의 I/O 전압을 사용하는 장치에서, I/O는 그것이 1V의 코어 전압 레벨에 있으면 사용될 전력의 약 10배의 전력을 사용한다.
따라서, 전력 소비를 감소시키기 위해서 버스 상에 더 낮은 전압의 사용을 허용하는 것이 바람직할 수 있다. 그러나, 그렇게 하되 낮은 동작 전압에 목표를 둔 현재의(state-of-the-art) 로직 프로세스가 아닌 반도체 프로세스들에 실시하기에 익숙한 방법으로 하는 것이 또한 바람직할 것이다. 이것이 달성되면, 그러한 기술 또는 방법은 또한 DRAM 및 비휘발성 메모리 프로세스 등 덜 적극적인(less aggressive) 전압 스케일링을 가진 프로세스 상에서도 실시될 수 있다. 더욱이, 동일한 실리콘 또는 반도체 칩이 저전압 또는 고전압 (기존의) I/O 시스템에 사용될 수 있도록 회로 등 기술 또는 방법이 기존의 전압을 허용하고 기존의 전압에 사용될 수 있게 하는 것이 바람직하다. 또한, 이 저전압 스윙(swing) 버스는 잡음 및 신호 슬루(slew) 비율의 관점으로부터 또한 로드에 의해 발생될 전자기 간섭(EMI)을 제한하는 관점으로부터 바람직하다.
현재, 여러 가지 동작 시나리오 또는 여러 가지 I/O 전압에서 동작하도록 의도된 집적 회로 칩을 생산하는 방법은 칩 규격을 단순히 등급 저하(degrade)시키는 것이다. 더욱 구체적으로는, 그러한 장치 또는 집적 회로 칩은 통상적으로 하나의 I/O 전압 레벨 또는 하나의 특정한 또는 제한된 범위에 들어오는 I/O 전압 레벨에 제한된다. 따라서, 출력 버퍼는 통상적으로 저하된 속도에서 저전압을 지원하면서도 한 세트 또는 범위의 동작 상태에 대해 한정된 성능을 갖고 동작하도록 설계된다. 이것은 예로서 (1) 버퍼가 최악의 경우의 실리콘 또는 반도체 프로세싱의 극단적 상태 하에서 성공적으로 동작하도록 버퍼를 설계하고, 외부 실시(external embodiment)가 규정된 또는 제한된 범위에 걸쳐서만 변하는 것을 확실히 하는 조치를 취함으로써, (2) 앞의 기술을 적용하고, 다음에는 보충적 기술을 실리콘 또는 반도체 다이에 이용함으로써 출력 버퍼를 규격 내에서 동작시킴으로써, 또는 (3) 출력 버퍼가 덜 제한되거나 규정된 범위에 걸쳐서 동작하도록 허용하지만, 칩 또는 출력 버퍼가 그에 맞추어 특정하게 설계된 성능 레벨의 어떤 저하를 허용함으로써 이루어질 수 있다. 불행하게도, 본 기술분야에서 통상의 기술을 가진 자가 이해하듯이, 주어진 버퍼는 이러한 방법으로 사용되는 데에는 제한이 있다. 마찬가지로, 이러한 제한은 통상적으로 그러한 버퍼가 만족스럽게 사용될 수 있는 전압의 범위의 단지 적거나 약간의 증가만 허용하는 데에 상기 방법을 제한할 것이라는 것을 이해할 것이다.
대조적으로, 본 발명에 따른 출력 버퍼의 실시예는 출력 버퍼로 하여금 잠재적 외부 환경의 넓은 범위에 걸쳐서 및/또는 트랜지스터 제조 프로세스 임계 전압(Vt) 아래에 있는 전압을 포함하여 다양한 서로 다른 여러 가지 전압 레벨 범위내에서 효과적으로 동작하도록 허용할 것이다. 이러한 문맥에서, 임계 전압이라는 용어는 서로 다른 여러 가지 트랜지스터 제조 프로세스에 인가되며, 그 아래에서는 실질적으로 그 프로세스에 따라 제조된 트랜지스터가 "오프"되거나 적어도 우선 어떠한 전류 흐름도 트랜지스터를 통해서 발생하지 않는 게이트-대-소스 전압 레벨을 지칭한다. 비록 본 발명은 이러한 점에서 범위가 제한되지 않지만, 이 특정한 실시예에 대해, 잠재적(potential) 동작 범위는 저전력 손잡이식 장치에 통상적인 약 0.7 볼트로부터 기존의 인터페이스에 통상적인 3.3 볼트까지이다. 이하에서 더욱 상세히 설명되듯이, 이 특정한 실시예에서, 풀업 트랜지스터 또는 반도체 장치가 출력 버퍼에 포함되고 여기에서 풀업 트랜지스터는 저전압 레벨의 특정한 범위에 들어오는 I/O 전압 레벨에 대한 개선된 성능들 제공하도록 설계되는 방법이 사용된다. 그러나, 다른 출업 트랜지스터 역시 높은 전압 레벨의 특정한 범위에 들어오는 I/O 전압 레벨에서도 출력 버퍼에서 단독으로 또는 제1 풀업 트랜지스터와 관련하여 만족스러운 성능을 갖고 동작할 수 있다. 더욱 구체적으로, 도 1에 도시된 실시예 등 이 특정한 실시예에 대해서, 예로서 과도 구동된 게이트를 가진 N-채널 두꺼운 게이트 트랜지스터 풀업(110)이 사용된다. 이러한 문맥에서, 두꺼운 트랜지스터는 실질적으로 특정 트랜지스터 제조 프로세스에 따라 제조된 트랜지스터를 위해 사용된 전기장보다 높은 소스 또는 드레인으로부터 게이트로 및 그 역으로의 전기장에 견딜 수 있는 게이트용 산화물 또는 다른 절연 재료를 갖는 트랜지스터를 지칭한다. 더욱 구체적으로, 제조 프로세스 스케일링이 트랜지스터 속도를 향상시키기 위해서 사용되므로, 예로서 인가된 전압 및 마찬가지로 트랜지스터 게이트의 두께는 감소된다. 따라서, 예로서 더 높은 전압의 인가에 견디고 따라서 더 높은 전기장의 인가에 견디는 트랜지스터에 대한 그러한 스케일링된 프로세스를 위해서, 두꺼운 게이트가 사용된다. 마찬가지로, 이러한 문맥에서, 특정한 프로세스에 대해 정상적 또는 통상적인 두께를 가진 게이트가 얇은 게이트라고 지칭될 수 있다.
예로서 도 1의 본 발명에 따른 실시예 등에 사용된 방법은 P-채널 트랜지스터 또는 N-채널 소스 폴로어를 가진 P-채널 트랜지스터를 이용하는 등 여기에 사용될 수 있는 종래기술 또는 전통적인 방법에 대조적이다. 그러한 한가지 방법은 예로서 도 3에 도시되었다. 도시된 바와 같이, 트랜지스터(310, 320)는 패드(340)에 결합된다. Vccpad는 예로서 350, 360, 및 370 등 코어 로직에 이용된 전압 레벨보다 높은 전압 레벨이라는 것을 알 수 있다. 따라서, 레벨 시프터 버퍼(330)는 예로서 PMOS 트랜지스터(310)와 NAND 게이트(350) 사이에 사용되어, 높은 전압 I/O가 지원된다. 예로서 330 등 레벨 시프팅 회로가 잘 알려진 것을 알 수 있다. 본 발명은 이러한 관점에서 범위가 제한되지 않지만, 레벨 시프팅 회로의 예는 1999년 3월 18일에 엘. 클라크에 의해 출원되고(대리인 문서 번호: 042390.P6723) 본 발명의 양수인에게 양도된 발명의 명칭이 "5-볼트 허용 3-볼트 구동 푸시-풀 버퍼/구동기"인 미국특허 출원 제09/272,766호에 제공되었다.
앞에서 지적하였듯이, 도 1은 본 발명에 따른 출력 버퍼의 실시예(100)를 도시하는 회로도이다. 도 1은 복수 구동기 전압 레벨 출력 버퍼 등 집적 회로 칩 상에 실시된 실시예(100)를 도시하지만, 본 발명은 이러한 점에서 범위가 제한되지 않는다. 물론 출력 버퍼에 결합된 집적 회로 칩상의 다른 회로는 여러 가지 또는 다양한 형태 중의 어느 하나를 취할 수 있으며, 본 발명은 그 범위가 어느 특정한 회로에 제한되지 않는다는 것을 이해할 것이다. 예로서, 접적 회로 칩의 다른 회로는 마이크로프로세서, 마이크로콘트롤러, 디지털 신호 프로세서, 또는 집적 회로 칩 상에 통상적으로 실시된 여러 가지 장치중의 어느 한 장치를 포함할 수도 있다.
도 1에 도시되었듯이, 출력 버퍼(100)는 트랜지스터(110, 120, 130, 140) 등 반도체 장치를 포함한다. 마찬가지로, 이러한 반도체 장치들은 단일 트랜지스터로서 개략적으로 도시되었으나, 실시되거나 제조될 때, 이것들은 예로서 응용 또는 특정 집적 회로 칩에 의존하여 하나 이상의 트랜지스터를 포함할 수도 있다. 예로서, 잘 알려졌듯이, 어떤 형태의 디지털 및/또는 아날로그 회로 보상은 잠재적인 변화는 제조 프로세스의 결과로서 발생하는 것으로 알려진 회로 변수이라는 것을 주목하기 위해서 포함될 수도 있다. 본 발명은 이러한 점에서 범위가 제한되지 않지만, 그러한 보상 기술은 텍스트북 윌리 인터-사이언스 1998년 151-171 페이지로부터 이용가능한 다브랄 및 말로니의 기본적 ESD 및 I/O 설계에 설명되었다. 따라서, 도 1의 단순화된 회로도는 주로 설명의 목적으로 제공되었고, 본 기술분야에 통상적인 기술을 가진 자가 이해하듯이, 특정 출력 버퍼를 실제로 실시할 때에, 이하에서 더욱 상세히 설명된 동작 등 원하는 동작을 제공하기 위해서 더욱 복잡한 회로가 사용될 수 있다. 따라서, 예로서, 상기 텍스트의 158-161 페이지에 설명되고 도시되었듯이, 본 발명은 이러한 점에서 범위가 제한되지 않으나, 이진 가중된(binary weighted) 크기를 갖는 복수의 트랜지스터가 결합될 수 있어서, 각각의 트랜지스터는 독립적으로 스위치 온 및 오프될 수 있어 이진 가중된 트랜지스터의 전체적 집합을 "동조"하여 특정 임피던스 또는 예로서 효과적 트랜지스터 폭을 달성한다.
또한 이하에서 더욱 상세히 설명되듯이, 출력 버퍼(100)는 회로 구성에서 결합된 앞에서 설명된 복수의 반도체 장치를 포함한다. 이 실시예에서, 이러한 장치들은 교대로 활성화 가능한 회로 구성들을 제공하도록 결합되는데, 그 회로 구성들 사이에서 출력 버퍼는 상황 또는 환경에 의존하여 스위칭할 수 있다. 이 특정 실시예에서, 출력 버퍼는 이하에서 더욱 상세히 설명되듯이 2개의 교대로 활성화 가능한 회로 구성들 사이를 스위칭할 수 있지만, 본 발명은 2개만의 그러한 교대로 활성화 가능한 회로 구성들을 제공하는 것에 그 범위가 제한되지 않는다. 마찬가지로, 이하에서 더욱 상세히 설명되듯이, 각각의 교대로 활성화 가능한 회로 구성들은 다른 집적 회로 칩들과 상호 동작하는데 각각 특히 적합하며, 서로 다른 집적 회로 칩의 반도체 장치의 각각의 임계 전압들은 서로 다르다.
도 1에 도시되었듯이, 이 특정한 실시예에서, 트랜지스터(110)는 N-채널 트랜지스터를 포함하고, 트랜지스터(120)는 P-채널 트랜지스터를 포함하며, 트랜지스터(130, 140)는 각각 N-채널 트랜지스터를 포함한다. 더욱이, 출력 버퍼의 이 특정 실시예 내의 트랜지스터는 모두 두꺼운 게이트, 예로서 앞에서 설명하였듯이 기존의 I/O에서 통상적으로 만나는 전압 레벨을 지원하는 게이트 두께를 가진 트랜지스터를 포함한다. 여기에서 설명된 실시예에 대해, 이러한 전압 레벨은 약 3.3V이지만, 이것은 제한하는 것으로 간주되어서는 안 된다. 단지 다른 예를 제공하기 위해서, 2.5V 또는 5V는 지원될 수 있는 기존의 전압이다. 마찬가지로, 대안으로서의 실시예는 출력 버퍼의 특정한 응용과 구성에 의존하여 두꺼운 게이트 트랜지스터와 얇은 게이트 트랜지스터 둘 다 포함할 수도 있다.
본 발명에 따른 출력 버퍼의 이 특정한 실시예의 동작은 다음과 같다. 이 특정한 실시예에 대해서, 출력 버퍼는 "고전압" 또는 "저전압" 모드에서 동작할 수 있다. 물론, 이용된 특정한 반도체 또는 트랜지스터 제조 프로세싱에 의존하여, 고전압 모드 및/또는 저전압 모드용 전압 레벨의 범위는 변할 수 있다는 것을 이해할 것이다. 이 특정한 실시예에 대하여, 본 발명은 이러한 점에서 그 범위가 제한되지않지만, 고전압 모드는 약 1.8 볼트 내지 약 3.3 볼트의 범위에 들어오는 I/O 전압 레벨을 포함할 수 있다. 마찬가지로, 이 실시예를 위한 저전압 모드는 약 0.7 볼트 내지 약 1.0 볼트의 범위에 들어오는 I/O 전압 레벨을 포함할 수 있으나, 여기에서도 본 발명은 이러한 점에서 범위가 제한되지 않는다. 따라서, 도 1에 도시된 출력 버퍼 실시예에 대해서, 고전압 모드에서의 동작은 전치 구동기(160)에 의해 구동된 PMOS 풀업 트랜지스터(120)를 거쳐서 발생한다. 이 특정 실시예에서, 전치 구동기(160)가 "로우"로 어서트(assert)될 때, 트랜지스터(120)는 동작되거나 온 되고 포화 또는 선형 동작 영역에서 동작한다는 것을 알 것이다. 예로서, 트랜지스터(120)는 패드 신호 전이의 대부분을 통해서 포화될 수 있다. 더욱이, 트랜지스터(120)는 전치 구동기(160)를 구동시킴으로써 "하이" 논리 레벨로 턴 오프 또는 비활성화되며, "하이" 논리 레벨은 이 특정 실시예에 대해 도 1에 되시된 고전압 공급기에 의해 공급된 전압 레벨이지만, 물론 본 발명은 이러한 점에서 범위가 제한되지 않는다. 마찬가지로, 고전압 모드 동작에 대해서, NMOS 풀다운 트랜지스터(130)는 전치 구동기(180)를 "하이"로 어서트하고 또한 여기에서도 이 특정 실시예에서 고전압 공급기의 전압 레벨에 대응하는 전압 레벨로 구동함으로써 활성화된다. 본 발명은 이러한 점에서 그 범위가 제한되지 않지만, 전치 구동기(190)는 마찬가지로 트랜지스터(140)의 게이트에 인가될 때에 "하이"로 어서트될 수 있어서 고전압 모드에서 출력 버퍼의 풀다운 동작을 성공적으로 활성화한다. 물론, 본 발명은 그 범위가 논리 "하이" 또는 "로우"에 관한 특정 관례에 제한되지 않는다. 마찬가지로, 이 특정 실시예에서 전치 구동기는 별개의 회로 요소로서 도시 및 설명되었으나, 전치 구동기들은 대안으로서 레벨 시프팅 회로를 포함하는 더 적은 전치 구동기를 가지고 실시될 수 있다. 본 발명은 이러한 점에서 범위가 제한되지 않으나, 그러한 전치 구동기의 예는 엘. 클라크에 의해 출원된 발명의 명칭이 "5-볼트 허용 3-볼트 구동 푸시-풀 버퍼/구동기"인 상기 미국특허 출원 제09/272,766호에 제공되었다.
대조적으로, 저전압 모드 동작에서, 이 특정 실시예에서 NMOS 트랜지스터를 포함하는 트랜지스터(110)는 풀업 트랜지스터로서 동작한다. 마찬가지로, 이 특정 실시예에서, 트랜지스터(110)는 전치 구동기(170)를 논리 하이로 구동함으로써 활성화되지만, 이 특정 실시예에서, 전치 구동기(170)는 트랜지스터(110)를 구동하는데, 트랜지스터(110)의 드레인과 소스 간의 채널에 걸친 전압 레벨은 고전압 공급보다 오히려 저전압 공급에 대응된다. 더욱 구체적으로, 이 실시예에 대해서, 고전압 모드 동작에서 전치 구동기(160, 180)는 그들의 각각의 트랜지스터를 "하드" 상태에서(on "hard") 구동하는데, 예로서 인쇄회로 기판 전송선 특성 임피던스보다 현저히 작은 20 옴 이하의 출력 임피던스를 "시뮬레이트"한다. 저전압 모드 동작에서 전치 구동기(170, 190)는 그들의 각각의 트랜지스터를 "덜 하드"한 상태에서 구동하는데, 예로서 기판 전송선 임피던스와 근사한 출력 임피던스를 "시뮬레이트"한다. 또한, 저전압 모드에서, 전치 구동기는 풀다운 및 풀업 NMOS 장치 둘 다 과구동(overdrive)하여, 다르게 할 때보다 더욱 양호한 구동을 제공하고, 이러한 장치를 패드 신호 스윙의 더 큰 범위에 대해 선형 동작 모드로 유지하는데, 그것은 후에 상세히 설명되듯이 기판 전송선과의 정합(matching)을 향상시킨다. 이 특정한 실시예에서, 이것은 적어도 부분적으로 트랜지스터의 각각의 크기에 기인한다. 전치 구동기(160, 180)에 의해 구동된 트랜지스터는 각각 전치 구동기(170, 190)에 의해 구동된 트랜지스터보다 상대적으로 크다. 마찬가지로, 고 논리 신호가 NMOS 트랜지스터(110)에 인가될 때, 전치 구동기(160)는 고 논리 레벨에 "디어서트(de-assert)되고, 따라서 PMOS 트랜지스터(120)를 활성화된 상태로 남긴다는 것을 알 수 있다. 또한 고전압 모드 동작 또는 저전압 모드 동작에 무관하게, 논리 하이(high)를 위한 특정 전압 공급 레벨로부터 접지까지의 전체 스윙은 추력 버퍼에 의해 제공된다는 것을 알 수 있다. 그러나, 저전압 모드에서의 전압 스윙은 고전압 모드에서의 스윙에 비해 감소된다. 이하에서 더욱 상세히 설명되듯이, 이 특정 실시예는 트랜지스터에 인가되는 고전압 레벨을 견디는 두꺼운 게이트 트랜지스터에 적어도 부분적으로 기인하여 높은 또는 상대적으로 높은 임계 전압을 발생하는 프로세스를 사용하여 생산 또는 제조된 반도체 장치의 과구동 동작을 허용한다.
도 2는 각각 저 코어 전압 장치와 고 코어 전압 장치에 실시된 도 1의 실시예를 도시하는 회로도를 포함한다. 물론, 이것들은 단순히 예로서 제공되었으며, 본 발명은 그 범위가 이 특정 실시예들에 제한되지 않는다. 실시예(210)는 저 코어 전압 장치를 위해 사용될 수 있는 방법을 도시한다. 따라서, 이 실시예는 앞에서 설명된 것 등 고전압 및 저전압 모드들을 둘 다 지원한다. 출력 버퍼의 이 실시예는 트랜지스터(110, 120, 130, 140) 및 패드(150)를 포함한다. 마찬가지로, 이 트랜지스터들은 각각 레벨-시프터/버퍼(270, 260, 280, 290)에 의해 구동된다. 예로서 NAND 게이트(230, 240, 250, 260) 등 이러한 레벨-시프터/버퍼에 결합되는 디지털 로직은 코어 전압 레벨에서 동작하는데, 그것은 도 2의 Vccpad보다 낮다.
본 발명은 이러한 점에서 범위가 제한되지 않지만, 사용될 수 있는 레벨-시프터/버퍼의 한 실시예가 도 12에 도시된다. 레벨-시프터/버퍼의 이 특정 실시예는 상기 엘. 클라크에 의해 출원된 발명의 명칭이 "5-볼트 허용 3-볼트 구동 푸시-풀 버퍼/구동기"인 상기 미국특허 출원 제09/272,766호에 더욱 상세히 설명되었고, 따라서, 여기에서 상세히 설명되지 않을 것이다. 그러나, 원하는 레벨 시프팅 동작을 제공하는 어떤 회로도 충분하며, 이것은 가능한 실시예의 한 예일 뿐이다. 다른 실시예들도 유사한 장점을 제공할 수 있지만, 이 실시예를 사용하는 한 가지 장점은 레벨 시프터가 적어도 출력 버퍼가 저전압 모드에서 동작할 때 구동되는 출력 버퍼의 출력 전압 스윙보다 큰 출력 전압 스윙을 갖는다는 것이다. 이것은 출력 버퍼 트랜지스터의 게이트가 과구동되도록 허용하여, 상대적으로 높은 임계 전압을 가진 트랜지스터가 저전압 버스에 사용되는 것을 허용한다. 마찬가지로, 여기에서도 본 발명은 이러한 점에서 그 범위가 제한되지 않지만, 적절한 경우에는, 1998년 6월 30일에 아담 브랜드에 의해 출원되고(대리인 문서번호: 04230.P5591) 본 발명의 양수인에게 양도된 발명의 명칭이 "고전압 인가 및 향상된 장치 성능을 위한 트랜지스터 장치 구성"인 미국특허출원 제09/109,231호에 기술된 것 등 수직 드레인NMOS(VDNMOS)가 사용될 수 있다. 따라서, 도 12에 도시된 실시예에 대해, 트랜지스터(1210, 1220, 1230, 1240)는 두꺼운 게이트 MOS 트랜지스터를 포함하고, 트랜지스터(1250, 1260)는 얇은 게이트 VDNMOS 트랜지스터를 포함한다.
도 2를 다시 참조하면, 실시예(215)는 고 코어 전압 장치 즉 버스 전압 레벨과 코어 전압 레벨이 같거나 적어도 대략적으로 같은 고 코어 전압 장치에 사용될 수 있는 방법을 도시한다. 따라서, 이 실시예는 고전압 모드를 지원한다. 여기에서도, 출력 버퍼의 이 실시예는 트랜지스터(110, 120, 130, 140)와 패드(150)를 포함한다. 그러나, 이 특정 실시예는 레벨 시프팅을 사용하지 않지만, 어떤 버퍼링이 사용될 수도 있다는 것을 알 수 있다. 예로서 NAND 게이트(225, 235, 245, 255) 등 이러한 트랜지스터를 구동하는 디지털 로직은 코어 전압 레벨에서 동작하는데, 그것은 도 2의 Vccp와 대략적으로 같다.
도 4는 고전압 및 저전압 모드 둘 다에서의 회로의 동작의 시뮬레이션에 기초하여 도 1에 도시된 것 등 본 발명에 따른 실시예에 의해 발생될 수 있는 파형을 도시한다. 이 시뮬레이션에 대해, 사용된 코어 전압 레벨은 1.1볼트이었고, 저전압 버스의 전압 레벨은 0.8볼트이었으며, 고전압 버스의 전압 레벨은 3.0볼트이었다. 상기 도면은 고전압 모드 및 저전압 모드에 대해 발생된 데이터 입력 파형과 두 개의 출력 파형 둘 다 도시한다.
컴퓨터 시뮬레이션 결과에 기초하여, 풀업 트랜지스터는 저전압 모드에서 전체 전압 범위에 대해 선형 동작 영역에서 동작한다. 역으로, 풀다운 트랜지스터는 저전압 모드에서 선형적으로, 또는 VSS보다 한 VDSAT 높은 것까지 또는 이 특정한 실시예에서는 접지까지의 선형 동작 영역에서 동작한다. 트랜지스터는 그들의 선형 동작 영역에서 동작하기 때문에, 이것은 출력 버퍼로 하여금 적어도 저전압 모드 동작에서 "소스에 접속되고(source terminated)", 따라서 집적 회로 칩이 버스를 경유하여 다른 집적 회로 칩에 결합될 때 발생되는 유효 전송선의 먼 단부(far end)로부터 되돌아오는 전압 반사를 효율적으로 흡수 또는 적어도 부분적으로 흡수하는 능력을 제공한다. 따라서, 소스 접속된 버스 방안을 사용하는 것은 예로서 오버슈트 전압 및 반사를 감쇄시키기 위해 사용될 수 있다.
도 5는 본 발명에 따른 출력 버퍼의 실시예에 의해 발생될 수 있는 파형을 도시하는데, 여기에서 소스 접속된 버스 방안이 사용되었다. 여기에서, 기판 전송선 특성 임피던스는 50옴이고, 풀업은 앞에서 설명되었듯이 제공된 게이트 전압에서 유효 폭을 동조시킴으로써 50옴에 정합되고, 풀다운은 유사한 방법으로 선형 영역에서 동조된다. 도 5는 출력 버퍼의 동작을 수학적으로 모델링하기 위해 개발된 컴퓨터 시뮬레이션에 의해 발생된 도면이다. 이 시뮬레이션에 대해서, 파형은 버스 상에 구동되고 고전압 트랜지스터를 사용하여 0.7 볼트 스윙을 가지고 각각의 수신기에서 측정된다. 그 접속은 불완전하지만, 신호를 100MHz에서 양호하게 되도록 유지하기에 적합하다. 따라서, 도시된 링깅(ringing)의 양은 대부분의 응용에서 허용가능할 것이다. 탭은 10cm 50옴 전송선을 따라 등거리 위치된다. 선은 한 단부(end)로부터 구동되고, 트랜지스터는 선 임피던스와 정합되도록 크기를 갖는다. 물론 IC 상에 사용되었을 때, 예로서 앞에서 설명하였듯이 본 발명에 따른 출력 버퍼의 실시예가 사용될 환경의 임피던스와 정합되는 소스 접속된 방안을 성공적으로 사용하기 위해서 트랜지스터 폭의 어떤 "동조" 또는 보상이 있을 수 있다는 것을 알 것이다. 회로 기판 상의 실제의 부품의 배치는 다를 수 있고 반사 크기에 영향을 줄 수 있다.
여기에서도, 본 발명은 이러한 점에서 그 범위가 제한되지 않지만, 출력 버퍼(100)는 도 1에 도시된 바와 같이 회로 구성에 결합된 복수의 두꺼운 게이트 MOS 트랜지스터를 포함한다. 상기와 같이, 이 특정 회로 구성은 2개의 교대로 활성가능한 회로 구성들을 제공하지만, 본 발명은 이러한 점에서 그 범위가 제한되지 않는다. 그러나, 복수의 두꺼운 게이트 MOS 트랜지스터는 별개의 전압 공급 포트들과 도 1에 도시된 출력 패드(150) 등 버퍼의 출력포트 사이에 각각 결합된 트랜지스터(110, 120) 등 적어도 두꺼운 게이트 PMOS 트랜지스터 및 두꺼운 게이트 NMOS 트랜지스터를 풀업 트랜지스터로서 포함한다. 마찬가지로, 도 1에 도시되었듯이, 별개의 전압 공급 포트는 앞에서 설명되었듯이 고전압 레벨과 저전압 레벨 등 서로 다른 전압 레벨을 가진 공급 전압을 제공하도록 의도되었다. 복수의 트랜지스터는 접지와 패드(150) 등 출력 버퍼의 출력포트 사이에 각각 결합된 트랜지스터(130, 140) 등 적어도 2개의 추가적인 두꺼운 게이트 NMOS 트랜지스터들을 풀다운 트랜지스터로서 더 포함한다. 마찬가지로, 트랜지스터(120)등 적어도 하나의 풀업 트랜지스터와 트랜지스터(130)등 풀다운 트랜지스터들 중의 하나는 이 회로 구성에서 하드 상태로 구동되고 고전압 또는 저전압 스윙을 공급하도록 결합되며, 이 실시예에서 다른 풀업 트랜지스터(130)인 적어도 하나의 풀업 트랜지스터와 이 실시예에서 다른 풀다운 트랜지스터(140)인 풀다운 트랜지스터들 중의 하나는 이 회로 구성에서 앞에서 설명되었듯이 덜 하드한 상태로 구동되고 감소된 전압 스윙을 공급하도록 결합된다. 물론, 앞에서 지적하였듯이, 대안으로서의 실시예에서 추가적인 풀업 및 풀다운 트랜지스터들이 또한 있을 수 있다. 앞에서 설명되었듯이, 출력 버퍼는 이 특정 실시예에서 대안으로서의 풀업 및 풀다운 트랜지스터 사이에서 절환하고 각각의 대안적으로 활성화 가능한 회로 구성에서 트랜지스터를 구동하도록 서로 다른 전압을 각각 인가하도록 결합된다.
도 6 내지 도 10은 앞에서 설명된 것 등 여러 가지 동작 모드에 있는 도 1의 실시예를 도시하는 회로도이다. 물론, 이것들은 단지 설명의 목적을 위해서 제공되었고, 본 발명은 이 특정한 동작 모드에 그 범위가 제한되지 않는다. 도 6 내지 도 8은 고전압 모드를 도시하고, 도 9 내지 도 10은 저전압 모드를 도시한다. 도 6에서, 3볼트의 전압 공급을 가정하면, 설명되었듯이, 트랜지스터(120)는 동작되거나 온 되고, 따라서, 이 실시예에서 패드(150)의 전압을 3볼트로 "풀업" 한다. 트랜지스터(110, 130, 140)는 이 풀업 경우에 오프된다. 도 7은 대안으로서의 방법을 도시하는데, 여기에서 패드(150)는 고전압 모드에서 풀업된다. 이 방법에서, 트랜지스터(120, 110)는 둘 다 동작된다. 따라서, 이 실시예에서 3볼트가 트랜지스터(110)의 게이트에 인가되는데, 도 6에서는 제로 볼트가 게이트에 인가되었었다. 도 8은 고전압 풀다운 상황을 도시한다. 따라서, 트랜지스터(130, 140)는 동작되고, 트랜지스터(110, 120)는 오프 또는 동작되지 않는다. 이 상황에서, 패드(150)는 접지로 풀다운된다. 이 상황 및 실시예에서, 트랜지스터(120)의 게이트에 3볼트를 인가하면 트랜지스터(120)는 턴 오프된다는 것을 또한 알 수 있다.
도 9 및 도 10은 이 특정 실시예에 대한 저전압 모드를 도시한다. 도 9에서, 트랜지스터(110)만 동작되고, 따라서, 패드(150)는 0.7볼트로 풀업되고, 그것은 이 실시예에서 저전압 버스의 전압 레벨이다. 대조적으로, 트랜지스터(130)만 동작되어, 패드(150)를 접지로 풀다운한다. 앞에서 설명되었듯이, 이 트랜지스터들은 저전압 동작 모드에서 향상된 성능이 얻어질 수 있도록 설계되었다.
도 11은 예로서 본 발명에 따른 출력 버퍼의 실시예를 이용할 수 있는 컴퓨터 시스템 또는 컴퓨팅 플랫폼 등 시스템(1100)의 실시예를 도시하는 개략도이다. 도시되었듯이, 이 실시예에서, 전력 공급기(1110)는 1.8 내지 3.3볼트 등 고전압 레벨과, 1.5볼트 미만 등 저전압 레벨을 포함한다. 이 실시예에서, 장치(1120, 1130, 1140)는 모두 전력 공급기(1110)의 고전압 레벨과 저전압 레벨 둘 다에 결합되지만, 이것은 그러한 시스템에서 이상한 것은 아니다. 이 실시예에서 로직과 마이크로프로세서를 포함하는 장치(1120)는 본 발명에 따른 출력 버퍼의 실시예를 포함한다. 따라서, 저전압 레벨은 코어 로직을 위해 인가되고, 고전압 레벨은 I/O를 위해 인가된다. 저전압 버스는 1120을 DRAM(1130)과 플래시(1140)에 결합시키지만, 1120을 표시화면, 키보드 등 여러 가지 I/O 장치에 결합시키는 버스는 고전압 또는 저전압일 수 있다. 이 실시예에서 DRAM(1130) 및 플래시(1140)에 인가된 저전압 레벨은 저전압 버스를 위해서 이용된다. 물론 여러 가지 다른 시스템들 중의 어떤 것도 본 발명에 따른 출력 버퍼의 실시예를 이용할 수도 있다는 것을 이해할 것이다. 예로서, 1130은 SRAM, SDRAM 등에 의해 대치될 수 있다. 마찬가지로, 1140은 예로서 EEPROM 등 어떠한 비휘발성 메모리에 의해서도 대치될 수 있다. 마찬가지로, 도시된 것이 아닌 많은 다른 시스템이 이용될 수 있다.
앞에서 언급되었듯이, 본 발명은 이러한 점에서 그 범위가 제한되지 않았으나, 다른 실시예에서, 상기와 동일한 전치 구동기 회로 또는 동일한 전치 구동기 회로의 적어도 일부분들은 전압 레벨을 약 0.7 내지 약 1.0볼트의 범위 등에 있는 상대적 저전압 레벨로부터 약 1.8 내지 약 3.3볼트의 범위 등에 있는 상대적 고전압 레벨로 시프트시키는 능력을 가진 전치 구동기를 이용함으로써 하드 상태에서 구동될 트랜지스터와 덜 하드한 상태에서 구동될 트랜지스터 둘 다를 위해 이용될 수 있다. 따라서, 상기와 동일한 또는 기본적으로 동일한 전치 구동기 회로는 저전압 모드 동작제공하도록 의도된 트랜지스터와 고전압 모드 동작을 제공하도록 의도된 트랜지스터 둘 다를 위한 인터페이스를 위한 레벨 시프트된 모드에서 사용될 수 있다. 이것은 칩의 더 적은 실리콘 또는 반도체 영역을 사용한다는 면에서 장점을 제공한다.
본 발명은 이러한 점에서 그 범위가 제한되지 않지만, 이 특정한 실시예의 한 장점은 그 실시예가 동적 RAM(DRAM) 및 동기식 DRAM 등 파생적 메모리 장치를 지원하는 능력 및/또는 예로서 마이크로프로세서 및/또는 마이크로콘트롤러 등 여러 가지 다른 형태의 집적 회로를 위해 달성된 저전압 레벨을 달성하지 못 한 장치들과의 동작 또는 상호동작을 위한 복수의 I/O 전압 레벨을 지원하는 능력을 제공한다는 것이다. 유사하게, 그러한 더욱 높은 전압 레벨는 또한 플래시 메모리와의 상호동작을 위해서도 바람직할 수 있지만, 여기에서도 본 발명은 이러한 점에서 그 범위가 제한되지 않는다.
여기에서도 본 발명은 그 범위가 앞에서 설명된 실시예에 제한되지 않지만, 본 발명은 여러 가지 잠재적인 장점을 갖는다. 앞에서 지적하였듯이, 이 특정한 실시예에서 N-채널 트랜지스터를 포함하는 트랜지스터(110)는 P-채널 트랜지스터를 이용하는 것보다 안정된 전류 성질을 제공하는데, P-채널 트랜지스터를 사용하는 것은 앞에서 설명되고 도시되었듯이 전통적인 방법이다. 이것은 적어도 부분적으로 포화 영역에서보다 오히려 트랜지스터의 선형 동작 영역에서 동작하는 N-채널 트랜지스터에 기인한다. 더욱이, 앞에서 설명되고 도시되었듯이, 이 선형 동작 영역은 또한 본 발명에 따른 출력 버퍼의 실시예를 위한 저전압 모드에서 소스 접속이 이용될 수 있도록 허용하는데, 그것은 버스를 경유하여 결합된 집적 회로 칩에 대해서 통상적으로 발생할 수 있는 임피던스 정합 문제에 주목한다. 예로서 도 3에 도시된 것과 같은 P-채널 대신에 110 등 N-채널 트랜지스터를 사용하는 또 다른 장점은 N-채널 트랜지스터가 통상적으로 P-채널 트랜지스터에서 통상적으로 발생할 수 있는 저전압에서의 드레인 전류 포화 저하를 겪지 않는다는 것이다. 구체적으로 말해서, NMOS 장치를 사용하면 게이트가 과구동되도록 허용한다. PMOS 풀업을 사용하여 유사한 과구동을 달성하는 것은 문제가 많을 것인데, 왜냐하면 그것은 칩 상에 음의 전압을 사용하거나 발생시키는 것을 포함할 수 있기 때문이다. 이것은 결국 P-채널 트랜지스터 대신에 N-채널 트랜지스터를 사용함으로써, 동일한 또는 실질적으로 동일한 레벨의 성능을 달성하면서 더 큰 트랜지스터에 대한 필요성이 회피되었다는 것을 뜻한다. P-채널 트랜지스터 보다 N-채널 트랜지스터를 사용하는 다른 장점은, 트랜지스터를 구동하기 위해 상대적으로 높은 전압 공급을 이용할 수 있다는 것에 기인하여, 이러한 방법은 훨씬 더 넓게 다양한 실리콘 또는 반도체 제조 프로세스에 실시하는 데에 적합하다는 것이다. 더욱 구체적으로 말해서, 상대적으로 높은 임계 전압을 가진 트랜지스터를 발생하는 실리콘 또는 반도체 제조 프로세스에 대해서, 액티브 모드에서 P-채널 트랜지스터를 구동하기 위해서 바람직할 전압의 범위로 인해서, P-채널 트랜지스터를 이용하고 이러한 프로세스를 지원하는 것이 어려울 것이다. 그러나, P-채널에 반대되는 극성을 가진 N-채널 트랜지스터가 사용되기 때문에, 상대적으로 높은 전압 공급이 사용될 수 있는데, 예로서, 드레인-소스간(출력 스윙) 전압보다 높은 게이트 전압을 인가하는 능력을 제공한다. 또 다른 장점은 이중 모드에서 동작할 수 있는 출력 버퍼를 제공하고 넓은 범위의 I/O 전압 레벨 호환성을 제공하는 것의 단점이 이 실시예에서 상대적으로 작다는 것이다. 더욱 구체적으로는, 이 특정 실시예를 위해서 트랜지스터에 의해 소비된 실리콘 또는 반도체 영역의 양은 정전하(ESD) 확산 다이오드를 위해 사용될 트랜지스터 크기에 의해 지배되는 경향이 있는데, 왜냐하면 이러한 고려사항은 도 1의 트랜지스터(120, 30) 등 상대적으로 큰 트랜지스터를 발생시키기 때문이다. 종래의 버퍼에서, 큰 PMOS 및 NMOS 트랜지스터 드레인은 이러한 기능을 제공하며, 그것들은 여기에서도 이러한 기능을 제공한다. 따라서, 이러한 기능이 바람직한 경우에는, 이러한 트랜지스터들은 저전압 동작모드가 제공되어 있기만 하면 여전히 이용될 수 있을 것이다(또한 실질적으로 동일한 면적을 점유할 것이다). 따라서, 두가지 모드를 둘 다 지원하는 것의 면적상의 단점은 상대적으로 작다. 대조적으로, 출력 버퍼를 위해서 2 가지 동작 모드를 가진 신축성을 제공하는 트랜지스터(110, 140)를 제공하기 위해서 사용된 추가적 실시콘 또는 반도체 면적은 상대적으로 작다. 마찬가지로, 앞에서 설명되었듯이, 본 발명은 이러한 점에서 그 범위가 제한되지 않지만, 대안으로서의 실시예에서 출력 버퍼는 또한 전치 구동기 회로를 공유할 수 있어, 2개의 별도의 버퍼가 효과적으로 단일 회로 구성으로 제공되는데, 단일 회로 구성에서 별도의 또는 대안으로서의 버퍼들은 그것들이 사용될 전압 환경에 의존하여 이네이블 또는 디세이블된다. 더욱이, 하나의 전압 모드는 다른 전압 모드에 비해 높은 데 출력 버퍼가 서로 다른 전압 모드들에서 동작하도록 하는 능력을 제공하면, DRAM, 플래시 메모리 및 로직 회로를 발생시키기 위해 사용된 프로세스를 포함하여 거의 임의의 일반적으로 사용된 보충적 금속 산화물 반도체(MOS) 제조 프로세스 상에서의 실시에 적합한 집적 회로가 발생된다.
본 발명의 특정한 특징이 여기에 도시되고 설명되었으나, 많은 수정, 대치, 변경, 및 동등물이 본 기술분야에 익숙한 자에게 일어날 것이다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 정신 내에 있는 수정 및 변경을 망라하도록 의도되었다는 것을 이해해야 한다.
발명에 따른 출력 버퍼는 잠재적 외부 환경의 넓은 범위에 걸쳐서 및/또는 트랜지스터 제조 프로세스 임계 전압(Vt) 아래에 있는 전압을 포함하여 다양한 서로 다른 여러 가지 전압 레벨 범위내에서 효과적으로 동작한다.

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  20. 회로 구성(circuit configuration) 내에 결합된 복수의 두꺼운(thick) 게이트 MOS 트랜지스터를 포함하며,
    상기 복수의 두꺼운 게이트 MOS 트랜지스터는 별개의 다른 전압 공급 전압 레벨 포트들과 출력 포트 사이에 각각 결합된 적어도 하나의 두꺼운 게이트 P-채널 MOS(PMOS) 트랜지스터와 두꺼운 게이트 N-채널 MOS(NMOS) 트랜지스터를 풀업 트랜지스터로서 포함하고,
    상기 복수의 두꺼운 게이트 MOS 트랜지스터는 접지와 상기 출력 포트 사이에 각각 결합된 적어도 2개의 두꺼운 게이트 NMOS 트랜지스터를 풀다운 트랜지스터로서 더 포함하며,
    고전압 공급기에 결합된 적어도 하나의 상기 풀업 트랜지스터와, 적어도 하나의 상기 풀다운 트랜지스터가, 상기 회로 구성에서 하드(hard) 상태로 구동되고, 고전압 통신 신호를 발생시키기 위해 전압 스윙(swing)을 제공하도록 결합되고,
    저전압 공급기에 결합된 적어도 하나의 상기 풀업 트랜지스터와, 적어도 하나의 상기 풀다운 트랜지스터가, 상기 회로 구성에서 덜 하드한(less hard) 상태로 구동되고 감소된 전압 통신 신호를 발생시키기 위해 감소된 전압 스윙을 제공하도록 결합되는,
    다중 구동 전압 레벨 출력 버퍼.
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  22. 제20항에 있어서,
    상기 풀업 트랜지스터 및 풀다운 트랜지스터 중 적어도 하나는 대략적으로 특정한 트랜지스터 폭을 가진 트랜지스터를 에뮬레이트하도록 결합된 복수의 트랜지스터를 포함하는 다중 구동 전압 레벨 출력 버퍼.
  23. 제22항에 있어서,
    상기 풀업 트랜지스터와 상기 풀다운 트랜지스터는 각각 적어도 부분적으로 전압 공급 전압 레벨에 의존하는 특정한 동작 모드에 대해 다른 회로 구성보다 더욱 양호한 전기 성능을 제공하도록 특히 적합한 다중 구동 전압 레벨 출력 버퍼.
  24. 제22항에 있어서,
    상기 두꺼운 게이트 PMOS 풀업 트랜지스터는 고전압 모드 회로 동작 동안에 하드(hard)한 상태로 구동되도록 결합되고, 상기 두꺼운 게이터 NMOS 풀업 트랜지스터는 저전압 모드 회로 동작 동안에 덜 하드(less hard)한 상태로 구동되도록 결합되는 다중 구동 전압 레벨 출력 버퍼.
  25. 제22항에 있어서,
    상기 두꺼운 게이트 PMOS 풀업 트랜지스터와 상기 두꺼운 게이트 NMOS 풀업 트랜지스터는 고전압 모드 회로 동작 동안에 구동되도록 결합되는 다중 구동 전압 베렐 출력 버퍼.
  26. 제22항에 있어서,
    상기 두꺼운 게이트 NMOS 풀다운 트랜지스터는 둘 다 고전압 모드 동작 동안에 구동되도록 결합되는 다중 구동 전압 레벨 출력 버퍼.
  27. 제22항에 있어서,
    상기 두꺼운 게이트 NMOS 풀다운 트랜지스터 중 적어도 하나는 고전압 모드 동작 동안에 하드한 상태로 구동되도록 결합되는 다중 구동 전압 레벨 출력 버퍼.
  28. 제26항에 있어서,
    상기 두꺼운 게이트 NMOS 풀다운 트랜지스터 중 적어도 하나는 저전압 모드 동작 동안에 덜 하드한 상태로 구동되도록 결합되는 다중 구동 전압 레벨 출력 버퍼.
  29. 집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법에 있어서,
    복수의 회로 구성(configuration of a circuit) 중 제1 회로 구성을 상기 출력 버퍼와 함께 사용하는 단계,
    상기 복수의 회로 구성 중 제2 회로 구성을 상기 출력 버퍼와 함께 사용하는 단계, 및
    상기 제1 회로 구성과 상기 제2 회로 구성 중 적어도 하나를 포함하는 상기 복수의 회로 구성을 사용하여 상기 출력 버퍼를 통해서, 제1 및 제2 전압 공급 전압 레벨에 대응하는 개별의 통신 임계 전압 레벨을 가진 외부 집적 회로 칩과 선택적으로 상호동작하는 단계
    를 포함하되,
    상기 제1 회로 구성은 상기 제1 전압 공급 전압 레벨로의 풀업 트랜지스터로서 두꺼운 게이트 P-채널 MOS(PMOS) 트랜지스터를 구비하며,
    상기 제2 회로 구성은 상기 제2 전압 공급 전압 레벨로의 풀업 트랜지스터로서 두꺼운 게이트 N-채널 MOS(NMOS) 트랜지스터를 구비하며,
    상기 제2 전압 공급 전압 레벨은 상기 제1 전압 공급 전압 레벨과 다른,
    집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법.
  30. 제29항에 있어서,
    상기 복수의 회로 구성과 선택적으로 상호동작하는 단계는 고전압 모드에서 상기 복수의 회로 구성 중 적어도 하나를 사용하고 저전압 모드에서 적어도 하나의 다른 회로 구성을 사용하는 단계를 포함하는 집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법.
  31. 제30항에 있어서,
    상기 복수의 회로 구성과 선택적으로 상호동작하는 단계는 고전압 모드에서 상기 제1 회로 구성을 사용하고 저전압 모드에서 상기 제2 회로 구성을 사용하는 단계를 포함하는 집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법.
  32. 제31항에 있어서,
    상기 저전압 모드에서 상기 제2 회로 구성을 사용하는 단계는 약 1볼트 이하의 임계 레벨을 가진 외부 집적 회로 칩과 상호동작하기 위해 상기 제2 회로 구성을 사용하는 단계를 포함하는 집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법.
  33. 제31항에 있어서,
    상기 고전압 모드에서 상기 제1 회로 구성을 사용하는 단계는 약 1.8볼트 내지 3.3볼트 범위의 임계 레벨을 가진 외부 집적 회로 칩과 상호동작하기 위해 상기 제1 회로 구성을 사용하는 단계를 포함하는 집적 회로 칩 상에서 출력 버퍼를 동작시키는 방법.
  34. 집적 회로 칩의 출력 버퍼를 구동하는 방법에 있어서,
    제1 통신 임계 전압 레벨을 가진 제1 외부 집적 회로 칩과 상호동작하기 위해서 제1 전압 공급 전압 레벨로의 풀업 트랜지스터로서 두꺼운 게이트 MOS 트랜지스터를 구비하는 제1 회로 구성을 사용하여 출력 버퍼를 구동하는 단계,
    제2 통신 임계 전압 레벨을 가진 제2 외부 집적 회로 칩과 상호동작하기 위해서 제2 전압 공급 전압 레벨로의 풀업 트랜지스터로서 두꺼운 게이트 MOS 트랜지스터를 구비하는 제2 회로 구성을 사용하여 출력 버퍼를 구동하는 단계, 및
    상기 제1 회로 구성과 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계 사이에서 선택적으로 스위칭하는 단계
    를 포함하되,
    상기 제2 통신 임계 전압 레벨은 상기 제1 통신 임계 전압 레벨과 다른,
    집적 회로 칩의 출력 버퍼를 구동하는 방법.
  35. 제34항에 있어서,
    상기 제1 및 제2 전압 공급 전압 레벨 중 적어도 하나는 상기 집적 회로 칩의 내부 전압 공급 전압 레벨보다 큰, 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  36. 제34항에 있어서,
    상기 제1 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계와 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계는 각각 P-채널 MOS(PMOS) 풀업 트랜지스터를 가진 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계와 N-채널 MOS(NMOS) 풀업 트랜지스터를 가진 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  37. 제36항에 있어서,
    상기 제1 전압 공급 전압 레벨로의 풀업 트랜지스터를 가진 상기 제1 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계는 상기 제1 통신 임계 전압 레벨과 대략 동일한 전압 공급 전압 레벨을 가진 상기 제1 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  38. 제37항에 있어서,
    상기 제1 통신 임계 전압 레벨과 대략 동일한 전압 공급 전압 레벨을 가진 상기 제1 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계는 약 1.8볼트 내지 3.3볼트 범위의 전압 공급 전압 레벨을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  39. 제36항에 있어서,
    상기 제2 전압 공급 전압 레벨로의 풀업 트랜지스터를 가진 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계는 상기 제2 통신 임계 전압 레벨과 대략 동일한 전압 공급 전압 레벨을 가진 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  40. 제39항에 있어서,
    상기 제2 임계 전압 레벨과 대략 동일한 전압 공급 전압 레벨을 가진 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계는 약 1볼트 이하의 전압 공급 전압 레벨을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  41. 제36항에 있어서,
    상기 제1 회로 구성과 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계 사이에서 선택적으로 스위칭하는 단계는 상기 제1 통신 임계 전압 레벨이 상기 제2 통신 임계 전압 레벨보다 높은 때 상기 제1 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는 집적 회로 칩의 출력 버퍼를 구동하는 방법.
  42. 제36항에 있어서,
    상기 제1 회로 구성과 상기 제2 회로 구성을 사용하여 상기 출력 버퍼를 구동하는 단계 사이에서 선택적으로 스위칭하는 단계는 활성 모드(active mode)에서 동작하도록 이네이블된(enabled) 상기 제1 회로 구성의 적어도 일부분과 활성 모드에서 동작하도록 이네이블된 상기 제2 회로 구성의 적어도 일부분을 동시에 사용하여 상기 출력 버퍼를 구동하는 단계를 포함하는, 집적 회로 칩의 출력 버퍼를 구동하는 방법.
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