TW478250B - Output buffer for high and low voltage bus and method for operating the same - Google Patents

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經濟部智慧財產局員工消費合作社印製 478250 ΚΙ Β7____ 五、發明說明（1 ) 發明背景 發明範圍 本揭露與一種輸出緩衝器有關且，更特別地，乃關於一 種使一積體（I C )電路能夠與高和低電壓匯流排其中之一 或兩者同時界合。 背景資訊 當積體電路晶片或1C’s耦合在一起時，會產生一個問 題。' 般而言’積體電路晶片乃設計於 一特定的輸入/輸 出（I/O)電壓位準或大體上（substantially)在一限定的電壓 位準範圍内運作。然而，隨著技術的進步，積體電路晶片 之工作電壓位準，包含I/O，已在遞減當中。不幸地，核 心邏輯電路，例如未與晶片外之電路連接之邏輯電路，在 電壓遞減的趨勢中，其速度比I/O，例如主要介於晶片之 間的電路，快很多。因此，近來的1C’s—般所提供給I/O 的電壓位準都比核心邏輯電路的電壓位準大。使得核心電 路所提升的效能不受遺贈（legacy) I/O電壓位準的影響。 在設計或製造積體電路晶片時，降低I/O電壓位準的普 遍趨勢會造成一個問題。例如，可設計一積體電路晶片使 其工作於相對較高之電壓信號位準。在這種情況下，該積 體電路晶片可能無法達到目前像是速度’電源消耗或兩者 兼之的技術水準，例如，外接耐高電壓電晶體之設計，即 便是該設計與遺贈積體電路晶片有相容的可能性。另外， 該積體電路晶片能在相對較低的電壓下工作，與目前的積 體電路晶片技術所用的電壓位準相容，但可能無法與遺贈 積體電路晶片相連接。例如，就目前而言，但不失其一般 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ,裝 訂--- 478250 經濟部智慧財產局員工消費合作社印製 A7 _B7_._五、發明說明（2) 性，大約1 . 8伏特至3 . 3伏特的電壓位準已視爲相對較 高、，而大約1伏特的電壓:位準則視爲相對較低。因此，希 望能有一種方法或技術能用於製造或設計一種積體電路晶 片以解決這個問題。 發明概述 簡單地説，根據本發明之一具體實施例，一積體電路包 含：一輸出緩衝器。該輸出緩衝器包含與之耦合之半導體 元件，用於提供交替地可啓動的電路結構。該輸出緩衝器 能與耦合至不同電壓供應器之電壓位準埠配合，並且能夠 於交替地可啓動的電路結構之間切換。各別的交替地可啓 動的電路結構能夠各自特定地與其它積體電路晶片互相運 作，各種不同積體電路之半導體元件有各別的門檻電壓位 準〇 簡言之，根據本發明之另一具體實施例，一輸出緩衝器 包含：許多耦合於一電路結構之厚閘極金屬氧化半導體 (MOS)電晶體。該許多電晶體包含一上升電晶體、至少一 厚閘極PMOS電晶體及一厚閘極NMOS電晶體，兩者分別 耦合於不同電壓供應器電壓位準埠和一輸出緩衝器之輸出 埠之間。該許多電晶體另外包含，如下降電晶體，至少兩 個以上厚閘極NMOS電晶體，兩者各自耦合於接地和輸出 埠之間。該上升電晶體和下降電晶.體中至少有一個耦合於 電路結構内，以立即驅動之並送出一高電壓幅度。再者， 該上升電晶體和下降電晶體中至少有一個耦合於電路結構 内，以緩些驅動之並送出一縮小的電壓幅度。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 丨裝 訂--- 奢. 478250

發明說明（ 圖示簡述

、本發明的主題將予以i I 乂砰盡地扣出並於本文的最後清赛 Γ清先閱讀背面之注意事項再填寫本頁) 提出申請專利範圍°對於本發明在動作的方法與組織上， t配附圖並參考本又的詳細説明可對其目#，特徵和 有所瞭解，附圖説明如下； ·’' 圖1爲一根據本發明的給 Ώ _ _ 』日7爾出緩衝姦 < 一具體實施例所 繪之電路圖； 询 圖2爲根據圖1所描絡^ 叮殉、魯 < 罘一和第二電路圖，分別表示 低核心電壓元件和高核心電壓元件； 圖3爲根據先前技藝之輸出緩衝器之一具體實施例所描 繪之電路圖； ^

I 圖4馬一由本發明的輸出緩衝器之具體實施例所產生之 波形圖，如圖1所示之具體實施例，基於該電路在高和低 電壓模式時之動作進行模擬； 圖5爲一由本發明之輸出緩衝器之具體實施例所產生之 圖，如圖1所示之具體實施例，基於該電路於"源極 、、、场（source_termmation ) ”的架構内在低電壓模式時之動 作進行模擬； 經濟部智慧財產局員工消費合作社印製 圖6至圖} 〇爲根據圖）之具體實施例在不同動作模式下 所描繪的電路圖； 圖1 1爲_系統之具體實施例之電路圖，可依照本發明 設置一輸出緩衝器之具體實施例；以及 圖1 2爲一描繪位準切換緩衝器之具體施例之電路圖， 可與，例如依照本發明之輸出緩衝器之具體實施例，相連 -6 - 4478250 五、發明說明（ 濟 部 智 員 費 結，如圖2所示。 詳細發明説明 在底下的詳細敘述裏，爲了對本發明有 出許多的具體細節。炊而，如太广人本ή 頂、解^ 。此細” μ* 本订士所知，即使不使用 这些細…能實現本發明。在其它的例子裏，眾所周知 的万法、步驟' 疋件和電路在此將不予以詳述，以避免偏 離本發明的主題。 娜 如前所述，積體電路晶片在設計時或動作時所用的輸 /輸出（I/O) %壓位準或位準範圍乃設計和/或製造該積體 電路晶片時所附加的問題。如一特定實施例，不限制本發 明（領域，可設計—積體電路晶片使其動作時之輸入/輪 出電壓位準落於約U伏特至約3 3伏特之範圍内。在· 種一況下至>要有某種形式的搭配才有可能使積體電 晶片與另-個積體電路晶片相容或令人滿意地交互運作 其在1/0的設計或所預期的電《位準落於稍小於1 〇伏 至大約1.0伏特之間的範圍内。 ，尤其右％日曰體的佈局在每一個製程步驟皆線性地縮中 成接近原來的0.7倍時，爲了電晶體的可信賴度，需要較 小的供應電壓以使得電場在大體上等幅縮小。因爲核心 非I/O電路在積體電路上—般只與類似的電晶體連接， 以相對地易於提供這些較低的供應電壓。然而，在一個尔 統晨’不同型式的晶片有不同的電晶體比率路圖（scaling roadmap)例如，動慼隨機存取記憶體（DRAM)的電壓位 準落後於邏輯電路的電壓位準，因爲至少在某種程度上 入 體 頁 這 訂 特 J、 或 所 系 # 印 i紙張尺度顏中_家標—⑽χ 7- 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ^RAM需要相對較高的充電位準。快閃記憶體落後於邏輯 %路，因爲至少在某種程度上快閃記憶體需要非常高 (>10V)的程式化位準。然而，邏輯電路，如微處理器和 SRAM，一般所具有的優點完全在於所降低的電壓。因 =，邏輯電路和SRAM製程，舉例而言，一般比上述與其 系界接的$己憶元件的核心供應電壓還低。 日這會使需要低電源消耗的系統產生一種電源消耗的問 題，如手握式裝置。一般而言，這些邏輯元件透過另外具 有較大面積的電晶體以支援較大電壓的1/〇，該面積較大 的％晶體特別是用於支援遺贈J / 〇，如圖3所示並在後面 有更砰盡的説明。一般來説，這解決了電壓相容問題，然 而，驅動或供應較高的電壓至較大的外接（off_chip)電容 會產生大於預期的電源消耗。例如，在一個核心邏輯電壓 位準爲IV且I/O電壓爲3 3¥的元件上，若1/〇的核心電壓 位準爲1 V則I / 〇所消耗的電源約爲1 〇倍。 因此，希望在匯流排上使用較低的電壓以減少電源消 耗。然而，亦必須在半導體製程上的電路設計上下工夫， 而非只是使用目前具有低動作電壓的邏輯製程技術。若達 成這個目的，則這種技術或方法亦能用於具有較小電壓縮 減幅度的製程上，如DRAM和非揮發性記憶體製程。再 者’需要適用於遺贈電壓的技術或方法，如一種電路，使 k相同的碎或半導體晶片能用於低或高電壓（遺贈）1/〇系 統。另外，就雜訊與信號旋轉（slew)率的觀點來看，需要 一較低的電壓幅度，且可限制電路板所產生的電磁干擾 -8 - ‘紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) 1裝

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ϋ -1 ϋ ϋ H· I 478250 A7 五、發明說明（6 經濟部智慧財產局員工消費合作社印製 (EMI)。 目前，製造一工作在不同狀態或不同][/0電壓之積體電 路晶片的方法乃在於單純地降低晶片規格。更特別地，這 些元件或積體電路晶片一般乃侷限在一 I/O電壓位準或— 落於特殊或限制區間的1/0電壓位準。因此，輸出緩衝器 之設計通常使其工作於一動作條件已給定的範圍内，能在 降低速度的情況下支援較低的電壓。這是可以達成的，可 藉由，例如：（1)設計能在較差的矽或半導體製程限度下 順利動作的緩衝器，並且提出確保外部具體實施例只在所 規範或限定的範圍内變動的步驟；（2)應用以前的技術並 接著猎由在爷或半導體晶粒上使用補償技術於規格内使輸 出緩衝器工作；或（3 )使輸出緩衝器工作在限制或規範較 小的範圍内’但允許晶片或輸出缓街器經特殊設計而工作 在效能有一些衰減的層次上。不幸地，如傳統技藝人士所 知’在此方式下會對使用特定的緩衝器有所限制。同樣 地，可知此限制一般會使先前的方法僅些微或中度地將緩 衝器提升至可以令人滿意使用的電壓範圍。 柑對地，根據本發明之輸出緩衝器之一具體實施例，使 輸出缓衝器可於潛在（p〇tential )外部環境之廣泛區間及/或 不同的電壓準位下工作，包含低於電晶體製程門檻電壓 (Vt)在内。在本文中，門檻電壓這個字眼乃應用在相關的 不同電晶體製程並且與閘極至源極的電壓有關，低於該閘 極至源極電壓之電晶體製程乃依照製程”切離（off )，”或 至少至第一順序（order )，電流不通過電晶體。雖然本發 (請先閱讀背面之注意事項再填寫本頁) « -裝 ----訂--- ... 478250 五、發明說明（7) 明不侷限於相關的範讀由料 观奇内，對该特定的具體實施例而言， 工作之電位範圍乃起自約〇 ^ m λ 曰、0 0 ·7伏特，常用於低耗電的手握 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 式裝置，接近3.3伏特則常用於遺贈介面。後面有更詳盡 的敘i纟九特定穴體實施例中，有一種使一上升電晶體 或半導體兀件包含於輸出緩衝器内的方法，其中該上升電 晶體之設計可改良效能，使I/O電壓位準落於-低電壓: 準《特足範圍内。然而，即使1/〇電壓位準落於一較高電 壓位準之特定範圍内，不論前述之第一上升電晶體是否連 用，不同的上升電晶體亦能使輸出緩衝器工作於令人滿意 的效能上。更特別地，對該特定具體實施例而言，如圖工 所描繪的具體實施例，舉例而言，使用一具有超驅動閘之 N通道厚閘極上升電晶體⑴。在上下文裏，厚閘極電晶 體之閘極氧化物或其它絕緣材質使其閘極能夠容耐源極或 汲極至閘極或反之之較高電場，其效能比一般根據特殊電 日曰粗製私所產生的電晶體還要好。再者，隨著製程比率之 縮小而提升電晶體的速度，例如，所使用的電壓和，類似 地’電晶體閘極的厚度亦得以縮減。因此，舉例而言，爲 了縮小製程的尺寸並使電晶體能夠使用較高的電壓並且耐 南電場而使用厚閘極。同樣地，在上下文中，特定製程中 具有正常或一般厚度的閘極則視爲薄閘極。 所利用的方法，例如圖1所示之本發明的具體實施例， 與目前使用如P通道電晶體或附隨N通道源極隨耦器之p 通道電晶體之傳統方法成對比。圖3爲這種方法之一例 子。如所示，電晶體310和320耦合至襯墊（pad) 340。注 10 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 478250 A7

I· 填 I裝 頁I I # 請 先 閱 讀 背 面 之 注 意 478250 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9) 程上之電路參數。即使本發明並不侷限在此相關的範圍 内、，這種補償技術乃述於敎課書内，作者爲達柏拉 (Dabral)和馬龍尼（Mal〇ney)，可在威利内部科學 mter-sdence)買到，頁數爲151至17ι頁，時間爲^% 年二因此，圖1之簡化電路的目的僅爲描述性質，如本技 藝裏之一原始技術所示，在實際製作一特定輸出緩衝器 時，會使用到更複雜的電路以用於所需的動作，該動作在 後面有更詳盡的説明。所以，舉例而言，如前述敎課書之 158至161頁所述，可耦合許多具有二元加權仙π weighted)尺寸的電晶體使得每一個電晶體可各自切換爲 開和關以調整二元加權電晶體之整體集合而達到一特定的 阻抗或有效之電晶體寬度。 如後面亦會加以詳細説明者，輸出緩衝器i 〇 〇包含前述 在一電路架構内所耦合之許多半導體元件，至。 在茲具體實施例裏，耦合這些元件是爲了提供耷替地可啓 動的電路結構，在該電路結構之間，輸出緩衝器可依照情 況或環境予以切換。在該特定的具體實施例中，雖然本發 月不侷限於只提供兩個這種交替地可啓動的電路結構之範 圍内’該輸出緩衝器仍可切換於兩個交替地可啓動的電路 結構之間，後面將有更詳盡的説明。同樣地，各別的交替 地可啓動的電路結構乃各自特別地適用於與其它積體電路 晶片交互運作，具有不同之其它積體電路晶片之半導體元 件其各別的門摇電壓是不同的，後面將有更詳盡的説明。 噙圖1所示’在特定的具體實施例中，電晶體1 1 〇包含 12- 本紙張尺度適用中關家標準（CNs)a4規格⑵◦ X撕公楚） ----------— -裝i丨丨丨丨丨丨訂ί丨丨丨丨·! (請先閱讀背面之注意事項再填寫本頁) 478250 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ - N通道電晶體，電晶體12〇包含—p通道電晶體，而每 一個電晶體130和140則包含n通道電晶體。再者，輸出 缓衝器之特定具體實施例内之電晶體全部具有厚閘極，例 如，一又援常用於連接遺贈1/〇之電壓位準之閘極厚度， 如前所述。就前述之具體實施例而言，該電壓位準約爲 3.3伏特，但非其限制。在其它例子裏，亦可支援25伏 特或5伏特之遺贈電壓位準。同樣地，其它的具體實施例 可同時包含厚及薄閘極電晶冑，依輸出緩衝器之特定應用 和架構而定。 依照本發明之一輸出缓衝器之特定具體實施例之動作敘 述如下。就該特定具體實施例而言，輸出緩衝器乃工作於 南電壓”或"低電壓”模式。當然，可知藉由應用特定的 半導體或電晶體製程，可改變高電壓模式及/或低電壓模 式之％壓範圍。就該特定具體實施例而言，即使本發明未 侷限於相關範疇内，高電壓模式可包含一介於約18伏特 至約3 .3伏特之1/0電壓位準。同樣地，本具體實施.例之 低電壓模式可包含一介於約〇.7伏特至約1〇伏特之間的 電壓位準，然而本發明仍未侷限於相關範疇内。因此，就 圖1所示之輸出緩衝器具體實施例而言，由前置驅動器 1 6 0所驅動的PM〇s上升電晶體^ 2 〇能使高電壓模式運 作。就本特定的具體實施例可知，當前置驅動器丨6 〇爲 •’低位準"時，可驅動或啓動電晶體12〇使其工作在飽和或 線性區。例如，電晶體120可經由大部份的襯墊信號轉換 而達到飽和。再者，當前置驅動器1 60爲”高，，邏輯位準 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐 ^--------^--- (請先閲讀背面之注意事項再填寫本頁) #- 經濟部智慧財產局員工消費合作社印製 478250 五、發明說明（11) 時，可關閉或使電晶體120不動作，就本特定具體實施例 而3，當然，儘管本發明並不侷限於相關範疇内，該"高 ”邏輯位準乃圖1所示之高電壓供應器所供给的電壓2 準。同樣地，就高電壓模式之動作而言，當前置驅動器 18 0輸出”高位準”時，NM〇s下降電晶體13〇得以啓動， 再一次，在本特足具體實施例中，對應於高電壓供應器之 電壓位準而驅動至一電壓位準。雖然本發明不侷限在相關 的範疇内，同樣地，可知當前置驅動器i 9 〇可輸出，，高位 準"至電晶體1 4 0的閘極使其在高電壓模式下成 輸出緩衝器之下拉動作。當然，本發明不侷限於在特定常 規下所認定的”高”邏輯或"低”邏輯。同樣地，雖狄名特 定的具體實施例裏，前置驅動器乃描繪或敘述爲隔離二電 路元件，可用較少的包含位準切換電路之前置驅動器選擇 性地予以製造。即使本發明不侷限於相關的範疇内，這種 前置驅動器之一例乃於前述美國專利申請案序號 〇9/272,766，標題爲"一種能容耐5伏特電壓之3伏特驅^ 推拉式緩衝器/驅動器”，由L·克拉克（clark)所提出。 相對地，在低電壓模式的運作下，在本具體實施例中包 含一 NMOS電晶體的電晶體〗丨〇乃作爲一上升電晶體。同 樣地，在特定的具體實施例中，藉由使前置驅動器17〇輸 出一高邏輯可使電晶體110動作；然而，在本特定的且^ 實施例中，前置驅動器170驅動電晶體11〇而使跨過電曰= 體110汲極至源極通道之電壓位準對應於低電壓供應 非高電壓供應器。更特別地，就本具體實施例而言，鑑於 -----------«裝--------訂--------^# (請先閱讀背面之注意事項再填寫本頁} -14 五、發明說明（12> 在南電壓模式運作下前置驅動器160和180各別"立即性 :’’驅動各自的電晶體，如同"模擬"一輸出阻抗在20歐姆 :更小的狀態，比印刷電路板上的傳輸線特性阻抗小很 广f低電壓模式下之運作時，前置驅動器170和190各 自以杈叙的速度，，驅動各別的電晶體，如同"模擬"一輸 ::抗約與傳輸線阻抗大小相當的狀況。另外，在低電壓 模式下，如置驅動器超驅動下降和上升NM0S元件兩者， =权佳的驅動力並使這些元件維持在線性 硯塾信號幅度有較大的範圍，改良了與電路板傳輸線之匹 配’將在後面予以詳述。在本特定具體實施例中，至少就 f些邵份此乃起因^電晶體的相對尺寸。前置驅動器]60 和⑻所驅動的電晶體相對地比前置驅動器17〇和19〇所 驅動的電晶體大。同樣地’可知當高邏輯信號供給至 麵S電晶體11G時，前置驅動器16G會由—高邏輯位準" 哀減’一因而使PM0S電晶體12〇動作。另外可知，不論 高 低 生 體 起 壓模式或低電壓模式，輸出緩衝器會提供： 邏輯至接地所表示之特定電塵供應位準之幅度。然而， 電壓模式之電壓幅度相對地比高電壓模式之電壓幅度小 如同後面更爲詳盡的述敘，本特^具體實施例運用能產 -南或相對較高之⑽電壓之製程技術所製造出的 提供超驅動運作’至少就某些部份而言，高門檻電壓乃 因於耐咼壓之厚閘極電晶體。 圖2包含分別製造於低核心電壓元件與高核心電恩元 且描述圖1之具體實施例的電路圖。當然，這些只是實 -15- 經濟部智慧財產局員工消費合作社印製 478250 A7 —----^-- 五、發明說明（13) 例並不會使本發明侷限在這些特定具體實施例的範疇内。 具體實施例2 1 0描述一種可用於低核心電壓元件的方法。 因此’本具體實施例與前述的那些實施例一樣適用於高和 低電壓模式兩者。本具體實施例之輸出緩衝器包含電晶體 110、120、130和140以及襯墊150。同樣地，這些電晶體 分別由位準移位器/緩衝器270、260、280和2 9 0所驅動。 例如，耦合至這些位準移位器/緩衝器例如NAND閘230、 240、250和2 6 0之數位邏輯電路乃工作於低於圖2 Vccpad 之核心電壓位準。 即使本發明不侷限於相關的範嘴内，圖1 2仍描述一可 用之位準切換器/緩衝器之具體實施例。切換器/緩衝器之 特足具體實施例於前述之美國專利申請案序號 09/272,766，標題爲”一種可容耐5伏特電壓之3伏特驅動 推拉式緩衝器/驅動器"，作者爲L·克拉克（clark)，有更 爲詳盡的敘述且不詳述於此。然而，任何能提供所需要的 位準切換動作之電路皆可使用，且這只是可以實現的一個 例子。使用本具體實施例之一優點，雖然其它的具體實施 例亦提供類似的優點，在於位準切換器有一個比所驅動的 輸出緩衝器還大的輸出電壓幅度，至少當輸出緩衝器工作 於低電壓模式時是如此。使得輸出緩衝器電晶體之閘極受 到超驅動並可使具有相對較高門檻電壓之電晶體與低電壓 匯流排-起使用。同樣地，次強調，雖然本發明不侷 限於相關的範脅内，適合的話，可使用一垂直式汲極 讀OS (VDNMOS)，如美國專利申請案序號O·9，^所 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝-------訂--- -#· 478250 A7 B7___ 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 述，標題爲”用於高電壓應用及可改良元件效能之電晶體 元件架構”，作者爲亞當柏藍，收錄於1998年6月3 0曰， (法定代理人備忘錄·· 04230.P5591 )，並授權予本發明之 受讓人。因此，就圖1 2所示之具體實施例觀之，電晶體 1210, 1220，1230和1240包含厚閘極MOS電晶體，而電晶 體1250和1260則包含薄閘極VDNMOS電晶體。 再參照圖2，具體實施例2 1 5描述一種用於高核心電壓 元件之方法，亦即，匯流排電壓位準與核心電壓位準相 等，至少差不多相等。因此，本具體實施例適用於高電壓 模式。再者，輸出緩衝器之具體實施例包含電晶體110, 120，130和140，以及襯墊150。然而，雖然用了某些緩 衝器，本特定的具體實施例並不使用位準切換器。驅動這 些電晶體的數位邏輯電路，如NAND閘225、235、245和 2 5 5，工作於核心電壓位準，大約與圖2之Vccp相等。 圖4爲根據本發明之具體實施例，如圖1所示，所產生 的波形圖，乃模擬電路在高和低電壓模式下所進行的工作 狀態。就本模擬來看，所使用的核心電壓位準爲1 . 1伏 特，低電壓匯流排的電壓位準爲0 . 8伏特且高電壓匯流排 的電壓位準爲3 . 0伏特。 經濟部智慧財產局員工消費合作社印製 基於電腦模擬的結果，上升電晶體在低電壓模式下的整 個電壓範圍内乃工作於線性區。相反地，下降電晶體在低 電壓模式下介於Vss往上至VDSAT的電壓範圍内乃工作於線 性區，在本特定具體實施例V ss爲接地電位。因爲這些電 晶體乃工作於線性區，至少在低電壓模式下可使輸出缓衝 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478250 A7 經濟部智慧財產局員工消費合作社印製 ____B7__五、發明說明（15) 器爲”源極終端（source terminated)，，，因而能有效吸收或 至少部份吸收由積體電路晶片介由匯流排耦合至另一積體 電路晶片時所產生之有效傳輸線之遠端所反射回來的^ 壓。因此，舉例而言，使用源極終端匯流排架構可抑制溢 射（overshoot)電壓和反射電墨。 圖5爲一根據本發明使用源極終端之輸出緩衝器之具體 實施例所產生之波形圖。這裡，電路板之傳輸線特性阻= 爲5 0歐姆且藉由在所提供之閘極電壓下調整有效寬度使 上升電晶體與5 0歐姆匹配’如上所述，下降電晶體亦以 類似的方法#1整到線性區。圖5是就輸出緩衝器在數學模 型上的運作用電腦模擬出的波形圖。就本模擬觀之，在每 一個接收器所量測到且使用高電壓電晶體以〇·7伏特的幅 度的波形乃用來驅動匯流排。雖然該終端並不完美，仍能 使信號運作於1 0 0百萬赫茲的速率。因此，尚可接受在大 部份的應用裏所描繪的環波。沿著長度10爲公分且特性 阻抗爲50歐姆的傳輸線上，每隔相等的距離置有一分接 頭（tap)。該線由一端予以驅動且這些電晶體的尺寸經設 計與線阻抗匹配。當然，使用在Ic上時，電晶體的寬度 亦經過一些調整或補償，例如，如前所述，目的在於成ς 地應用源極終端架構使其與依照本發明之輸出緩衝器之具 體實施例内之環境之阻抗匹配。電路板上實際上的元件替 換會有所不同且會影響反射強度。 再者，雖然本發明不侷限在相關的範疇内，輸出緩衝器 100包含許多耦合於電路架構内之厚閘極M〇s電晶體，如 -18-

(請先閲讀背面之注意事項再填寫本頁) •-裝 訂---- #· 478250 A7 B7__ 五、發明說明（16) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 圖1所示。如上所述，雖然本發明不侷限在相關的範疇 内、，該特定的電路架構提供兩個交替的或交替地可啓動的 電路結構。但是，該許多厚閘極MOS電晶體包含，如上 升電晶體，至少一厚閘極PMOS電晶體及一厚閘極NMOS 電晶體，例如電晶體1 1 0及1 2 0，兩者各別耦合於隔離的 電壓供應器埠及一緩衝器之輸出埠之間，如圖1所示之輸 出襯墊1 5 0。同樣地，如圖1所示，希望能由隔離的電壓 供應埠供給具有不同電壓位準的供應電壓，如前述的高電 壓位準和低電壓位準。該許多電晶體另外包含，如下降電 晶體，至少兩個厚閘極NMOS電晶體，例如電晶體1 3 0和 1 4 0，兩者分別_合於接地與輸出緩衝器之輸出埠，如襯 墊1 5 0，之間。同樣地，至少有一上升電晶體，如電晶體 1 2 0，和一下降電晶體，如電晶體1 3 0，耦合於電路架構 内，以立即驅動之並送出一高或大電塵幅度，反之，如前 所述，至少有一上升電晶體，在本具體實施例爲另一個上 升電晶體1 3 0，且一下降電晶體，在本具體實施例爲另一 個下降電晶體1 4 0，耦合於電路架構内，以缓些驅動之並 送出一縮小的電壓幅度。當然，如前所示，在其它的具體 實施例裏也可以有另外的上升和下降電晶體，如前所述， 耦合輸出緩衝器以切換於交替的上升與下降電晶體之間， 並應用不同的電壓在本特定具體實施例裏各別交替的或交 替地可啓動的電路結構内驅動這些電晶體。 圖6至10爲在不同動作模式内描述圖1具體實施例之電 路圖。當然，目的僅爲描述性質且本發明不侷限於這些特 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 ^/8250 五、發明說明（17) 足運作模式的範圍内。圖6至8描述高電壓模式且圖9至1〇 描述低私壓模式。在圖6裏，假設電塵供應3伏特，如所 不’電晶體1 2 G爲動作或啓動狀態，目而本具體實施例將 襯墊1 ：> 0的電壓提升到3伏特。在這個提升例子裏電晶體 110、130及1 40爲關閉的。圖7爲另一種在高電壓模式裏 將襯塾1 5 0提升的方法。在這個方法裏，電晶體丨2 〇與 1 1 〇局動作狀悲。因此，在本具體實施例裏3伏特乃供給 至電晶體110之閘極，而在圖6裏，零伏特乃供給至電晶 ，110之閘極。圖8描述由高電壓下降的情況。因此，電 日口把1 3 0和1 4 0爲動作狀態而電晶體J〇和丨2 〇爲關閉或 非動作狀態。在這種情況下，襯墊15〇乃拉至接地位準。 亦知在此種情況和具體實施例裏，供給3伏特的電壓至電 晶體1 2 0的閘極使其關閉。 圖9和1〇描述本特定具體實施例的低電壓模式。在圖 9，只有電晶體1 1 〇是動作狀態，所以，襯墊〗5 〇提升至 〇 . 7伏特，在本具體實施例中屬於低電壓匯流排之電壓位 準。相對地，在圖10，只有電晶體13〇是動作狀態，襯墊 1 5 0則拉至接地位準。如前所述，在這種設計下的電晶體 可在低電壓工作模式裏提升其效能。 圖1 1爲描繪一系統1100之具體實施例之電路圖，例 如，使用根據本發明之輸出緩衝器之具獐實施例之電腦系 統或運算平台。如所述，在本具體實施例裏，電源供應器 1110包含一高電壓位準，如丨8至3 3伏特，及一低電壓 位準，如低於1·5伏特。在本具體實施例中，元件112〇、 ----------AW·«i I——^—I—] (請先閱讀背面之注意事項再填寫本頁) 20- 4/8250 五、發明說明（ 18 1130和1140全部耦合至供應器1110之高和低電壓位準， :、在這種系、：中並不常看到。具有本具體實施例之邏輯電 和微處理态〈7〇件1120包含根據本發明之輸出緩衝器之 具體實施例。因此，低電壓位準乃供給至核心邏輯電路， ::電壓位準乃供給至1/0。-條低電壓匯流排將1120耦 口土 DRAM 1130及快閃記憶體114〇 ;然而至不同I/O元件，如顯千哭处命μ… 耦口 顯键盤寺寺的匯流排可爲高電 ^低电壓:本具體實施例中，供給至DRAMll3〇和快閃 h體11401低電壓位準乃用於低電壓匯流排。當缺，任 卜種系統皆可使用根據本發明之輸出緩衝器之具體實施 7。例如，⑴〇可由sram、sdram等等所取代。同樣 3 ，1140可由非揮發性記憶體，如EEPROM，所取代 者可使用許多有別於這裡所述及的其它手、統架構。 ^則所提，雖然本發明不侷限於相關的範轉内，在另 實施例中，相同的前置驅動器電路，或至少部份相 ，則置驅動器電路’可用於可立即驅動及可緩些驅動之 日"豆’這些前置驅動器可將電壓位準由— 位準’如落在約〇.7伏特至約以伏特的電壓範圍内， 換至一相對較高的電壓位準，如落在約18伏特至3 3 ^电壓^圍内°因此’相同的或本質上相同的前置驅動 :各可用於一位準切換模式而作爲提供低電壓工作模式 :電晶體及提供高電壓工作模式之電晶體的介面。具有 日口片上促用較小矽或半導體面積的優點。 雖然本發明不侷限於相關的範轉内，本特定具體實施 再 訂 同 電 壓 切 伏 在 例 # 本紙&度適 -21 經濟部智慧財產局員工消費合作社印製 478250 A7 B7___ 五、發明說明（19) 的優點在於能夠用於動態RAM ( DRAM)及衍生性記憶體 元件，如同步DRAM ( SDRAM)及/或能用於多重I / Ο電壓 位準而與一些元件運作，或交互運作，這些元件不適用於 低電壓位準，而低電壓位準卻適用於許多其它型式之積體 電路，如微處理器及/或微控制器。類似地，這種較高的 電壓位準亦須用於與快閃記憶體交互運作，即使，再一 次，本發明不侷限於相關的圍疇内。 再者，雖然本發明不侷限於前述具體實施例的範疇内， 但是，本發明仍具有許多的潛在優點。如前所示，在本特 定具體實施例中包含一 N通道電晶體之電晶體1 1 0提供了 比前述傳統方法中所用的P通道電晶體還要穩定的電流特 性。至少在某種程度上，其原因在於N通道電晶體乃工作 於線性區而非飽和區。另外，如前所述，工作的線性區亦 使源極終端適用於根據本發明之輸出缓衝器之具體實施例 之低電壓模式，解決了一些藉由匯流排耦合積體電路晶片-時通常會出現的阻抗匹配問題。然而，另一個使用N通道 電晶體，如1 1 0，而非P通道電晶體，如圖3所示的優點 在於N通道電晶體通常不會在低電壓產生一般發生在P通 道電晶體之汲極電流飽和衰減現象。尤其，使用NMOS元 件可將閘極超驅動。要使PMOS上升電晶體達到類似的超 驅動會因爲需要在晶片上使用或產生負電壓而產生問題。 這在實際上意指排除P通道電晶體而使用N通道電晶體可 達到相同或大體上相同之位準效能而不需要面積較大的電 晶體。使用N通道電晶體而非P通道電晶體的另一優點在 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝------^ 丨訂·—1—I" (請先閱讀背面之注意事項再填寫本頁) 478250 五、發明說明（20 於本万法因爲可用相對較高的電壓 較多樣化的矽或半導體製裡。 動二时姐而可完成 較高之門檻電壓之電晶體之碎或半導體製二產ΐ具!相對 動作模式驅動ρ通道電晶袖# 也主而5，爲了在 ρ通道電晶體及應用範圍使其難以使用 ㈣道電晶體相反的^::而；：爲使用了極性 電壓供應器，例如提供—二：使：_使用相對較高的 (輸出幅度）電壓。而另_個傷 原極 之--工料Μ 4 在於本具體實施例所提供 …匕工作於雙模式之輸出緩衝器並因而提供相對較小的 工/0電壓位準相容性之寬範圍爲其代價。更特別地，本特 足具體實施例之電晶體所耗用㈣或半導體面積有被靜 電(ESD)擴散二極體之電晶體尺寸主控的趨向，這歧考廣 使得電晶體必須相對較大，如圖丨之電晶體⑴和⑴: 在傳統的緩衝器裏，大的PM〇s&NM〇s汲極有這種作用 且用於此。因此，需要這種作用的地方，若只工作於低電 壓模式，會用到這些電晶體（並且會相當地佔用同樣的空 間）。所以，支援兩種模式的面積代價相對較小。相對 地’用於提供電晶體1 i 〇與〗4 〇額外增加的矽或半導體面 式 明 積相對較小，該電晶體i i 〇與i 4 〇提供了將兩種工作模 經濟部智慧財產局員工消費合作社印製 用於輸出緩衝器的彈性。同樣地，如前所述，雖然本發 不侷限於相關的範疇内，在其它具體實施例中，輸出緩 内 器亦可共享前置驅動器電路，因此可在單一的電路架構^ 有效地提供兩個隔離的緩衝器，其中致能或止能該隔離或 可替代的緩衝器乃由所使用的電壓環境而定。再者，提供 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478250 A7 B7 五、發明說明（ 一輸出緩衝器工作於替代的電壓模式之能力，—種比其它 電壓模式相對較高的電壓模式，導致一積體電路能製造^ 幾乎與任何常用的互補式金屬氧化半導體（M〇s )製程上， 包含用於製造DRAM、快閃記憶體及邏輯電路的製程。 雖然此處已描繪並描述了本發明之某些特徵，在本行人 士的心裡現在已有了許多的修改、取代、改變及相等物之 想法。因此，必須瞭解附加的申請專利範圍將函括所有符 合本發明法定精神之各種修改及改變。 (請先閱讀背面之注意事項再填寫本頁} ，I m I n tt— n l l ϋ^WJ_ ·ϋ n n ·ϋ

n n «4 I 等 經濟部智慧財產局員工消費合作社印製 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐）

Claims (1)

1. 478250 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 1. 一種積體電路，包含： 一輸出緩衝器； 該輸出緩衝器包含半導體元件； 其中該輸出緩衝器能耦合至分開之電壓供應器之電壓 位準埠而且能進一步於交替地可啓動的電路結構之間切 換； 這些各自的交替地可啓動的電路結構能各自特定地與 其它積體電路晶片交互運作，不同的其它積體電路晶片 之半導體元件之各別門檻電壓位準是不同的。 2. 如申請專利範圍第1項之積體電路，其中該交替地可啓 動的電路結構包含兩個電路結構，兩者皆耦合至該積體 電路之一輸出襯螯； 其中這兩個電路結構各自包含至少耦合至該襯蟄之一 上升和一下降電晶.體。 3. 如申請專利範圍第2項之積體電路，其中該上升和下降 電晶體中至少有一個包含許多與之耦合的電晶體，以模 仿一具有約一特定電晶體寬度之電晶體。 4. 如申請專利範圍第3項之積體電路，其中這兩種電路結 構就特定的工作模式而言，皆能特定地提供比其它電路 結構較好的電氣特性（performance )，就某些部份而言， 依電壓供應器之電壓位準而定。 5. 如申請專利範圍第4項之積體電路，其中該兩個電路結 構之一至少在一特定的電壓供應器之電壓位準時能提供 較好的電氣特性，該特定的電壓供應器之電壓位準落於 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂------ ϋ n 4 #, 478250 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 或低於約1伏特。 6.如申请專利範圍第5項之積體電路，其中該兩個電路結 構之-另經Μ合以提供源極終端予—匯流排，當該匯流 排耦合至該輸出襯塾時，該匯流排能工作於該特定的電 壓供應器之電壓位準。 7·如申請專利範圍第5項之積體電路，其中該兩個電路結 構之另個至^在一特足之電壓供應器之電壓位準下能 ，供較好的電氣特性，該特定的電壓供應器之電壓位準 落於約1 · 8伏特至約3 · 3伏特的範園内。 8·如申請專利範圍第7項之積體電路，其中該積體電路包 含能工作在電壓供應器之電壓位準約爲〗伏特或更小時 之核心邏輯電路，該兩個電路結構之上升及下降電晶體 經耦合可由位準切換缓衝器所驅動，該位準切換緩衝^ 在核心邏輯電路之電壓供應器之電壓位準之上切換供给 至該上升及下降電晶體之電壓位準。 9.如申請專利範圍第8項之積體電路，其中該位準切換缓 衝器能夠超驅動一電路結構之上升和下降電晶體，使之 能在電壓供應器之電壓位準落於或低於約i伏特的情況 下提供較好的電氣特性。 10·如申請專利範圍第8項之積體電路，其中該積體電路之 核心邏輯電路包含一微處理器。 11·如申請專利範圍第i項之積體電路，其中該輸出緩衝器 經耦合藉由各自供給不同的電壓以驅動各別之交替地可 啓動的電路結構内之電晶體而於這些電路結構之間切 Awl Μ--------訂--------- (請先閱讀背面之注意事項再填寫本頁) -26- 478250 09888 ABCD 六 圍範利 專請 中 經濟部智慧財產局員工消費合作社印製 12. 如申請專利範圍第i項之積體電路，其中該積體電 編合至許多的積體電路以構成一系統。 13. 如申請專利範圍第1 2項之積體電路 系統乃附加於一印制電路板。 14·如申請專利範圍第1 2項之積體電路 積體電路之一包含一非揮發性記憶體 15·如申請專利範圍第1 4項之積體電路 器藉由一具有一電壓位準約爲1伏特或更小之電壓:應 器之匯流排耦合至該非揮發性記憶體。 … 16.如申請專利範圍第15項之積體電路，其中該非揮發性 記憶體包含快閃記憶體和EEPROM其中之一。 17·如申請專利範圍第j 5項之積體電路，其中該許多積體 電路中之另一個包含一揮發性記憶體 由該匯泥排_合至該揮發性記憶體。 18·如申請專利範圍第1 7項之積體電路 憶體包含隨機存取記憶體（RAM )。 19. 如申請專利範圍第1 8項之積體電路 DRAM和SDRAM其中之一。 20. —種多重驅動電壓位準輸出缓衝器，包含： 許多耦合於一電路結構内之厚閘極MOS電晶體； 該等許多電晶體包含如上升電晶體，至少一厚閘極p 通道MOS (PMOS)電晶體和一厚閘極n通道MOS (NMOS )電晶體，兩者分別轉合於隔離的電壓供應器之 其中該積體電路 其中該許多其它 其中該輪出缓衝 該輸出緩衝器藉 其中該揮發性記 其中該RAM包含 ^ ·!—r—訂 -------^^9. c請先閱讀背面之注意事項再填寫本頁〕 -27- 478250 A8 B8 C8 D8 六、申請專利範圍 電壓位準埠和一該輸出緩衝器之輸出埠之間； (請先閱讀背面之注意事項再填寫本頁) 該許多電晶體另外包含如下降電晶體，至少兩個以上 的厚閘極NMOS電晶體，兩者分別耦合於接地和該輸 出埠之間； 其中至少該-上升電晶體中之一個和該下降電晶體中之 一個耦合於該電路結構内而可立即驅動之並提供一高電 壓幅度；以及 其中至少該上升電晶體中之一個和該下降電晶體中之 一個耦合於該電路結構内而可緩些驅動之並提供一縮減 之電壓幅度。 2丄一種在一積體電路晶片上操作輸出緩衝器之方法，該輸 出緩衝器乃耦合至隔離之電壓供應器之電壓位準，包 含： 於各別的交替地可啓動的電路結構之間切換，該各別 的交替地可啓動的電路結構可各自特定地與其它積體電 路晶片交互運作，不同的其它積體電路晶片之各別門檻 電壓位準是不同的。 經濟部智慧財產局員工消費合作社印製 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）