DE10352812B4 - Verfahren und Schaltungsanordnung zur Erzeugung ternärer Signale - Google Patents

Abstract

Verfahren zur Erzeugung ternärer Signale,
wobei ein niedriger erster Signalpegel (LO) erzeugt wird, indem ein Signalausgang (1) mit einem ersten Potenzial (V₁) verschaltet wird,
wobei ein mittlerer zweiter Signalpegel (MID) erzeugt wird, indem der Signalausgang (1) mit einem zweiten Potenzial (V₂) verschaltet wird,
wobei der Signalausgang (1) über ein Widerstandsmittel (5) mit einem dritten Potenzial (V₃) verbunden wird, so dass ein hoher dritter Signalpegel (HI) erzeugt wird, indem der Signalausgang (1) von dem ersten Potenzial (V₁) und dem zweiten Potenzial (V₃) entkoppelt wird,
wobei das erste Potenzial (V₁) aus einem Massepotenzial abgeleitet wird,
wobei das zweite Potenzial (V₂) aus einer internen Versorgungsspannung eines Halbleiterbausteins abgeleitet wird, und
wobei das dritte Potenzial (V₃) aus einer externen Versorgungsspannung abgeleitet wird, welche einen höheren Wert aufweist als die interne Versorgungsspannung des Halbleiterbausteins.

Description

• Die vorliegende Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Erzeugung ternärer Signale, insbesondere an Ausgangsstrukturen von Halbleiterbausteinen.
• Ternäre Interfaces, d. h. Signalausgänge mit drei aktiven Zuständen, werden speziell bei Halbleiterbausteinen mit einer geringen Zahl von Anschlüssen und bestimmten Analog-Halbleiterbausteinen, z. B. Leitungstreibern, eingesetzt. Durch den Einsatz von ternären Signalausgängen kann insbesondere die Anzahl von Anschlüssen, z. B. in Form von Anschluss-Pins, der Halbleiterbausteine reduziert werden und somit eine Kostenersparnis erreicht werden.
• Aus der Veröffentlichung „CMOS ternary logic circuits" von X. W. Wu und Prof. F. P. Prosser, IEE Proceedings, Vol. 137, Pt. G, No. 1, Februar 1990, Seiten 21–27 sind Schaltungsanordnungen zur Erzeugung ternärer Signale bekannt. Dabei kann grundsätzlich eine CMOS-Inverterstruktur zum Einsatz kommen, welche eine Reihenschaltung aus einem NMOS-Transistor und einem PMOS-Transistor umfasst. Diese Reihenschaltung wird an einem Eingang mit einem ersten Potenzial und an dem anderen Eingang mit einem zweiten Potenzial beaufschlagt. Ein Knotenpunkt zwischen den Transistoren, welcher den Signalausgang bildet, ist über einen Widerstand mit einem dritten Potenzial verbunden. Das erste Potenzial, das zweite Potenzial und das dritte Potenzial entsprechen dabei einer niedrigen Spannung, einer mittleren Spannung bzw. einer hohen Spannung.
• Die US 6,477,205 B1 beschreibt ein digitales Datenübermittlungssystem, welches mehrwertige Logiksignale verwendet. Hierbei werden auf Seite eines Senders eine negative Versorgungsspannung und eine positive Versorgungsspannung selektiv durch Schaltmittel über Widerstände mit einem Signalausgang verschaltet. Auf Seite des Empfängers besteht ebenfalls eine Verbindung über einen oder mehrere Widerstände zu der positiven bzw. negativen Versorgungsspannung. Auf diese Weise können Signalpegel erzeugt werden, welche zwischen der negativen Versorgungsspannung und der positiven Versorgungsspannung liegen.
• Die drei aktiven Zustände in Form von drei unterschiedlichen Signalpegeln sind schematisch in 2 dargestellt. Bei den unterschiedlichen Signalpegeln HI, MID, LO kann es sich beispielsweise um Spannungen handeln, welche aus einer Versorgungsspannung einer Schaltung abgeleitet sind. Während bei Halbleiterbausteinen zunehmend geringere Versorgungsspannungen zum Einsatz kommen, um geringe Verlustleistungen zu gewährleisten und höhere Geschwindigkeiten zu erreichen, wird für die Signalausgänge häufig eine vergleichsweise hohe Spannung von 3,3 V verwendet.
• Um einen ternären Signalausgang zu realisieren, muss aus einer hohen Versorgungsspannung V_S von z. B. 3,3 V, wie in 3 beispielhaft anhand einer Ausgangsstruktur 20' eines Halbleiterbausteins dargestellt, eine zweite, niedrigere Spannung erzeugt werden, so dass zusammen mit einem Massepotenzial V_G insgesamt drei verschiedene Signalpegel an einem Signalausgang 1' des Halbleiterbausteins zur Verfügung stehen, welche einem Treiber 10' zugeführt werden. Für die Erzeugung der niedrigeren Spannung ist z. B., wie in 3 gezeigt, ein gesonderter Spannungsgenerator 30' erforderlich, was einen erhöhten Aufwand bei der Realisierung bedeutet.
• Alternativ kann, anstelle intern eine niedrigere Spannung zu erzeugen, auch von extern eine niedrigere bzw. höhere Spannung zugeführt werden. Beispielsweise kann bei einem Halbleiterbaustein mit einer internen Versorgungsspannung von 1,5 V zusätzlich von extern eine Spannung von 3,3 V zugeführt werden. In vielen Schaltungsumgebungen steht zusätzlich zu der niedrigeren internen Versorgungsspannung der Halbleiterbausteine auch die höhere externe Versorgungsspannung zu Verfügung. Zur Zuführung der externen Versorgungsspannung in den Halbleiterbaustein ist jedoch ein zusätzlicher Anschluss-Pin erforderlich. Weiterhin kann es in diesem Fall zu Problemen hinsichtlich eines Überspannungsschutzes für interne Strukturen des Halbleiterbausteins kommen.
• Die vorliegende Erfindung hat daher zur Aufgabe, ein Verfahren zur Erzeugung ternärer Signale und eine entsprechende Schaltungsanordnung für eine Ausgangsstruktur, insbesondere eines Halbleiterbausteins, bereitzustellen, welche das oben beschriebene Problem lösen und insbesondere eine einfache, sichere und effektive Realisierung eines ternären Signalausgangs ermöglichen soll.
• Erfindungsgemäß wird diese Aufgabe durch ein Verfahren bzw. durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1 bzw. 3 gelöst. Die abhängigen Ansprüche definieren bevorzugte oder vorteilhafte Ausführungsformen der Erfindung.
• Gemäß dem erfindungsgemäßen Verfahren zur Erzeugung ternärer Signale wird an einem Signalausgang ein erster Signalpegel erzeugt, indem der Signalausgang mit einem ersten Potenzial verschaltet wird. Ein zweiter Signalpegel wird erzeugt, indem der Signalausgang mit einem zweiten Potenzial verschaltet wird. Zur Erzeugung eines dritten Signalpegels wird der Signalausgang über ein Widerstandsmittel mit einem dritten Potenzial verbunden, so dass, wenn der Signalausgang von dem ersten Potenzial und dem zweiten Potenzial entkoppelt wird, an dem Signalausgang der dritte Signalpegel erzeugt wird. Bei dem ersten Potenzial handelt es sich um ein aus einem Massepotenzial abgeleiteten Potenzial, bei dem zweiten Potenzial um ein aus einer internen Versorgungsspannung eines Halbleiterbausteins abgeleitetes Potenzial und bei dem dritten Potenzial um ein aus einer externen Versorgungsspannung abgeleitetes Potenzial, welche einen höheren Wert aufweist als die interne Versorgungsspannung des Halbleiterbausteins. Hierdurch wird auf einfache Weise ein ternärer Signalausgang realisiert, ohne dass bei einem entsprechenden Halbleiterbaustein intern eine zusätzliche Spannung erzeugt oder eine externe Spannung zugeführt werden muss. So kann mit geringem Aufwand die Anzahl von Anschlüssen, z. B. in Form von Anschluss-Pins, des Halbleiterbausteins verringert werden.
• Das Verschalten des Signalausgangs mit dem ersten Potenzial oder dem zweiten Potenzial sowie das Entkoppeln des Signalausgangs von dem ersten Potenzial und dem zweiten Potenzial erfolgt vorzugsweise über entsprechend gestaltete Steuersignale. Bei den Steuersignalen kann es sich direkt um binäre Signale oder um ein abhängig von binären Signalen erzeugtes Steuersignal handeln.
• Eine erfindungsgemäße Schaltungsanordnung für eine Schaltungsausgangsstruktur, welche nachfolgend einfach als Ausgangsstruktur bezeichnet wird, umfasst Schaltmittel zum Verschalten eines Signalausgangs der Ausgangsstruktur, welche insbesondere Bestandteil eines Halbleiterbausteins ist, mit einem ersten Potenzial und weitere Schaltmittel zum Verschalten des Signalausgangs mit einem zweiten Potenzial. Der Signalausgang ist über ein Widerstandsmittel mit dem dritten Potenzial verbunden. Dabei kann es sich um ein externes Widerstandsmittel, d. h. einen Bestandteil einer Gesamtschaltungsanordnung, welche den Halbleiterbaustein umfasst, oder um ein internes Widerstandsmittel handeln, welches in den Halbleiterbaustein integriert ist. Letzteres ist insbesondere in dem Fall von Vorteil, wenn der Halbleiterbaustein mehrere interne Module umfasst, welche intern über den ternären Signalausgang verbunden sind. Das Widerstandsmittel kann sowohl extern als auch intern mit geringem Aufwand realisiert werden.
• Die Schaltmittel und die weiteren Schaltmittel sind vorzugsweise derart ausgestaltet, dass sie durch Steuerspannungen ansteuerbar sind, wobei ein Widerstand der Schaltmittel in einem Zustand, in welchem keine Steuerspannung angelegt ist, größer ist als der Widerstand des Widerstandsmittels. Die Schaltmittel sind vorzugsweise durch dieselbe Steuerspannung angesteuert und derart ausgestaltet, dass, wenn an den Schaltmitteln und an den weiteren Schaltmitteln keine Steuerspannung anliegt, der Signalausgang von dem ersten Potenzial und dem zweiten Potenzial entkoppelt ist. Dies bedeutet, dass in diesem Zustand an dem Signalausgang ein Signalpegel anliegt, welcher im Wesentlichen dem dritten Potenzial entspricht. Diese Ausgestaltung der Schaltmittel hat den Vorteil, dass sie auf einfache Weise durch entsprechend gestaltete Transistoren realisierbar ist.
• Das erfindungsgemäße Verfahren und die entsprechende Schaltungsanordnung für die Ausgangsstruktur eines Halbleiterbausteins bieten den Vorteil, dass der ternäre Signalausgang mit einem geringen Flächenaufwand auf einem Halbleiterchip realisiert werden kann und dabei gleichzeitig die Anzahl von Anschluss-Pins reduziert werden kann. Hierdurch werden Kosten bei der Herstellung eingespart. Weiterhin ist die beschriebene Ausgangsstruktur kompatibel mit Standardausgangsstrukturen, so dass lediglich eine entsprechende Dimensionierung der Transistoren und des Widerstandsmittels erfolgen muss, wodurch der Entwicklungsaufwand verringert wird. Die Ausgangsstruktur kann insbesondere auch wie eine binäre Standardausgangsstruktur mit nur zwei aktiven Zuständen betrieben werden. Weiterhin ist keine Verwendung einer weiteren Versorgungsspannung auf dem Halbleiterchip nötig. Hierdurch können Probleme hinsichtlich eines Überspannungsschutzes für interne Strukturen des Halbleiterbausteins vermieden werden.
• Weitere Vorteile der Erfindung sind aus der folgenden detaillierten Beschreibung ersichtlich.
• Die Erfindung wird nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen anhand eines bevorzugten Ausführungsbeispiels erläutert.
• 1 zeigt schematisch eine Schaltungsanordnung zur Realisierung einer Ausgangsstruktur eines Halbleiterbausteins gemäß einem Ausführungsbeispiel der Erfindung,
• 2 veranschaulicht ein ternäres Signal mit drei Signalpegeln, und
• 3 zeigt eine Ausgangsstruktur für ternäre Signale gemäß dem Stand der Technik.
• 1 zeigt schematisch eine Schaltungsanordnung zur Realisierung einer Ausgangsstruktur 20 zur Erzeugung eines ternären Signals 3 gemäß einem Ausführungsbeispiel der Erfindung.
• Hierfür umfasst die Ausgangsstruktur 20 Schaltmittel in Form eines ersten Transistors 12 und eines zweiten Transistors 14. Bei den Transistoren 12, 14 handelt es sich bei diesem Ausführungsbeispiel um in Serie geschaltete Feldeffekt-Transistoren. Die Ladungsträgertypen der Transistoren 12, 14 sind derart ausgewählt, dass die Transistoren 12, 14 eine Inverterstruktur bilden. Hierfür sind Steuerspannungsanschlüsse der Transistoren 12, 14 miteinander verbunden. Der erste Transistor 12 ist mit einem Anschluss 12a mit einem ersten Potenzial V₁ verbunden. Bei dem Potenzial V₁ handelt es sich um ein Massepotenzial. Ein weiterer Anschluss 12b des ersten Transistors 12 ist mit einem Signalausgang 1 des Halbleiterbausteins und mit einem Anschluss 14b des zweiten Transistors 14 verbunden. Ein weiterer Anschluss 14a des zweiten Transistors 14 ist mit einem zweiten Potenzial V₂ verbunden. Bei dem zweiten Potenzial V₂ handelt es sich um eine interne Versorgungsspannung eines die Ausgangsstruktur 20 aufweisenden Halbleiterbausteins, die in diesem Ausführungsbeispiel 1,5 V beträgt.
• Der Signalausgang 1 des Halbleiterbausteins ist über ein Widerstandsmittel in Form eines herkömmlichen Widerstands 5 in der Größenordnung von 1 kΩ bis 100 kΩ mit einem dritten Potenzial V₃ verbunden. Bei dem dritten Potenzial V₃ handelt es sich um eine externe Versorgungsspannung in einer Schaltungsumgebung des Halbleiterbausteins, die in diesem Fall 3,3 V beträgt. Das ternäre Signal 3 ist an dem Signalausgang 1 des Halbleiterbausteins abgreifbar.
• Im Folgenden wird die Funktionsweise der Ausgangsstruktur im Zusammenhang mit einem Verfahren zur Erzeugung des ternären Signals gemäß dem Ausführungsbeispiel der vorliegenden Erfindung erläutert.
• Die Transistoren 12, 14 sind über ein gemeinsames Steuersignal 2 angesteuert. Das Steuersignal wird abhängig von binären Signalen 2a, 2b, welche jeweils einen von zwei Zuständen annehmen können, in einem Steuerblock 4 erzeugt. Der Steuerblock 4 ist dabei derart ausgestaltet, dass das Steuersignal 2 einen von zwei möglichen Werten annimmt oder potenzialfrei geschaltet wird.
• Das Steuersignal 2 steuert in einem ersten Fall die Transistoren 12, 14 derart an, dass der erste Transistor 12 einen niederohmigen Zustand annimmt, während der zweite Transistor 14 einen hochohmigen Zustand annimmt. In diesem Fall ist der Signalausgang 1 des Halbleiterbausteins niederohmig mit dem ersten Potenzial V₁, d. h. dem Massepotenzial, verbunden, so dass an dem Signalausgang 1 ein erster Signalpegel LO anliegt, welcher im Wesentlichen dem Massepotenzial entspricht. Hierfür ist wichtig, dass in diesem Zustand ein Durchgangs-Widerstand des ersten Transistors 12, d. h. der Widerstand zwischen dem Anschluss 12a und dem Anschluss 12b, deutlich geringer ist als der Widerstand 5 und ein Durchgangs-Widerstand des zweiten Transistors 14, d. h. der Widerstand zwischen dem Anschluss 14a und dem Anschluss 14b, deutlich höher ist als der Widerstand 5.
• In einem zweiten Fall steuert das Steuersignal 2 die Transistoren 12, 14 derart an, dass der zweite Transistor 14 einen niederohmigen Zustand annimmt, während der erste Transistor 12 einen hochohmigen Zustand annimmt. In diesem Fall ist der Signalausgang 1 des Halbleiterbausteins niederohmig mit dem zweiten Potenzial V₂, d. h. der Versorgungsspannung des Halbleiterbausteins, verbunden, so dass an dem Signalausgang 1 ein zweiter Signalpegel MID anliegt, welcher im Wesentlichen der Versorgungsspannung des Halbleiterbausteins von 1,5 V entspricht. Hierfür ist wichtig, dass in diesem Zustand der Durchgangs-Widerstand des zweiten Transistors 14 deutlich geringer ist als der Widerstand 5 und der Durchgangs-Widerstand des ersten Transistors 12 deutlich höher ist als der Widerstand 5.
• In einem dritten Fall ist der gemeinsame Steuersignalanschluss potenzialfrei geschaltet. In diesem Fall nehmen sowohl der erste Transistor 12 als auch der zweite Transistor 14 einen hochohmigen Zustand an, so dass der Signalausgang 1 lediglich über den Widerstand 5 mit dem dritten Potenzial V₃, d. h. der externen Versorgungsspannung, verbunden ist, so dass an dem Signalausgang 1 ein dritter Signalpegel HI anliegt, welcher im Wesentlichen der externen Versorgungsspannung von 3,3 V entspricht. Hierfür ist wichtig, dass in diesem Zustand der Widerstand des ersten Transistors 12 und der Widerstand des zweiten Transistors 14 deutlich höher sind als der Widerstand 5.
• Durch entsprechende Auswahl des Werts des Widerstands 5 und eine entsprechende Dimensionierung und Ausgestaltung der Transistoren 12, 14 können die Bedingungen zur Realisierung der oben beschriebenen Zustände auf einfache Weise eingestellt werden.
• Bei dem oben beschriebenen Ausführungsbeispiel wird ein gemeinsamer Steueranschluss für die Transistoren 12, 14 verwendet, d. h. die Transistoren sind durch ein gemeinsames Steuersignal 2 angesteuert. Hierdurch kann der Schaltungsaufwand unmittelbar an der Ausgangsstruktur reduziert werden, und Standardausgangsstrukturen, welche auch für binäre Signalausgänge einsetzbar sind, können bei entsprechender Dimensionierung zum Einsatz kommen. Alternativ ist es jedoch auch möglich, die Transistoren 12, 14 separat anzusteuern, z. B. direkt durch die binären Signale 2a, 2b, so dass eine Umsetzung der binären Signale 2a, 2b direkt an den Transistoren 12, 14 erfolgt. In diesem Fall kann der Steuerblock 4 entfallen.

Claims (15)

1. Verfahren zur Erzeugung ternärer Signale, wobei ein niedriger erster Signalpegel (LO) erzeugt wird, indem ein Signalausgang (1) mit einem ersten Potenzial (V₁) verschaltet wird, wobei ein mittlerer zweiter Signalpegel (MID) erzeugt wird, indem der Signalausgang (1) mit einem zweiten Potenzial (V₂) verschaltet wird, wobei der Signalausgang (1) über ein Widerstandsmittel (5) mit einem dritten Potenzial (V₃) verbunden wird, so dass ein hoher dritter Signalpegel (HI) erzeugt wird, indem der Signalausgang (1) von dem ersten Potenzial (V₁) und dem zweiten Potenzial (V₃) entkoppelt wird, wobei das erste Potenzial (V₁) aus einem Massepotenzial abgeleitet wird, wobei das zweite Potenzial (V₂) aus einer internen Versorgungsspannung eines Halbleiterbausteins abgeleitet wird, und wobei das dritte Potenzial (V₃) aus einer externen Versorgungsspannung abgeleitet wird, welche einen höheren Wert aufweist als die interne Versorgungsspannung des Halbleiterbausteins.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Verschalten des Signalausgangs (1) mit dem ersten Potenzial (V₁) oder mit dem zweiten Potenzial (V₂) sowie das Entkoppeln des Signalausgangs von dem ersten Potenzial (V₁) und dem zweiten Potenzial (V₂) abhängig von einem Steuersignal (2) erfolgt.
3. Schaltungsanordnung für eine Schaltungsausgangsstruktur zur Erzeugung ternärer Signale, umfassend Schaltmittel (12) zum Verschalten eines Signalausgangs (1) der Schaltungsausgangsstruktur mit einem ersten Potenzial (V₁) zur Erzeugung eines niedrigen ersten Signalpegels (LO) und weitere Schaltmittel (14) zum Verschalten des Signalausgangs (1) mit einem zweiten Potenzial (V₂) zur Erzeugung eines mittleren zweiten Signalpegels (MID), wobei der Signalausgang (1) über ein Widerstandsmittel (5) mit einem dritten Potenzial (V₃) verbunden ist, wobei die Schaltmittel (12) und die weiteren Schaltmittel (14) derart ausgestaltet sind, dass der Signalausgang (1) zur Erzeugung eines hohen dritten Signalpegels (HI) von dem ersten Potenzial (V₁) und dem zweiten Potenzial (V₂) entkoppelbar ist, wobei das erste Potenzial (V₁) aus einem Massepotenzial abgeleitet ist, wobei das zweite Potenzial (V₂) aus einer internen Versorgungsspannung eines Halbleiterbausteins abgeleitet ist, und wobei das dritte Potenzial (V₃) aus einer externen Versorgungsspannung abgeleitet ist, welche einen höheren Wert aufweist als die interne Versorgungsspannung des Halbleiterbausteins.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2 ausgestaltet ist.
5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass zur Erzeugung des ersten Signalpegels (LO) die Schaltmittel (12) derart angesteuert sind, dass die Schaltmittel (12) einen Durchgangs-Widerstand aufweisen, der niedriger ist als der Widerstand des Widerstandsmittels (5), während die weiteren Schaltmittel (14) derart angesteuert sind, dass die weiteren Schaltmittel (14) einen Durchgangs-Widerstand aufweisen, der größer ist als der Widerstand des Widerstandsmittels (5), dass zur Erzeugung des zweiten Signalpegels (MID) die Schaltmittel (12) derart angesteuert sind, dass die Schaltmittel (12) einen Durchgangs-Widerstand aufweisen, der größer ist als der Widerstand des Widerstandsmittels (5), während die weiteren Schaltmittel (14) derart angesteuert sind, dass die weiteren Schaltmittel (14) einen Durchgangs-Widerstand aufweisen, der niedriger ist als der Widerstand des Widerstandsmittels (5), und dass zur Erzeugung des dritten Signalpegels (HI) die Schaltmittel (12) und die weiteren Schaltmittel (14) derart angesteuert sind, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) jeweils einen Durchgangs-Widerstand aufweisen, der größer ist als der Widerstand des Widerstandsmittels (5).
6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Schaltungsanordnung Steuermittel (4) zur Erzeugung von Steuerspannungen (2) zur Ansteuerung der Schaltmittel (12) und der weiteren Schaltmittel (14) abhängig von binären Signalen (2a, 2b) umfasst.
7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) durch Steuerspannungen (2) ansteuerbar sind, wobei ein Durchgangs-Widerstand der Schaltmittel (12) und der weiteren Schaltmittel (14) in einem Zustand, in welchem keine Steuerspannung (2) angelegt ist, größer ist als der Widerstand des Widerstandsmittels (5).
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass zur Erzeugung des dritten Signalpegels (HI) an die Schaltmittel (12) und an die weiteren Schaltmittel (14) keine Steuerspannung (2) angelegt ist.
9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) durch dieselbe Steuerspannung (2) ansteuerbar sind.
10. Schaltungsanordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) separat durch jeweils eine Steuerspannung (2a, 2b) angesteuert sind.
11. Schaltungsanordnung nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) in Serie zwischen das erste Potenzial (V₁) und das zweite Potenzial (V₂) geschaltet sind, wobei ein Verbindungspunkt zwischen den Schaltmitteln (12) und den weiteren Schaltmitteln (14) mit dem Signalausgang (1) verbunden ist.
12. Schaltungsanordnung nach einem der Ansprüche 3 bis 11, dadurch gekennzeichnet, dass die Schaltmittel (12) und die weiteren Schaltmittel (14) als Transistoren ausgestaltet sind.
13. Schaltungsanordnung nach einem der Ansprüche 3 bis 12, dadurch gekennzeichnet, dass das Widerstandsmittel (5) in einen die Schaltungsausgangsstruktur aufweisenden Halbleiterbaustein integriert ist.
14. Schaltungsanordnung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, dass das Widerstandsmittel (5) extern außerhalb der Schaltungsausgangsstruktur bereitgestellt ist.
15. Halbleiterbaustein mit einer Schaltungsanordnung nach einem der Ansprüche 3 bis 14.