WO2006072292A1 - Schaltungsanordnung und verfahren zum schutz einer schaltung vor elektrostatischen entladungen - Google Patents

Schaltungsanordnung und verfahren zum schutz einer schaltung vor elektrostatischen entladungen Download PDF

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WO2006072292A1
WO2006072292A1 PCT/EP2005/012690 EP2005012690W WO2006072292A1 WO 2006072292 A1 WO2006072292 A1 WO 2006072292A1 EP 2005012690 W EP2005012690 W EP 2005012690W WO 2006072292 A1 WO2006072292 A1 WO 2006072292A1
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terminal
circuit
circuit arrangement
potential
arrangement according
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PCT/EP2005/012690
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Jürgen Fehle
Michael Mark
Christian Russ
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Infineon Technologies Ag
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Definitions

  • the present invention relates to a circuit arrangement for protecting a circuit, in particular an integrated circuit, from electrostatic discharges and a method for driving such a circuit arrangement.
  • the present invention is particularly suitable for integrated circuits, which are to process signals or an additional supply voltage in a normal operation, which is greater than a general supply voltage of the integrated circuits.
  • Modern integrated circuits can easily be damaged by applying too high a voltage. In particular, this can lead to irreversible damage to gate oxides of MOS field-effect transistors in the circuit.
  • Such high voltages can be transmitted to the integrated circuit, in particular by electrostatic discharges, for example when a person touches connections of the integrated circuit. Therefore, it is known to provide integrated circuits with electrostatic discharge (ESD) protection circuitry by which electrostatic discharge is derived to a supply potential, such as ground, the circuitry being nonconductive in normal operation of the circuit is.
  • ESD electrostatic discharge
  • a correspondingly dimensioned NMOS device is connected between a terminal of the circuit to be protected and a ground line, wherein the NMOS device has a blocking behavior in normal operation of the circuit and becomes conductive when an electrostatic discharge is applied to the terminal.
  • Such input / output interfaces often need to be able to receive signals having a voltage even greater than the supply voltage for the IO interfaces, which may be referred to as "o-ver-voltage tolerant 10". is designated, or derive a signal voltage which is higher than the supply voltage.
  • a chip made in DSM (deep submicron) CMOS technology which is normally operated at a supply voltage of 3.3V, may also have a voltage supply connection for a voltage of 5V.
  • This can be used, for example, to equip the chip with a voltage regulator, via which the chip can be supplied with a 5 V power supply in an environment in which a 3, 3 V power supply is not available, or by appropriate IO Provide interfaces.
  • Such a voltage regulator can essentially be formed by a single MOS transistor without problems due to degradation of gate oxides, since such a MOS transistor, for example a PMOS transistor, only between the external 5 V supply voltage and the internally generated third , 3 V supply voltage is switched so that here not the entire voltage of 5 V across the transistor, for example between drain and gate, source and gate or gate and BuIk drops.
  • a corresponding ESD protection circuit must generally be connected between the supply voltage, in this case 5 V, and ground. Therefore, in a 3.3V technology, an ESD protection device based, for example, on a single NMOS transistor connected between the supply voltage and ground as described above, would suffer from reliability issues because of degradation of the gate oxide due, for example, to the high voltage drop could.
  • FIG. 1 Such a circuit arrangement, which is described in greater detail in US Pat. No. 6,534,833 Bl, is shown in FIG.
  • a circuit section to be protected has a terminal 1 for a supply voltage, for example 5 V, and a terminal 2 for a ground line.
  • a terminal 1 for a supply voltage, for example 5 V
  • a terminal 2 for a ground line.
  • two stacked NMOS transistors 65, 66 are connected as shown in FIG.
  • Gate terminals of the NMOS transistors 65 and 66 are connected to terminal 2 via resistors RIO and RIl as shown.
  • the gate terminals of the NMOS transistors 65 and 66 are at ground potential, so that the NMOS transistors 65 and 66 block and thus no current flows via the NMOS transistors 65 and 66.
  • a high voltage is present at the terminal 1 due to an electrostatic discharge, it grows due to a capacitive coupling between the gate terminal of the NMOS transistor 65 and the drain terminal connected to the terminal 1 of the NMOS transistor 65, the voltage at the gate terminal of the NMOS transistor 65 quickly.
  • Transistor 66 also increases the voltage at the gate of NMOS transistor 66.
  • the resistors RIO and RlI cause that actually at the gate terminals of the NMOS transistors 65, 66 at least briefly, d. H . during an electrostatic discharge, a voltage other than ground may be present.
  • NMOS transistors 65, 66 This causes the NMOS transistors 65, 66 to become conductive, as a breakdown field strength of the NMOS transistors 65, 66 is achieved, and thus the electrostatic discharge from terminal 1 to ground, i. H . to port 2, can drain.
  • Such a circuit has the disadvantage that the increased voltage at the gate terminals of the NMOS transistors 65 and 66 is generally not available over the entire duration of a typical ESD pulse (on the order of 150 nanoseconds), resulting in an increased voltage drop at the NMOS transistors 65 and 66 and at the circuit 6 to be protected. Furthermore, such a circuit is not applicable to the aforementioned IO interfaces, which are to tolerate an excessive voltage in a normal operation, unless NMOS transistors 65 and 66 are used which are compatible with the increased supply voltage of, for example, 5V , However, this in turn means an additional, hardly acceptable technology expenditure.
  • a circuit arrangement for protecting a circuit from electrostatic discharges having a first protective element and a second protective element wherein a first terminal of the first protective element is connected to a terminal of the circuit to be protected, a second terminal of the first protective element being connected to a first protective element Connection of the second protection element is connected and wherein a second terminal of the second protection element is connected to a first potential.
  • the circuit arrangement according to the invention comprises first filter means, which are connected to the terminal of the circuit to be protected and the first potential and are configured such that they provide a first control potential at an output, which assumes a first value during normal operation of the circuit, during when an electrostatic discharge occurs at the terminal to be protected, it assumes a second value different from the first value. Furthermore, the circuit arrangement according to the invention comprises second filter means, which interconnects with a second potential and with the connection of the circuit or the first potential to be protected and are configured to provide a second control potential at an output which assumes a second value during normal operation of the circuit, and at an occurrence of an electrostatic discharge at the terminal to be protected assumes a value different from the second value.
  • the circuit arrangement comprises control means, which are connected to the output of the first filter means, the output of the second filter means, a control input of the first protection element and a control input of the second protection element and are designed such that they depend on the first control potential and the second control potential, the first protection element and the second protection element such that in a normal operation of the circuit at least the first protection element or the second protection element has a blocking behavior between its first terminal and its second terminal, while in an occurrence of an electrostatic discharge both the the first protection element as well as the second protection element is conductive between its respective first terminal and its respective second terminal.
  • the first protection element and the second protection element can be driven substantially over an entire period of an ESD pulse such that on the circuit to be protected and on the first protection element and the second protection element no unduly high voltages applied.
  • the first protective element and the second protective element may in particular be MOS transistors, in particular NMOS transistors.
  • the circuit arrangement according to the invention is preferably designed in this case such that in the normal operation of the Circuit, the voltages at the control inputs and at the first and second terminals of the MOS transistors are set such that a degradation of gate oxides of the MOS transistors is avoided and thus a reliable function of the circuit is ensured.
  • connection to be protected of the circuit can in particular be a connection for a potential or a supply voltage, which with respect to the first potential is greater than the second potential with respect to the first potential.
  • connection to be protected may be a connection for a 5 V supply voltage
  • the first potential may be a ground potential
  • the second potential may be a 3.3 V supply voltage.
  • the present invention is of course also for other voltages or. Potentials suitable.
  • the first filter means and / or the second filter means can in each case be connected via one or more resistors and / or via one or more capacitances with the corresponding potentials or respectively. Connections are connected, with a time constant of j eching filter means results from the resistances and capacitances.
  • the filter means can be designed in particular as a high-pass or low-pass filter, wherein the time constant then corresponds to the reciprocal limit frequency.
  • This time constant is preferably between a typical rise time of ESD events and a time constant, which is a change of a signal applied to the terminal to be protected or a time constant. describes a voltage applied to the protected terminal supply voltage.
  • the control means may comprise a plurality of driver stages connected in series, wherein inputs of a first of the driver stages are connected to the outputs of the first and second filter means and outputs of a last one the driver stages are connected to the control inputs of the first protection element and the second protection element.
  • a feedback path may be provided from the control input of the first and / or second protection element to an input of the control means.
  • FIG. 1 shows a block diagram of a circuit arrangement according to the invention
  • FIG. 2 shows a first circuit-technical exemplary embodiment of the circuit arrangement from FIG. 1,
  • FIG. 3 shows a second circuit-type exemplary embodiment of the circuit arrangement from FIG. 1,
  • FIG. 4 shows a third circuit-technical exemplary embodiment, which represents a variant of the exemplary embodiments of FIGS.
  • FIGS. 5A to 5D simulations of the embodiment from FIG. 2,
  • Figure 7 shows a circuit arrangement according to the prior art.
  • FIG. 1 shows a block diagram of a corresponding exemplary embodiment of the present invention.
  • like reference numerals designate like or corresponding elements.
  • a circuit 6 to be protected has a connection 1 for a supply voltage of 5 V and a connection 2 for a ground potential (GND).
  • the term circuit is not to be understood to mean that it must be in the circuit 6 is a closed circuit, but the circuit 6 may also be a circuit section, for example, an integrated circuit, wherein the circuit arrangement according to the invention can be integrated into this integrated circuit ,
  • the circuit 6 will generally have further connections, for example input / output connections (IO connections), which are then optionally protected by further ESD protection circuits.
  • the terminal 1 should be protected against electrostatic discharges, which could damage the circuit 6.
  • two stacked NMOS transistors 4 and 5 are provided as protective elements, which are connected between the terminal 1 and the terminal 2 as shown in FIG.
  • the NMOS transistors 4 and 5 In a normal operation of the circuit always blocks at least one of the NMOS transistors 4 or 5. Under the normal operation of the circuit is hereby operation of the circuit to understand in which no electrostatic discharges or similar interference events at the terminal 1 occur.
  • the NMOS transistors 4 and 5 turned on, so that the electrostatic discharge with a small voltage drop across the NMOS transistors 4, 5 to ground, d. H . on the connection 2, can be derived.
  • the corresponding control of the NMOS transistors 4 and 5 is provided by a first filter circuit comprising a resistor Rl and a capacitor Cl, a second filter circuit comprising a resistor R2 and a capacitor C2 and a Steuerit. Driver circuit 3 performed, the operation of which will be explained below.
  • the capacitance Cl of the first filter circuit is connected to the terminal 1 and a circuit node 8, while the resistor Rl of the first filter circuit is connected to the terminal 2 and also to the circuit node 8.
  • An output signal of the first filter circuit can be tapped off at the circuit node 8 and is supplied to the driver circuit 3.
  • the second filter circuit is constructed similarly to the first filter circuit.
  • the capacitance C2 is connected to the terminal 1 and to a circuit node 9, while the resistor R2 is connected to the circuit node 9 and to a supply voltage 7, wherein the supply voltage 7 in the illustrated embodiments, the general supply voltage of 3, 3V.
  • the capacitance Cl and the resistor Rl are therefore connected to the circuit node 8 as a high-pass filter with respect to a transmission of a voltage applied to the terminal 1 voltage.
  • the second filter circuit with the capacitance C2 and the resistor R2 is constructed according to the first filter circuit.
  • the capacitance C2 can have the same value as the capacitance C1 and the resistance R2 have the same value as the resistance R1.
  • the resistor R2 is connected to the supply voltage 7, during normal operation of the circuit the circuit node 9 has a voltage corresponding to the supply voltage 7, in the present example 3, 3 V, while the voltage at the circuit node 9 magnified when an electrostatic discharge concerns.
  • the driver circuit 3 drives the NMOS transistors 4 and 5 as described above.
  • the driver circuit 3 is designed for operation with the voltage applied to the terminal 1 supply voltage of 5 V, is al- as compatible with the voltage of 5V, and this can be achieved, as will be discussed below, with devices designed for the supply voltage of 3.3V.
  • the time constants of the first filter circuit and of the second filter circuit must also be selected such that the corresponding potentials at the circuit nodes 8 and 9 are available long enough during the duration of an ESD pulse (typically approximately 150 nanoseconds) to ensure safe dissipation of the charge to ensure .
  • the NMOS transistors 4 and 5 typically have a width W of the order of 1,000 .mu.m and a minimum gate length in the technology used, which may be, for example, of the order of 0.18 .mu.m.
  • FIG. 2 shows a first exemplary embodiment of the driver circuit 3 together with the other circuit sections already discussed with reference to FIG.
  • the driver circuit 3 shown in FIG. 2 comprises two driver stages.
  • a first driver stage is thereby formed by a PMOS transistor 10 and a pair of stacked NMOS transistors 11 and 12, while a second driver stage is formed by a pair of stacked PMOS transistors 16 and 17 and an NMOS transistor 18.
  • the values of R3, R4, C3 and C4 may be those of the first filter circuit or. correspond to the second filter circuit.
  • circuit node 8 is at ground potential
  • circuit node 9 is at 3, 3 V.
  • the gate terminal of the NMOS transistor 12 is at ground potential and thus blocks it.
  • the gate terminals of the NMOS transistor 11 and the PMOS transistor 10 are in each case 3, 3 V at. PMOS transistor 10 is therefore conductive, and the voltage at circuit node 13 is thus 5V.
  • the NMOS transistors 11 and 12 are stacked NMOS transistors, the voltage at the circuit node 14 3, 3 V - Vtn, where Vtn a threshold voltage of the NMOS transistor 11 and. 12 is.
  • the full voltage of 5 V is not applied to any of the transistors 10, 11, 12 between gate and source, gate and drain or gate and battery, but in each case a significantly lower voltage, which is tolerable for the transistors, so that there are no reliability issues regarding the gate oxides.
  • Vtn is typically of the order of 0, 4-0, 8 V.
  • a gate terminal of the NMOS transistor 18 is connected to the circuit node 14 and thus is at 3, 3V-Vtn, causing the NMOS transistor 18 to be in a conductive state.
  • circuit node 20 is pulled to ground potential, whereby the NMOS transistor 5, whose gate terminal is connected to the circuit node 20, is kept in a blocking state.
  • no current can flow through the NMOS transistors 4 and 5.
  • the circuit node 13 is at the potential of the terminal 1, that is, at 5 V.
  • the circuit node 13 is connected via a third filter circuit, formed by a resistor R3 and a capacitor C3, to a gate terminal of the PMOS transistor 16.
  • the gate terminal of the PMOS transistor 16 via the resistor R3 to the circuit node 13 and ü- via the capacitance C3 to ground, identified by reference numeral 2 corresponding to the ground terminal 2, respectively.
  • the third filter circuit corresponds in dimension to the first filter circuit and the second filter circuit, but is connected as a low-pass filter so that in normal operation of the circuit the voltage applied to the circuit node 13, ie 5 V, at the gate terminal of the transistor 16 is applied and this voltage in the case of an ESD pulse is pulled down towards ground.
  • the PMOS transistor 16 is in a blocking state.
  • the third filter circuit improves the function of the circuit, but in principle can also be omitted. In this case, the resistor R3 is replaced by a simple line, and the connection via the capacitance C3 to ground is omitted entirely.
  • the PMOS transistor 17 is connected to a circuit node 15 of a fourth filter circuit which is connected through a resistor R4, which is connected between the circuit node 15 and the supply voltage 7, and a capacitor C4, which is connected between the circuit node 15 and ground. is formed.
  • the fourth filter circuit corresponds in terms of dimensioning in turn to the first to third filter circuit and, like the third filter circuit, is designed as a low-pass, such that in a normal operation of the circuit at the circuit node 15 and thus at the gate terminal of the PMOS transistor 17, the supply voltage 7 , d. H . 3, 3 V is applied. Similar to the third filter circuit, the fourth filter circuit is optional and can in principle be omitted.
  • the behavior of the - usually floating - supply voltage 7 can hardly be estimated and the circuit node 15 is pulled towards the ground potential 2 by the fourth filter circuit in the case of an ESD pulse, ie a better defined behavior than when the gate connection of the PMOS transistor 17, for example, would be connected directly to the supply voltage 7.
  • the gate terminal of the PMOS transistor 17 would be pulled in the direction of the ground potential 2 by capacitive coupling in the case of an ESD pulse, but with less clearly defined behavior.
  • NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS transistors 4, 5 flow. Also with the NMOS
  • Transistors 4, 5 can not damage the gate oxides due to excessive voltages, since the gate voltage of the NMOS transistor 19 is 3, 3 V + Vtp.
  • Pulldown resistors R5 and R6 as indicated by dashed lines in Figure 2 between the circuit node 19 and the supply voltage 7 and. between the circuit node 20 and the connection for ground 2 are switched. hereby is certainly switched off in a normal operation of the circuit NMOS transistor 5 safely.
  • High impedance typically means a resistance greater than 10 k ⁇ , it can also be a few M ⁇ .
  • ground potential is applied to the gate terminals of the PMOS transistors 16, 17 and the NMOS transistor 18, causing the PMOS transistors 16 and 17 to be turned on and the NMOS transistor 18 to be turned off.
  • the voltage at the circuit nodes 19 and 20 is increased, since these are now connected via the PMOS transistors 16 and 17 conductively connected to the terminal 1, which in turn turns the NMOS transistors 4 and 5 conductive, so that the electrostatic discharge on the NMOS transistors 4 and 5 can drain to ground.
  • the corresponding control signals or control potentials must be provided by the first filter circuit and the second filter circuit long enough that essentially the entire electrostatic discharge can flow away via the NMOS transistors 4 and 5, so that the largest possible time constant from this point of view the first and second filter circuit would be desirable.
  • the third and the fourth filter circuit must be so short that the NMOS transistors 4 and 5 are not both turned on in a normal operation of the circuit.
  • the exemplarily given time constant of 50 nanoseconds may be critical in relation to the typical duration of an electrostatic discharge of about 150 nanoseconds.
  • Figure 3 shows a modification of the circuit of Figure 2, in which feedback paths 21, 22 are provided. Apart from these feedback paths, the circuit of FIG. 3 corresponds to the circuit of FIG. 2. Therefore, only the function of the feedback paths 21, 22 will be discussed below, while reference is made to the above description with regard to the rest of the circuit.
  • the feedback path 21 connects the circuit node 19, d. H . the gate terminal of the NMOS transistor 4, with the circuit node 9, d. H . the output of the second filter circuit or. the gate terminal of the PMOS transistor 10, while the feedback path 22 connects the circuit node 20 to the circuit node 8.
  • the feedback paths thus effectively increase the time constant of the first and second filter circuits.
  • Another way to increase the time constants is to change the capacitances Cl, C2 resp. to change the resistors Rl, R2 accordingly, for example, to set a time constant of 200 ns. This can also be done in addition to the feedback paths.
  • the diodes 23 and 24 - indicated in dashed lines in Figure 3 - may be provided.
  • FIG. 4 shows a third exemplary embodiment of the driver circuit 3.
  • the driver circuit of FIG. 4 comprises three driver stages, wherein a first stage comprises a pair of stacked PMOS transistors 25 and 26 and an NMOS transistor 27, a second stage of a PMOS transistor 28 and a second stage A pair of stacked NMOS transistors 29 and 30 and a third stage of a pair of stacked PMOS transistors 31 and 32 and an NMOS transistor 33 is formed.
  • a first filter circuit comprising a resistor R8 and a capacitor C6, and a second filter circuit comprising a resistor R7 and a capacitor C5 are provided.
  • the first filter circuit and the second filter circuit of Figure 4 similar to the fourth filter circuit of Figures 2 and 3 - connected as a low-pass filter, d. H .
  • circuit nodes 37 and 36 which have outputs of the first and the second. correspond to the second filter circuit, on the potential of the terminal 1 or. the supply voltage 7.
  • This "reversal" of the filter behavior of the first and the second filter circuit is due to the fact that the PoIa- or resp. Charge types of the MOS transistors in the first driver stage with respect to Figures 2 and 3 are reversed.
  • circuit nodes 38 and 39 are then used to drive the second driver stage, in particular of the NMOS transistor 30 or. of the PMOS transistor 28, while the NMOS transistor 29 is driven via a circuit node 40 of a third filter circuit formed by a capacitor C7 and a resistor R9.
  • the third filter circuit is connected in this case as a high-pass filter.
  • the second driver stage and the third driver stage of FIG. 4 essentially correspond to the driver stages of FIG. 3, circuit nodes 41 and 42 of the second driver stage being connected to gate inputs of the NMOS transistor 33 or of the PMOS transistor 31, while a gate terminal of the PMOS transistor 32 is connected to circuit node 37, that is, the first filter circuit "splits" with PMOS transistor 25.
  • the third filter means of FIGS. 2 and 3 formed by resistor R3 and capacitor C3 are off in the driver circuit Figure 4 is not provided, but would be optional.
  • the gate terminals of the serving as ESD protection elements NMOS transistors 4 and 5 are connected to circuit nodes 43 and. 44, of which - optional - feedback paths 34, 35 lead to inputs of the second driver stage as shown.
  • the function of these feedback paths corresponds to those of the feedback paths 21, 22 from FIG. 3; diodes (not shown) can also be provided here.
  • driver circuits which are similar to those in FIG. 2 to FIG. 4 have a polarity changing from driver stage to driver stage, in which the driver stages thus exhibit an inverting behavior, it being necessary for feedback paths such as those shown in FIG. 3 and 4 show an even number of driver stages - in the present Two examples - bridge to ensure correct behavior.
  • the mode of operation of the driver circuit 3 from FIG. 4 essentially corresponds to those of FIGS. 2 and 3, wherein an additional driver stage is now present, resulting in a sharper transfer behavior and a stronger and thus advantageous biasing of the gate terminals of the NMOS transistors 4 and 5 leads .
  • FIGS. 5A to 5D show simulations of the circuit arrangement of FIG. 2, while FIGS. 6A to 6D show corresponding simulations of the circuit arrangement of FIG. H . with feedback path, show.
  • the behavior of the circuit for a lying at the terminal 1 supply voltage of 3, 3V and a supply voltage 7 of 1, 8V was simulated, but j there is no difference in principle to the combination 5V / 3, 3V described above.
  • the values 1 pF were used for the capacitances Cl and C2 j, the value 10 pF for the capacitance C4 and resistances of 50 k ⁇ for the resistors Rl, R2 and R4.
  • Individual PMOS transistors such as the PMOS transistor 10 typically have a width of 20 .mu.m, while stacked PMOS transistors such as the PMOS transistors 16 and 17 typically have a width of 40 .mu.m per transistor to a driver strength according to a single 20 micron PMOS transistor to achieve.
  • these values are typically halved, i. H .
  • the gate length of the transistors is typically the minimum allowed in the current circuit design.
  • the NMOS transistors 4 and 5 serving as ESD protection elements typically have a width of 1000 ⁇ m, this value was also used for the simulations.
  • Curve 45 in FIG. 5A shows the profile of the current I flowing in the terminal 1 between the terminal 1 and the terminal 2 when an ESD pulse is present in amperes over the time t in ⁇ s. Most of this current flows through the NMOS transistors 4 and 5, while a smaller amount also flows as a cross-flow through the driver circuit 3 during the described switching process. As shown in FIG. 5A, a strong increase in the current followed by a relatively slow drop is initially possible see.
  • FIG. 5B the profile of the voltage between the terminals 1 and 2 (curve 46) or, respectively, FIG. the supply voltage 7 and the terminal 2 (curve 47) shown.
  • curve 48 shows the profile of the voltage at circuit node 9
  • curve 49 shows the profile of the voltage at voltage node 15
  • curve 50 shows the profile of the voltage at circuit node 8.
  • FIG Circuit node 13 curve 52 shows the profile of the voltage at the circuit node 14
  • curve 53 shows the profile of the voltage at the circuit node 19
  • curve 54 shows the profile of the voltage at the circuit node 20.
  • the voltage at circuit nodes 13 and 14 also increase again, corresponding to the divergence of the gate voltages of NMOS transistors 4 and 5 seen in curves 53 and 54, which in the normal mode of FIG Circuit are different leads. Therefore, the conductivity of the NMOS transistor 5 is deteriorated, resulting in a corresponding increase in the voltage between the terminal 1 and the terminal 2 as shown in curve 46 in Figure 5B and also to a corresponding increase in the voltage between the supply voltage 7 and Port 2 as shown in trace 47.
  • the voltage between terminal 1 and terminal 2 (“terminal voltage") always remains below 10 V.
  • the circuit arrangement, in particular the NMOS transistors 4 and 5 must be dimensioned such that no damage occurs at this voltage occurs.
  • FIGS. 6A to 6D show current or. Voltage curves corresponding to FIGS. 5A to 5D for the circuit of FIG. 3, d. H . with feedback path.
  • Curve 55 in FIG. 6A again shows the current flowing between terminals 1 and 2 when an ESD pulse occurs at terminal 1, curve 55 substantially corresponding to curve 45 from FIG. 5A.
  • Curve 56 in FIG. 6B shows, according to curve 46 from FIG. 5B, the course of the voltage between connection 1 and connection 2, curve 57 corresponding to curve 47 shows the profile of the voltage between supply voltage 7 and connection 2.
  • Curve 58 corresponds to curve 48, curve 59 to curve 49 and Curve 60 curve 50.
  • the gate oxides of the PMOS and NMOS transistors used undergo no degradation, wherein in the normal operation of the circuit fixed voltages, in particular at the gate terminals of the transistors are applied such that allowable gate-source voltages, gate-drain Voltages or Gate bulk voltages are not exceeded.
  • the problem is avoided, which in conventional ESD protection circuit arrangements almost no margin between the - in the present case at the terminal 1 - applied increased supply voltage and the maximum allowed chipboard It is very low before the protective circuitry must become conductive to avoid damage to the gate oxides.
  • the illustrated circuits achieve the lowest possible threshold values for the voltages which render the protective circuit, in particular the NMOS transistors 4 and 5, conductive.
  • good values for the terminal voltage i. H . the voltage between terminal 1 and terminal 2 reaches.
  • the illustrated circuits are merely illustrative of the present invention, and a variety of variations are conceivable.
  • the filter circuits can also be designed differently than shown, wherein the filter circuits shown in the embodiments are characterized by a simple feasibility.
  • the driver circuit may include more or fewer driver stages than shown.
  • realization with reversed polarities including the protective elements, ie. H . NMOS instead of PMOS transistors and vice versa, and correspondingly differently configured filter circuits (for example, low-pass filter instead of high-pass filter and vice versa) conceivable.
  • the use of other or additional protection elements is possible, for. B. an extension to three stacked protection elements.
  • the present invention is not limited to application in circuits which provide a 5V and a 3V supply voltage level, but is advantageously usable in principle when an ESD protection circuit is provided for a terminal in which a power supply Normal operation is a voltage greater than a general supply voltage of the circuit is needed.

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Abstract

Es wird eine Schaltungsanordnung zum Schutz einer Schaltung vor elektrostatischen Entladungen sowie ein entserechendes Verfahren zum Ansteuern einer derartigen Schaltung anordnung vorgeschlagen. Dabei wird in Abhängigkeit von ersten Filtermitteln (Rl, C1) und zweiten Filtermitteln (R2, C2) ein erstes Schutzelement (4) und ein zweites Schutzelement (5), welche zwischen einen zu schützenden Anschluss (1) der Schaltung 6) und ein erstes Potenzial (2) geschaltet sind, derart angesteuert, dass in einem Normalbetrieb der Schaltung zumindest das erste Schutzelement (4) oder das zweite Schutzelement (5) ein Sperrverhalten aufweist, während bei dem Auftreten einer elektrostatischen Entladung sowohl das erste Schutzelement (4) als auch das zweite Schutzelement (5) leitend sind.

Description

Schaltungsanordnung und Verfahren zum Schutz einer Schaltung vor elektrostatischen Entladungen
Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Schutz einer Schaltung, insbesondere einer integrierten Schaltung, vor elektrostatischen Entladungen sowie ein Verfahren zum Ansteuern einer derartigen Schaltungsanordnung . Dabei ist die vorliegende Erfindung insbesondere für integrierte Schaltungen geeignet , welche in einem Normalbetrieb Signale oder eine zusätzliche Versorgungsspannung verarbeiten sollen, welche größer ist als eine allgemeine Versorgungsspannung der integrierten Schaltkreise .
Moderne integrierte Schaltkreise ( ICs ) können leicht durch Anlegen einer zu hohen Spannung beschädigt werden . Hierbei kann es insbesondere zu einer irreversiblen Schädigung von Gateoxiden von MOS-Feldeffekttransistoren in der Schaltung kommen . Derartige hohe Spannungen können insbesondere durch elektrostatische Entladungen auf die integrierte Schaltung übertragen werden, beispielsweise wenn ein Mensch Anschlüsse der integrierten Schaltung berührt . Daher ist es bekannt , integrierte Schaltungen mit Schaltungsanordnungen zum Schutz vor elektrostatischen Entladungen (electrostatic discharge, ESD) auszustatten, durch welche eine elektrostatische Entla- düng auf ein Versorgungspotenzial, beispielsweise auf Masse, abgeleitet wird, wobei die Schaltungsanordnung in einem Normalbetrieb der Schaltung nicht leitend ist . Hierzu wird beispielsweise ein entsprechend dimensioniertes NMOS- Bauelement zwischen einen zu schützenden Anschluss der Schal- tung und eine Masseleitung geschaltet , wobei das NMOS- Bauelement in einem Normalbetrieb der Schaltung ein Sperrverhalten aufweist und bei einem Anliegen einer elektrostatischen Entladung an dem Anschluss leitend wird .
Im Zuge der zunehmenden Miniaturisierung von integrierten Schaltkreisen wie beispielsweise CMOS-Schaltkreisen sind allgemeine Versorgungsspannungen der Schaltungen, d . h . Versor- gungsspannungen, welche den größten Teil der Schaltung versorgen ( „core supply voltage" ) , stetig gesunken . Demgegenüber sind Versorgungsspannungen von Eingabe/Ausgabeschnittstellen im Wesentlichen gleich geblieben, um eine Rückwärtskompatibi- lität mit Schaltungen, welche mit höheren Versorgungsspannungen betrieben werden, zu erhalten .
Derartige Eingabe/Ausgabeschnittstellen ( IO-Schnittstellen) müssen häufig in der Lage sein, Signale zu empfangen, welche eine Spannung aufweisen, die sogar noch größer als die Versorgungsspannung für die IO-Schnittstellen ist, was als „o- ver-voltage tolerant 10" bezeichnet wird, oder eine Signalspannung abzuleiten, welche höher ist als die Versorgungsspannung .
Teilweise werden bei integrierten Schaltungen auch verschiedene Versorgungsspannungen möglich gemacht . Beispielsweise kann ein in DSM (deep submicron) -CMOS Technologie gefertigter Chip, welcher normalerweise mit einer Versorgungsspannung von 3, 3 V betrieben wird, zudem einen Spannungsversorgungsan- schluss für eine Spannung von 5 V aufweisen . Dies kann beispielsweise benutzt werden, um den Chip mit einem Spannungsregler auszustatten, über welchen der Chip in einer Umgebung, in welcher eine 3, 3 V-Spannungsversorgung nicht verfügbar ist, mit einer 5 V-Spannungsversorgung versorgt werden kann, oder um entsprechende IO-Schnittstellen bereitzustellen . Ein derartiger Spannungsregler kann im Wesentlichen durch einen einzigen MOS-Transistor gebildet werden, ohne dass Probleme durch Degradation von Gateoxiden auftreten, da ein derartiger MOS-Transistor, beispielsweise ein PMOS-Transistor, nur zwischen die externe 5 V-Versorgungsspannung und die intern erzeugte 3, 3 V-Versorgungsspannung geschaltet ist, so dass hier nicht die gesamte Spannung von 5 V über den Transistor, beispielsweise zwischen Drain und Gate, Source und Gate oder Ga- te und BuIk abfällt . Eine entsprechende ESD-Schutzschaltungsanordnung muss j edoch im Allgemeinen zwischen der Versorgungsspannung, in diesem Fall 5 V, und Masse geschaltet werden . Daher würde bei einer 3 , 3 V Technologie eine ESD-Schutzanordnung, welche wie oben beschrieben beispielsweise auf einem einzelnen zwischen die Versorgungsspannung und Masse geschalteten NMOS-Transistor basiert, unter Zuverlässigkeitsproblemen leiden, da es beispielsweise aufgrund des hohen Spannungsabfalls zu einer Degradation des Gateoxids kommen könnte .
Daher ist es bei derartigen Schaltungen bekannt, zwei insbesondere gestapelte ( „stacked" ) NMOS-Schutzelemente zu verwenden, so dass an j edem Schutzelement nur ein Teil der in einem Normalbetrieb der j eweiligen Schaltung anliegenden Spannung abfällt .
Eine derartige Schaltungsanordnung, welche in der US 6 , 534 , 833 Bl näher beschrieben ist, ist in Figur 7 dargestellt . Dabei weist eine zu schützende Schaltung 6 bzw . ein zu schützender Schaltungsabschnitt einen Anschluss 1 für eine Versorgungsspannung, beispielsweise 5 V, und einen Anschluss 2 für eine Masseleitung auf . Zwischen den Anschluss 1 und den Anschluss 2 sind zwei gestapelte NMOS-Transistoren 65, 66 wie in Figur 7 gezeigt geschaltet . Gateanschlüsse der NMOS- Transistoren 65 und 66 sind über Widerstände RIO und RIl wie dargestellt mit dem Anschluss 2 verschaltet .
Bei der in Figur 7 dargestellten Schaltung liegen in einem Normalbetrieb der Schaltung die Gateanschlüsse der NMOS- Transistoren 65 und 66 auf Massepotenzial, so dass die NMOS- Transistoren 65 und 66 sperren und somit kein Strom über die NMOS-Transistoren 65 und 66 fließt .
Liegt an dem Anschluss 1 nun aufgrund einer elektrostatischen Entladung eine hohe Spannung an, wächst wegen einer kapazitiven Kopplung zwischen dem Gateanschluss des NMOS-Transistors 65 und dem mit dem Anschluss 1 verschalteten Drainanschluss des NMOS-Transistors 65 auch die Spannung an dem Ga- teanschluss des NMOS-Transistors 65 schnell an . Durch weitere kapazitive Kopplung zwischen dem Gateanschluss des NMOS- Transistors 65 und dem Sourceanschluss des NMOS-Transistors 65 , welcher mit dem Drainanschluss des NMOS-Transistors 66 verschaltet ist, und kapazitiver Kopplung zwischen dem Drainanschluss des NMOS-Transistors 66 und dem Gateanschluss des NMOS-Transistors 66 wächst auch die Spannung an dem Gateanschluss des NMOS-Transistors 66 an . Die Widerstände RIO und RlI bewirken dabei, dass tatsächlich an den Gateanschlüssen der NMOS-Transistoren 65, 66 zumindest kurzzeitig, d . h . während einer elektrostatischen Entladung eine andere Spannung als Masse anliegen kann .
Dies bewirkt, dass die NMOS-Transistoren 65, 66 leitend werden, da eine Durchbruchfeidstärke der NMOS-Transistoren 65, 66 erreicht wird, und somit die elektrostatische Entladung von Anschluss 1 auf Masse, d . h . zu Anschluss 2 , abfließen kann .
Eine derartige Schaltung weist den Nachteil auf, dass die erhöhte Spannung an den Gateanschlüssen der NMOS-Transistoren 65 und 66 im Allgemeinen nicht über die gesamte Dauer eines typischen ESD-Pulses ( in der Größenordnung von 150 Nanosekun- den) zur Verfügung steht, was zu einem erhöhten Spannungsabfall an den NMOS-Transistoren 65 und 66 und an der zu schützenden Schaltung 6 führt . Weiterhin ist eine derartige Schaltung nicht bei den eingangs erwähnten IO-Schnittstellen, welche in einem Normalbetrieb eine überhöhte Spannung tolerieren sollen, anwendbar, es sei denn es werden NMOS-Transistoren 65 und 66 verwendet, welche mit der erhöhten Versorgungsspannung von beispielsweise 5 V kompatibel sind . Dies bedeutet j edoch wiederum einen zusätzlichen, kaum akzeptablen Technologieaufwand.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung zum Schutz einer Schaltung vor elektro- statischen Entladungen bereitzustellen, welche zum Schutz von Anschlüssen, welche zur Verarbeitung einer von einer allgemeinen Versorgungsspannung der Schaltung verschiedenen Spannung ausgelegt ist , wobei die Schaltungsanordnung einen zu- verlässigen Betrieb über eine gesamte Dauer eines ESD-Pulses ermöglichen soll und mit Bauelementen realisierbar sein soll , welche für die allgemeine Versorgungsspannung der Schaltung ausgelegt sind.
Diese Aufgabe wird gelöst durch eine Schaltungsanordnung gemäß Anspruch 1 sowie ein Verfahren zum Ansteuern einer Schaltungsanordnung nach Anspruch 27. Die abhängigen Ansprüche definieren j eweils vorteilhafte oder bevorzugte Ausführungsbeispiele .
Erfindungsgemäß wird eine Schaltungsanordnung zum Schutz einer Schaltung vor elektrostatischen Entladungen mit einem ersten Schutzelement und einem zweiten Schutzelement vorgeschlagen, wobei ein erster Anschluss des ersten Schutzele- ments mit einem zu schützenden Anschluss der Schaltung verschaltet ist , wobei ein zweiter Anschluss des ersten Schutzelement mit einem ersten Anschluss des zweiten Schutzelements verschaltet ist und wobei ein zweiter Anschluss des zweiten Schutzelements mit einem ersten Potenzial verschaltet ist .
Die erfindungsgemäße Schaltungsanordnung umfasst erste Filtermittel , welche mit dem zu schützenden Anschluss der Schaltung und dem ersten Potenzial verschaltet sind und derart ausgestaltet sind, dass sie an einem Ausgang ein erstes Steu- erpotenzial bereitstellen, welches während eines Normalbetriebs der Schaltung einen ersten Wert annimmt, während es bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss einen von dem ersten Wert verschiedenen zweiten Wert annimmt . Weiterhin umfasst die erfindungs- gemäße Schaltungsanordnung zweite Filtermittel, welche mit einem zweiten Potenzial sowie mit dem zu schützenden Anschluss der Schaltung oder dem ersten Potenzial verschaltet sind und derart ausgestaltet sind, dass sie an einem Ausgang ein zweites Steuerpotenzial bereitstellen, welches während eines Normalbetriebs der Schaltung einen zweiten Wert annimmt, während es bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss einen von dem zweiten Wert verschiedenen Wert annimmt .
Schließlich umfasst die erfindungsgemäße Schaltungsanordnung Steuermittel, welche mit dem Ausgang des ersten Filtermit- tels , dem Ausgang des zweiten Filtermittels , einem Steuereingang des ersten Schutzelements und einem Steuereingang des zweiten Schutzelements verschaltet sind und derart ausgestaltet sind, dass sie in Abhängigkeit von dem ersten Steuerpotenzial und dem zweiten Steuerpotenzial das erste Schutzele- ment und das zweite Schutzelement derart ansteuern, dass in einem Normalbetrieb der Schaltung zumindest das erste Schutzelement oder das zweite Schutzelement ein Sperrverhalten zwischen seinem ersten Anschluss und seinem zweiten Anschluss aufweist , während bei einem Auftreten einer elektrostatischen Entladung sowohl das erste Schutzelement als auch das zweite Schutzelement zwischen seinem j eweiligen ersten Anschluss und seinem j eweiligen zweiten Anschluss leitend ist .
Durch den Einsatz der ersten und der zweiten Filtermittel und der entsprechenden Steuermittel können das erste Schutzelement und das zweite Schutzelement im Wesentlichen über einen gesamten Zeitraum eines ESD-Pulses derart angesteuert werden, dass an der zu schützenden Schaltung sowie an dem ersten Schutzelement und dem zweiten Schutzelement keine unzulässig hohen Spannungen anliegen .
Das erste Schutzelement und das zweite Schutzelement können dabei insbesondere MOS-Transistoren, insbesondere NMOS- Transistoren sein.
Die erfindungsgemäße Schaltungsanordnung ist in diesem Fall bevorzugt derart ausgestaltet, dass in dem Normalbetrieb der Schaltung die Spannungen an den Steuereingängen sowie an den ersten und zweiten Anschlüssen der MOS-Transistoren derart eingestellt werden, dass eine Degradation von Gateoxiden der MOS-Transistoren vermieden wird und somit eine zuverlässige Funktion der Schaltungsanordnung sichergestellt ist .
Der zu schützende Anschluss der Schaltung kann dabei insbesondere ein Anschluss für ein Potenzial bzw. eine Versorgungsspannung sein, welche bezüglich des ersten Potenzials größer ist als das zweite Potenzial bezüglich des ersten Potenzials . Beispielsweise kann der zu schützende Anschluss ein Anschluss für eine 5 V-Versorgungsspannung sein, das erste Potenzial ein Massepotenzial und das zweite Potenzial eine 3 , 3 V-Versorgungsspannung sein . Die vorliegende Erfindung ist selbstverständlich auch für andere Spannungen bzw . Potenziale geeignet .
Die ersten Filtermittel und/oder die zweiten Filtermittel können j eweils über einen oder mehrere Widerstände und/oder über eine oder mehrere Kapazitäten mit den entsprechenden Potenzialen bzw . Anschlüssen verschaltet sein, wobei sich eine Zeitkonstante der j eweiligen Filtermittel aus den Widerständen und Kapazitäten ergibt .
Die Filtermittel können dabei insbesondere als Hochpass oder Tiefpass ausgestaltet sein, wobei die Zeitkonstante dann der reziproken Grenzfrequenz entspricht . Diese Zeitkonstante liegt bevorzugt zwischen einer typischen Anstiegszeit von ESD-Ereignissen und einer Zeitkonstante, welche eine Änderung eines an dem zu schützenden Anschluss anliegenden Signals bzw . einer an dem zu schützenden Anschluss anliegenden Versorgungsspannung beschreibt .
Die Steuermittel können eine Mehrzahl von hintereinander ge- schalteten Treiberstufen umfassen, wobei Eingänge einer Ersten der Treiberstufen mit den Ausgängen der ersten und zweiten Filtermittel verschaltet sind und Ausgänge einer Letzten der Treiberstufen mit den Steuereingängen des ersten Schutzelements und des zweiten Schutzelements verschaltet sind .
Um die Ansteuerung des ersten Schutzelements und des zweiten Schutzelements zu verbessern, kann ein Rückkoppelpfad von dem Steuereingang des ersten und/oder zweiten Schutzelements zu einem Eingang der Steuermittel vorgesehen sein .
Die Erfindung wird nachfolgend unter Bezugnahme auf die bei- gefügte Zeichnung anhand bevorzugter Ausführungsbeispiele näher erläutert . Es zeigen :
Figur 1 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung,
Figur 2 ein erstes schaltungstechnisches Ausführungsbeispiel der Schaltungsanordnung aus Figur 1,
Figur 3 ein zweites schaltungstechnisches Ausführungsbeispiel der Schaltungsanordnung aus Figur 1 ,
Figur 4 ein drittes schaltungstechnisches Ausführungsbeispiel , welches eine Variante zu den Ausführungsbeispielen der Figuren 1-3 darstellt ,
Figuren 5A bis 5D Simulationen des Ausführungsbeispiels aus Figur 2 ,
Figuren 6A bis 6D Simulationen des Ausführungsbeispiels aus Figur 3, und
Figur 7 eine Schaltungsanordnung gemäß dem Stand der Technik .
Bei den im Folgenden beschriebenen Ausführungsbeispielen wird beispielhaft angenommen, dass ein Anschluss einer integrierten Schaltung für eine Versorgungsspannung von 5 V vor elektrostatischen Entladungen geschützt werden soll , während die Schaltung im Allgemeinen für eine Versorgungsspannung von 3, 3 V ausgelegt ist . Die Erfindung ist j edoch selbstverständlich auch für andere Spannungen sowie bei Anschlüssen, an welchen andere Signale als eine Versorgungsspannung angelegt werden, anwendbar .
In Figur 1 ist ein Blockschaltbild eines entsprechenden Ausführungsbeispiels der vorliegenden Erfindung dargestellt . In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder einander entsprechende Elemente .
Dabei weist eine zu schützende Schaltung 6 einen Anschluss 1 für eine Versorgungsspannung von 5 V und einen Anschluss 2 für eine Massepotenzial (GND) auf . Der Begriff Schaltung ist dabei nicht dahingehend zu verstehen, dass es sich bei der Schaltung 6 um eine abgeschlossene Schaltung handeln muss , vielmehr kann die Schaltung 6 auch ein Schaltungsabschnitt beispielsweise einer integrierten Schaltung sein, wobei auch die erfindungsgemäße Schaltungsanordnung in diese integrierte Schaltung integriert sein kann . Zudem wird die Schaltung 6 im Allgemeinen noch weitere Anschlüsse, beispielsweise Eingabe/Ausgabeanschlüsse ( IO-Anschlüsse) aufweisen, welche dann gegebenenfalls durch weitere ESD-Schutzschaltungen geschützt sind .
Im vorliegenden Fall soll der Anschluss 1 vor elektrostatischen Entladungen, welche die Schaltung 6 beschädigen könnten, geschützt werden. Hierzu sind zwei gestapelte NMOS- Transistoren 4 und 5 als Schutzelemente vorgesehen, welche wie in Figur 1 dargestellt zwischen den Anschluss 1 und den Anschluss 2 geschaltet sind . Wie im Folgenden erläutert werden wird, sperrt in einem Normalbetrieb der Schaltung immer zumindest einer der NMOS-Transistoren 4 oder 5. Unter dem Normalbetrieb der Schaltung ist dabei derj enige Betrieb der Schaltung zu verstehen, bei welchem keine elektrostatischen Entladungen oder ähnlich Störereignisse an dem Anschluss 1 auftreten . Im Falle einer elektrostatischen Entladung werden die NMOS-Transistoren 4 und 5 hingegen leitend geschaltet, so dass die elektrostatische Entladung mit einem nur geringen Spannungsabfall über die NMOS-Transistoren 4 , 5 auf Masse, d . h . auf den Anschluss 2 , abgeleitet werden kann . Die entspre- chende Ansteuerung der NMOS-Transistoren 4 und 5 wird durch eine erste Filterschaltung, umfassend einen Widerstand Rl und eine Kapazität Cl , eine zweite Filterschaltung umfassend einen Widerstand R2 und eine Kapazität C2 sowie eine Steuerbzw . Treiberschaltung 3 durchgeführt, deren Arbeitsweise im Folgenden erläutert werden soll .
Die Kapazität Cl der ersten Filterschaltung ist mit dem Anschluss 1 und einem Schaltungsknoten 8 verschaltet , während der Widerstand Rl der ersten Filterschaltung mit dem An- Schluss 2 und ebenfalls mit dem Schaltungsknoten 8 verschaltet ist . Ein Ausgangssignal der ersten Filterschaltung ist an dem Schaltungsknoten 8 abgreifbar und wird der Treiberschaltung 3 zugeführt . Die zweite Filterschaltung ist ähnlich zu der ersten Filterschaltung aufgebaut . Hier ist die Kapazität C2 mit dem Anschluss 1 sowie mit einem Schaltungsknoten 9 verschaltet , während der Widerstand R2 mit dem Schaltungsknoten 9 sowie mit einer Versorgungsspannung 7 verschaltet ist , wobei die Versorgungsspannung 7 bei den dargestellten Ausführungsbeispielen die allgemeine Versorgungsspannung von 3 , 3 V ist .
In einem Normalbetrieb der Schaltung liegt an dem Anschluss 2 ein Massepotenzial an, während an dem Anschluss 1 die Versorgungsspannung von 5 V anliegt, welche sich nicht oder nur sehr langsam ändert . Demzufolge ist die Impedanz der Kapazität Cl wesentlich höher als die Impedanz des Widerstands Rl , und an dem Schaltungsknoten 8 liegt im Wesentlichen das Massepotenzial an . Gegenüber üblichen Schwankungen der Versorgungsspannung an Anschluss 1 oder der Veränderung der Span- nung an dem Anschluss 1 bei einem Einschalten der Versorgungsspannung weisen elektrostatische Entladungen wesentlich schnellere Anstiegszeiten der Spannung auf, welche in der Größenordnung von 10 Nanosekunden liegen . Demzufolge wird ü- ber den Kondensator Cl bei einem Auftreten einer elektrostatischen Entladung, d. h . einer schnell ansteigenden Spannung, an dem Anschluss 1 die an dem Schaltungsknoten 8 anliegende Spannung vergrößert, so dass ein entsprechend höherer Spannungspegel der Pufferschaltung 3 zugeführt wird .
Die Kapazität Cl und der Widerstand Rl sind demnach bezüglich einer Übertragung einer an dem Anschluss 1 anliegenden Span- nung auf den Schaltungsknoten 8 als Hochpassfilter geschaltet . Die Werte für die Kapazität Cl und den Widerstand Rl müssen dabei so gewählt werden, dass das Hochpassfilter in dem Normalbetrieb der Spannung für Änderungen der Versorgungsspannung an dem Anschluss 1 nicht durchlässig ist , der Schaltungsknoten 8 also auf Masse gehalten wird, während er für ESD-Pulse zumindest teilweise durchlässig ist . Mögliche Werte sind hier beispielsweise Rl = 50 kΩ und Cl = IpF, was einer Zeitkonstanten von Rl x Cl von 50 Nanosekunden entspricht . Selbstverständlich kann eine derartige Zeitkonstante auch mit anderen Werten für Rl und Cl erreicht werden .
Die zweite Filterschaltung mit der Kapazität C2 und dem Widerstand R2 ist entsprechend der ersten Filterschaltung aufgebaut . Insbesondere kann die Kapazität C2 denselben Wert ha- ben wie die Kapazität Cl und der Widerstand R2 denselben Wert haben wie der Widerstand Rl . Da im Fall der zweiten Filterschaltung der Widerstand R2 mit der Versorgungsspannung 7 verbunden ist , weist im Normalbetrieb der Schaltung der Schaltungsknoten 9 eine Spannung entsprechend der Versor- gungsspannung 7 , im vorliegenden Beispiel also 3, 3 V auf, während sich die Spannung am Schaltungsknoten 9 beim Anliegen einer elektrostatischen Entladung entsprechend vergrößert . Abhängig von den an den Schaltungsknoten 8 und 9 anliegenden Spannungen steuert die Treiberschaltung 3 dann die NMOS- Transistoren 4 und 5 wie oben beschrieben an . Die Treiberschaltung 3 ist dabei zum Betrieb mit der an dem Anschluss 1 anliegenden Versorgungsspannung von 5 V ausgestaltet, ist al- so zu der Spannung von 5 V kompatibel, wobei dies , wie im Folgenden erörtert wird, auch mit Bauelementen, welche für die Versorgungsspannung von 3, 3 V ausgelegt sind, erreicht werden kann .
Die Zeitkonstanten der ersten Filterschaltung und der zweiten Filterschaltung müssen dabei zudem so gewählt sein, dass die entsprechenden Potenziale an den Schaltungsknoten 8 und 9 während der Dauer eines ESD-Pulses (typischerweise ca . 150 Nanosekunden) lange genug bereitstehen, um ein sicheres Ableiten der Ladung zu gewährleisten .
Die NMOS-Transistoren 4 und 5 weisen dabei typischerweise eine Breite W in der Größenordnung von 1 000 μm und eine bei der verwendeten Technologie minimale Gatelänge auf, welche beispielsweise in der Größenordnung von 0 , 18 μm liegen kann .
Im Folgenden sollen nun anhand der Figuren 2 bis 4 mögliche schaltungstechnische Realisierungen der Treiberschaltung 3 dargestellt werden .
In Figur 2 ist ein erstes Ausführungsbeispiel der Treiberschaltung 3 zusammen mit den weiteren bereits unter Bezugnahme auf Figur 1 diskutierten Schaltungsabschnitten darge- stellt . Die in Figur 2 dargestellte Treiberschaltung 3 um- fasst zwei Treiberstufen . Eine erste Treiberstufe wird dabei durch einen PMOS-Transistor 10 und ein Paar von gestapelten NMOS-Transistoren 11 und 12 gebildet , während eine zweite Treiberstufe von einem Paar von gestapelten PMOS-Transistoren 16 und 17 sowie einem NMOS-Transistor 18 gebildet wird. Zudem umfasst die Treiberschaltung Widerstände R3 , R4 und Kapazitäten C3 , C4 , welche wie in Figur 2 dargestellt verschaltet sind . Die Werte von R3, R4 , C3 und C4 können dabei denen der ersten Filterschaltung bzw . der zweiten Filterschaltung ent- sprechen . Die Funktionsweise der in Figur 2 dargestellten Schaltung soll nun erläutert werden .
Bei dem Normalbetrieb der Schaltung liegt an Anschluss 1 eine Versorgungsspannung von 5 V und an Anschluss 2 ein Massepotenzial an . Bezugszeichen 7 bezeichnet, wie bereits erläutert, eine allgemeine oder interne Versorgungsspannung von 3 , 3 V. Demnach liegt Schaltungsknoten 8 auf Massepotenzial, und Schaltungsknoten 9 liegt auf 3 , 3 V.
Dies bedeutet, dass der Gateanschluss des NMOS-Transistors 12 auf Massepotenzial liegt und dieser somit sperrt . An den Gateanschlüssen des NMOS-Transistors 11 und des PMOS- Transistors 10 liegen j eweils 3, 3 V an . PMOS-Transistor 10 ist daher leitend, und die Spannung am Schaltungsknoten 13 beträgt somit 5 V . Da die NMOS-Transistoren 11 und 12 gestapelte NMOS-Transistoren sind, beträgt die Spannung am Schaltungsknoten 14 3, 3 V - Vtn, wobei Vtn eine Schwellenspannung des NMOS-Transistors 11 bzw . 12 ist . Es liegt an keinem der Transistoren 10 , 11 , 12 zwischen Gate und Source, Gate und Drain oder Gate und BuIk die volle Spannung von 5 V an, sondern in j edem Fall eine deutlich niedrigere Spannung, welche für die Transistoren tolerabel ist, so dass keine Zuverlässigkeitsprobleme hinsichtlich der Gate-Oxide auftreten . Vtn liegt dabei typischerweise in der Größenordnung von 0 , 4-0 , 8 V.
Ein Gateanschluss des NMOS-Transistors 18 ist mit dem Schaltungsknoten 14 verbunden und liegt somit auf 3 , 3 V - Vtn, was bewirkt, dass der NMOS-Transistor 18 in einem leitenden Zustand ist . Hierdurch wird Schaltungsknoten 20 auf Massepotenzial gezogen, wodurch der NMOS-Transistor 5, dessen Gateanschluss mit dem Schaltungsknoten 20 verbunden ist, in einem sperrenden Zustand gehalten wird . Somit kann über die NMOS-Transistoren 4 und 5 kein Strom fließen . Wie bereits dargelegt liegt im Normalbetrieb der Schaltung der Schaltungsknoten 13 auf dem Potenzial des Anschlusses 1 , also auf 5 V . Der Schaltungsknoten 13 ist über eine dritte Filterschaltung, gebildet aus einem Widerstand R3 und einer Kapazität C3, mit einem Gateanschluss des PMOS-Transistors 16 verschaltet . Dabei ist der Gateanschluss des PMOS-Transistors 16 über den Widerstand R3 mit dem Schaltungsknoten 13 und ü- ber die Kapazität C3 mit Masse, gekennzeichnet durch Bezugszeichen 2 entsprechend dem Masseanschluss 2 , verbunden . Die dritte Filterschaltung entspricht von der Dimensionierung her der ersten Filterschaltung und der zweiten Filterschaltung, ist j edoch als Tiefpassfilter geschaltet, so dass in dem Normalbetrieb der Schaltung die an dem Schaltungsknoten 13 anliegende Spannung, also 5 V, an dem Gateanschluss des Tran- sistors 16 anliegt und diese Spannung im Falle eines ESD- Pulses nach unten Richtung Masse gezogen wird. Somit ist der PMOS-Transistor 16 in einem Sperrzustand . Dabei ist anzumerken, dass die dritte Filterschaltung die Funktion der Schaltung verbessert , prinzipiell aber auch weggelassen werden kann . In diesem Fall wird der Widerstand R3 durch eine einfache Leitung ersetzt , und die Verbindung über die Kapazität C3 mit Masse wird ganz weggelassen .
Der PMOS-Transistor 17 ist mit einem Schaltungsknoten 15 ei- ner vierten Filterschaltung verbunden, welche durch einen Widerstand R4 , welcher zwischen den Schaltungsknoten 15 und die Versorgungsspannung 7 geschaltet ist, und eine Kapazität C4 , welche zwischen den Schaltungsknoten 15 und Masse geschaltet ist, gebildet wird . Die vierte Filterschaltung entspricht von der Dimensionierung her wiederum der ersten bis dritten Filterschaltung und ist wie die dritte Filterschaltung als Tief- pass ausgestaltet, so dass in einem Normalbetrieb der Schaltung an dem Schaltungsknoten 15 und somit an dem Gateanschluss des PMOS-Transistors 17 die Versorgungsspannung 7 , d . h . 3 , 3 V anliegt . Ähnlich der dritten Filterschaltung ist die vierte Filterschaltung optional und kann prinzipiell auch weggelassen werden . Sie ist j edoch vorteilhaft, da im Falle einer elektrostatischen Entladung das Verhalten der - üblicherweise floatenden - Versorgungsspannung 7 kaum abschätzbar ist und durch die vierte Filterschaltung im Falle eines ESD-Pulses der Schaltungsknoten 15 Richtung Massepoten- tial 2 gezogen wird, also ein besser definiertes Verhalten vorliegt, als wenn der Gateanschluss des PMOS-Transistors 17 beispielsweise direkt mit der Versorgungsspannung 7 verschaltet wäre . Auch in diesem Fall würde der Gateanschluss des PMOS-Transistors 17 im Falle eines ESD-Pulses durch kapaziti- ve Kopplung in Richtung des Massepotentials 2 gezogen werden, allerdings mit weniger klar definiertem Verhalten .
Auch bei den Transistoren 16, 17 und 18 besteht keine Gefahr der Schädigung der Gateoxide, da hier - ähnlich wie bei den Transistoren 10 , 11 , 12 - nie die gesamte Spannung von 5 V zwischen Drain und Gate, Gate und Source bzw . Gate und BuIk abfallen kann . Da nämlich an dem Gateanschluss des PMOS- Transistors 16 eine Spannung von 5 V und an dem Gateanschluss des PMOS-Transistors 17 eine Spannung von 3 , 3 V anliegt, be- trägt die Spannung am Schaltungsknoten 19 höchstens 3, 3 V + Vtp, wobei Vtp eine Schwellenspannung der PMOS-Transistoren 16 bzw . 17 ist .
Die Spannung von 3 , 3 V + Vtp am Schaltungsknoten 19 schaltet den NMOS-Transistor 4 leitend. Da der NMOS-Transistor 5, wie bereits erläutert, j edoch sperrt, kann kein Strom über die
NMOS-Transistoren 4 , 5 fließen . Auch bei den NMOS-
Transistoren 4 , 5 kann keine Schädigung der Gateoxide durch überhöhte Spannungen eintreten, da die Gatespannung des NMOS- Transistors 19 3, 3 V + Vtp beträgt .
Um die Spannungen an den Schaltungsknoten 19 , 20 bei den gewünschten Werten zu stabilisieren, können zudem hochohmige Pullup- bzw . Pulldown-Widerstände R5 und R6 wie in Figur 2 gestrichelt angedeutet zwischen den Schaltungsknoten 19 und die Versorgungsspannung 7 bzw . zwischen den Schaltungsknoten 20 und den Anschluss für Masse 2 geschalten werden . Hierdurch ist insbesondere in einem Normalbetrieb der Schaltung NMOS- Transistor 5 sicher ausgeschaltet . Hochohmig bedeutet hier typischerweise einen Widerstand größer als 10 kΩ, er kann auch einige MΩ betragen .
Als nächstes soll nun das Verhalten der in Figur 1 dargestellten Schaltung beschrieben werden, wenn eine elektrostatische Ladung an dem Anschluss 1 anliegt . In diesem Fall wird über die Kapazitäten Cl und C2 die Spannung an den Schal- tungsknoten 8 und 9 erhöht . Hierdurch wird PMOS-Transistor 10 in einen Sperrzustand geschaltet, während die NMOS- Transistoren 11 und 12 nun beide leitend sind . Hierdurch liegen die Schaltungsknoten 13 und 14 auf Massepotenzial bzw . werden in Richtung Massepotenzial gezogen . Im Falle des Schaltungsknotens 13 wird dies zusätzlich durch die dritte Filterschaltung R3 , C3 unterstützt . Durch die vierte Filterschaltung R4 , C4 wird zudem das Potenzial an dem Schaltungsknoten 15 erniedrigt, auch Schaltungsknoten 15 liegt bei einem ESD-PuIs im Wesentlichen auf Massepotenzial . Somit liegt an den Gateanschlüssen der PMOS-Transistoren 16, 17 und des NMOS-Transistors 18 Massepotenzial an, was bewirkt , dass die PMOS-Transistoren 16 und 17 leitend und der NMOS-Transistor 18 sperrend geschaltet wird . Hierdurch wird die Spannung an den Schaltungsknoten 19 und 20 erhöht, da diese nun über die PMOS-Transistoren 16 und 17 leitend mit dem Anschluss 1 verbunden sind, was wiederum die NMOS-Transistoren 4 und 5 leitend schaltet, so dass die elektrostatische Entladung über die NMOS-Transistoren 4 und 5 auf Masse abfließen kann .
Wie bereits angesprochen müssen durch die erste Filterschaltung und die zweite Filterschaltung die entsprechenden Steuersignale bzw. Steuerpotenziale lange genug bereitgestellt werden, dass im Wesentlichen die gesamte elektrostatische Entladung über die NMOS-Transistoren 4 und 5 abfließen kann, so dass aus dieser Sicht eine möglichst große Zeitkonstante der ersten und zweiten Filterschaltung wünschenswert wäre . Ähnliches gilt für die dritte und die vierte Filterschaltung . Auf der anderen Seite müssen die entsprechenden Zeitkonstanten so kurz sein, dass die NMOS-Transistoren 4 und 5 in einem Normalbetrieb der Schaltung nicht beide leitend geschaltet werden . Dabei kann die beispielhaft gegebene Zeitkonstante von 50 Nanosekunden gegenüber der typischen Dauer einer e- lektrostatischen Entladung von etwa 150 Nanosekunden gegebenenfalls kritisch sein .
Um dies auszugleichen, zeigt Figur 3 eine Abwandlung der Schaltung aus Figur 2 , in welcher Rückkoppelpfade 21 , 22 vorgesehen sind . Bis auf diese Rückkoppelpfade entspricht die Schaltung von Figur 3 der Schaltung von Figur 2. Daher wird im Folgenden nur auf die Funktion der Rückkoppelpfade 21 , 22 eingegangen, während bezüglich der übrigen Schaltung auf die obige Beschreibung verwiesen wird .
Der Rückkoppelpfad 21 verbindet den Schaltungsknoten 19, d . h . den Gateanschluss des NMOS-Transistors 4 , mit dem Schal- tungsknoten 9 , d . h . dem Ausgang der zweiten Filterschaltung bzw . dem Gateanschluss des PMOS-Transistors 10 , während der Rückkoppelpfad 22 den Schaltungsknoten 20 mit dem Schaltungsknoten 8 verbindet . Wenn nun wie oben beschrieben bei einem Auftreten eines ESD-Pulses an dem Anschluss 1 die Spannung an den Schaltungsknoten 19 und 20 , d . h . an den Gateanschlüssen der NMOS-Transistoren 4 und 5 steigt, wird dies zu dem Eingang der ersten Treiberstufe an die Schaltungsknoten 8 und 9 rückgekoppelt und somit der durch die erste und zweite Filterschaltung bewirkte Anstieg der Spannung verstärkt . Hier- durch werden insgesamt die NMOS-Transistoren 4 und 5 länger leitend gehalten . Die Rückkoppelpfade vergrößern diesbezüglich also effektiv die Zeitkonstante der ersten und zweiten Filterschaltung . Eine andere Möglichkeit , die Zeitkonstanten zu vergrößern, besteht darin, die Kapazitäten Cl, C2 bzw . die Widerstände Rl , R2 entsprechend zu verändern, um beispielsweise eine Zeitkonstante von 200 ns einzustellen . Dies kann auch zusätzlich zu den Rückkoppelpfaden erfolgen . Optional können die Dioden 23 und 24 - in Figur 3 gestrichelt angedeutet - vorgesehen sein . Diese Dioden verhindern eine Vorwärtskopplung zwischen den Schaltungsknoten 8 und 9 und den Schaltungsknoten 19 und 20 , welche dazu führen könnte, dass ein Teil des Spannungsanstieges an den Schaltungsknoten 8 und 9 zu Beginn eines ESD-Pulses nicht zur Steuerung der Transistoren 10 , 11 und 12 der ersten Treiberstufe, sondern zum Laden der Gateelektroden der NMOS-Transistoren 4 und 5 verwendet wird und somit verloren geht . In der Schaltung von Figur 3 können die Pullup- bzw . Pulldown-Widerstände R5, R6 aus Figur 2 entfallen, da hier ein entsprechender Pullup- /Pulldown-Effekt bereits durch die Widerstände Rl bzw. R2 erzielt wird.
In Figur 4 ist ein drittes Ausführungsbeispiel der Treiberschaltung 3 dargestellt . Im Unterschied zu den Figuren 2 und 3 umfasst die Treiberschaltung aus Figur 4 drei Treiberstufen, wobei eine erste Stufe aus einem Paar von gestapelten PMOS-Transistoren 25 und 26 und einem NMOS-Transistor 27 , eine zweite Stufe aus einem PMOS-Transistor 28 und einem Paar von gestapelten NMOS-Transistoren 29 und 30 und eine dritte Stufe aus einem Paar von gestapelten PMOS-Transistoren 31 und 32 sowie einem NMOS-Transistor 33 gebildet wird . Ähnlich wie in Figur 2 ist eine erste Filterschaltung, umfassend einen Widerstand R8 und eine Kapazität C6, sowie eine zweite Filterschaltung, umfassend einen Widerstand R7 und eine Kapazität C5 , vorgesehen . Im Gegensatz zu der ersten und zweiten Filterschaltung aus Figuren 1 und 2 sind die erste Filter- Schaltung und die zweite Filterschaltung aus Figur 4 - ähnlich der vierten Filterschaltung aus Figuren 2 und 3 - als Tiefpassfilter geschaltet , d . h . in einem Normalbetrieb der Schaltung sind Schaltungsknoten 37 und 36, welche Ausgängen der ersten bzw . zweiten Filterschaltung entsprechen, auf dem Potenzial des Anschlusses 1 bzw . der Versorgungsspannung 7. Diese „Umkehr" des Filterverhaltens der ersten und der zweiten Filterschaltung ist dadurch bedingt, dass auch die PoIa- ritäten bzw . Ladungstypen der MOS-Transistoren in der ersten Treiberstufe gegenüber den Figuren 2 und 3 vertauscht sind .
Die an Schaltungsknoten 38 und 39 anliegenden Spannungen die- nen dann zur Ansteuerung der zweiten Treiberstufe, insbesondere des NMOS-Transistors 30 bzw . des PMOS-Transistors 28 , während der NMOS-Transistor 29 über einen Schaltungsknoten 40 einer dritten Filterschaltung, gebildet durch eine Kapazität C7 und einen Widerstand R9, angesteuert wird . Die dritte FiI- terschaltung ist in diesem Fall als Hochpassfilter geschaltet . Im Übrigen entsprechen die zweite Treiberstufe und die dritte Treiberstufe aus Figur 4 im Wesentlichen den Treiberstufen aus Figur 3 , wobei Schaltungsknoten 41 und 42 der zweiten Treiberstufe mit Gateeingängen des NMOS-Transistors 33 bzw. des PMOS-Transistors 31 verschaltet ist, während ein Gateanschluss des PMOS-Transistors 32 mit dem Schaltungsknoten 37 verschaltet ist, sich also die erste Filterschaltung mit dem PMOS-Transistor 25 „teilt" . Die aus dem Widerstand R3 und der Kapazität C3 gebildeten dritten Filtermittel der Fi- guren 2 und 3 sind bei der Treiberschaltung aus Figur 4 nicht vorgesehen, wären aber optional möglich .
Die Gateanschlüsse der als ESD-Schutzelemente dienenden NMOS- Transistoren 4 und 5 sind mit Schaltungsknoten 43 bzw . 44 verschaltet, von welchen - optionale - Rückkoppelpfade 34 , 35 zu Eingängen der zweiten Treiberstufe wie dargestellt führen . Die Funktion dieser Rückkoppelpfade entspricht derj enigen der Rückkoppelpfade 21 , 22 aus Figur 3, auch hier können (nicht gezeigte) Dioden vorgesehen sein .
Generell ist es bei Treiberschaltungen, welche ähnlich den in Fig . 2 bis Fig . 4 dargestellten eine von Treiberstufe zu Treiberstufe wechselnde Polung aufweisen, bei welchen die Treiberstufen also ein invertierendes Verhalten zeigen, nö- tig, dass Rückkoppelpfade wie die in Fig . 3 und 4 dargestellten eine gerade Anzahl von Treiberstufen - in den vorliegen- den Beispielen zwei - überbrücken, um ein korrektes Verhalten sicherzustellen .
Die Funktionsweise der Treiberschaltung 3 aus Figur 4 ent- spricht im Wesentlichen derj enigen der Figuren 2 und 3 , wobei nun eine zusätzliche Treiberstufe vorhanden ist, was zu einem schärferen Transferverhalten und einem stärkeren und damit vorteilhaften Vorspannen der Gateanschlüsse der NMOS- Transistoren 4 und 5 führt .
Auch bei der Schaltung aus Figur 4 können zusätzlich oder anstelle der Rückkoppelpfade 34 , 35 Pullup- bzw . Pulldown- Widerstände entsprechend den Widerständen R5 und R6 aus Figur 2 vorgesehen sein .
Die Funktionsweise der erfindungsgemäßen Schaltungsanordnung soll nun anhand von Simulationen weiter verdeutlicht werden . Dabei zeigen Figuren 5A bis 5D Simulationen der Schaltungsanordnung von Figur 2 , während Figuren 6A bis 6D entsprechende Simulationen der Schaltungsanordnung von Figur 3 , d . h . mit Rückkoppelpfad, zeigen . Dabei wurde das Verhalten der Schaltung für eine an dem Anschluss 1 liegende Versorgungsspannung von 3, 3V und eine Versorgungsspannung 7 von 1 , 8V simuliert, was j edoch keinen prinzipiellen Unterschied zu der vorstehend beschriebenen Kombination 5V/3, 3V ergibt .
Dabei wurden für die Kapazitäten Cl und C2 j eweils der Wert 1 pF, für die Kapazität C4 der Wert 10 pF und für die Widerstände Rl , R2 und R4 Widerstände von 50 kΩ verwendet . Einzel- ne PMOS-Transistoren wie der PMOS-Transistor 10 weisen dabei typischerweise eine Breite von 20 μm auf, während gestapelte PMOS-Transistoren wie die PMOS-Transistoren 16 und 17 typischerweise eine Breite von 40 μm pro Transistor aufweisen, um eine Treiberstärke entsprechend einem einzelnen 20 μm-PMOS- Transistor zu erreichen . Für die NMOS-Transistoren sind diese Werte typischerweise halbiert , d. h . eine Breite von 10 μm für einzelne NMOS-Transistoren wie den NMOS-Transistor 18 und 20 μm pro Transistor für gestapelte NMOS-Transistoren wie die NMOS-Transistoren 11 und 12. Die Gatelänge der Transistoren ist typischerweise die minimal bei dem j eweiligen Schaltungsdesign erlaubte .
Die als ESD-Schutzelement dienenden NMOS-Transistoren 4 und 5 weisen typischerweise eine Breite von 1 000 μm auf, dieser Wert wurde auch für die Simulationen verwendet .
Kurve 45 in Figur 5A zeigt den Verlauf des bei Anliegen eines ESD-Pulses an dem Anschluss 1 zwischen dem Anschluss 1 und dem Anschluss 2 fließenden Stromes I in Ampere über der Zeit t in us . Dieser Strom fließt größtenteils über die NMOS- Transistoren 4 und 5, ein kleinerer Anteil fließt auch wäh- rend der beschriebenen Schaltvorgange als Querstrom über die Treiberschaltung 3. Wie aus Figur 5A ersichtlich ist zunächst ein starkes ansteigen des Stromes gefolgt von einem verhältnismäßig langsamem Abfall zu sehen .
In Figur 5B ist der Verlauf der Spannung zwischen den Anschlüssen 1 und 2 (Kurve 46 ) bzw . der Versorgungsspannung 7 und dem Anschluss 2 (Kurve 47 ) gezeigt . In Figur 5C zeigt Kurve 48 den Verlauf der Spannung an dem Schaltungsknoten 9, Kurve 49 den Verlauf der Spannung an dem Spannungsknoten 15 und Kurve 50 den Verlauf der Spannung an dem Schaltungsknoten 8. Figur 5D zeigt schließlich in Kurve 51 den Verlauf der Spannung an dem Schaltungsknoten 13 , Kurve 52 den Verlauf der Spannung an dem Schaltungsknoten 14 , Kurve 53 den Verlauf der Spannung an dem Schaltungsknoten 19 und Kurve 54 den Verlauf der Spannung an dem Schaltungsknoten 20.
Ein Kreis markiert dabei die Stelle, an der die Kurven 53 und 54 , d . h . die Spannungen an den Schaltungsknoten 19 und 20 , auseinanderlaufen . Dieses Auseinanderlaufen rührt daher, dass mit den Zeitkonstanten der ersten und der zweiten Filterschaltung (RO x CO = Rl x Cl = 50 Nanosekunden) die Spannung an den Schaltungsknoten 8 und 9 wieder abfällt , wie dies auch in Kurven 48 und 50 zu sehen ist . Entsprechendes gilt auch für die vierte Filterschaltung mit der Kapazität C4 und dem Widerstand R4 , allerdings mit einer größeren Zeitkonstante, da C4 größer als Cl und C2 gewählt wurde . Dementsprechend steigt wie in Kurven 51 und 52 zu sehen auch die Spannung an den Schaltungsknoten 13 und 14 wieder an, was entsprechend zu dem in Kurven 53 und 54 zu sehenden Auseinanderlaufen der Gatespannungen der NMOS-Transistoren 4 und 5 , welche ja in dem Normalbetrieb der Schaltung verschieden sind, führt . Daher wird die Leitfähigkeit des NMOS-Transistors 5 schlechter, was zu einem entsprechenden Anstieg der Spannung zwischen dem An- schluss 1 und dem Anschluss 2 wie in Kurve 46 in Figur 5B gezeigt und auch zu einem entsprechenden Anstieg der Spannung zwischen der Versorgungsspannung 7 und dem Anschluss 2 wie in Kurve 47 gezeigt führt . Die Spannung zwischen dem Anschluss 1 und dem Anschluss 2 ( „Klemmenspannung" ) bleibt dabei j edoch stets unter 10 V . In diesem Fall muss die Schaltungsanordnung, insbesondere die NMOS-Transistoren 4 und 5 , derart dimensioniert sein, dass bei dieser Spannung keine Schädigung auftritt .
Wie bereits erläutert kann die Verwendung eines Rückkoppelpfades die effektive Zeitkonstante der Filterschaltungen vergrößern . Figuren 6A bis 6D zeigen dabei Strom- bzw . Span- nungsverläufe entsprechend den Figuren 5A bis 5D für die Schaltung von Figur 3 , d. h . mit Rückkoppelpfad . Kurve 55 in Figur βA zeigt dabei wiederum den zwischen den Anschlüssen 1 und 2 fließenden Strom bei Auftreten eines ESD-Pulses an dem Anschluss 1 , wobei Kurve 55 im Wesentlichen Kurve 45 aus Fi- gur 5A entspricht . Kurve 56 in Figur 6B zeigt entsprechend Kurve 46 aus Figur 5B den Verlauf der Spannung zwischen Anschluss 1 und Anschluss 2 , Kurve 57 entsprechend Kurve 47 den Verlauf der Spannung zwischen Versorgungsspannung 7 und Anschluss 2. Kurve 58 entspricht Kurve 48 , Kurve 59 Kurve 49 und Kurve 60 Kurve 50. Beim Vergleich der Figuren 6B bis 6D mit den Figuren 5B bis 5D ist zu beachten, dass die Span- nungsskalen unterschiedlich sind und in den Figuren 6B bis 6D insbesondere nur bis 5 V reichen .
Wie insbesondere aus Figuren 6C und 6D ersichtlich, laufen die Spannungen an den Schaltungsknoten 8 und 9 , d . h . an den Ausgängen der ersten Filterschaltung und der zweiten Filterschaltung, wie in Kurven 58 und 60 zu sehen, sowie die Spannungen 63 und 64 an den Gateanschlüssen der NMOS-Transistoren 4 und 5, wie durch einen Kreis in Figur 6D gekennzeichnet, erst zu einem wesentlich späteren Zeitpunkt als im Fall ohne Rückkopplung auseinander . Zudem nimmt die Spannung an dem Ga- teanschluss des NMOS-Transistors 5 , d . h . an dem Schaltungsknoten 20 , langsamer ab, so dass dieser Transistor länger leitend bleibt . Dementsprechend ist auch der Anstieg der Spannungen zwischen den Anschlüssen 1 und 2 sowie zwischen der Versorgungsspannung 7 und dem Anschluss 2 , wie er in Figur 5B zu sehen ist, nun nicht mehr zu beobachten, wie Figur 6B zeigt . Die Peakspannung zwischen den Anschlüssen 1 und 2 beträgt nun nur noch 4 , 8 V, was das gute Klemmenverhalten der Schaltungsanordnung bei transienten ESD-Pulsen zeigt . Die anhand der Simulationen demonstrierte Wirkung der erfindungsgemäßen Schaltungsanordnung wurde auch durch Messungen bestätigt .
Mit den dargestellten Schaltungen wird erreicht , dass die Gateoxide der verwendeten PMOS- und NMOS-Transistoren keine Degradation erfahren, wobei in dem Normalbetrieb der Schaltung feste Spannungen insbesondere an den Gateanschlüssen der Transistoren derart anliegen, dass zulässige Gate-Source- Spannungen, Gate-Drain-Spannungen bzw . Gate-Bulk-Spannungen nicht überschritten werden . Indem durch die Filterschaltungen zwischen dem Normalbetrieb der Schaltung und dem Anliegen einer elektrostatischen Entladung unterschieden wird, wird das Problem umgangen, das bei herkömmlichen ESD- Schutzschaltungsanordnungen fast kein Spielraum zwischen der - im vorliegenden Fall an dem Anschluss 1 - anliegenden erhöhten Versorgungsspannung und der maximal erlaubten Span- nung, bevor die Schutzschaltungsanordnung leitend werden muss , um eine Beschädigung der Gateoxide zu vermeiden, sehr gering ist . Die dargestellten Schaltungen erreichen für die typische Dauer eines ESD-Pulses die niedrigst möglichen Schwellenwerte für die Spannungen, welche die Schutzschaltung, insbesondere die NMOS-Transistoren 4 und 5, leitend schalten . Gleichzeitig werden wie durch die Simulationen demonstriert gute Werte für die Klemmenspannung, d. h . die Spannung zwischen dem Anschluss 1 und dem Anschluss 2 , er- reicht .
Die dargestellten Schaltungen sind lediglich als Beispiele für die vorliegende Erfindung zu verstehen, und es ist eine Vielzahl von Variationen denkbar . Beispielsweise können die Filterschaltungen auch anders als dargestellt ausgestaltete sein, wobei die in den Ausführungsbeispielen gezeigten Filterschaltungen sich durch eine einfache Realisierbarkeit auszeichnen . Die Treiberschaltung kann mehr oder weniger Treiberstufen umfassen als dargestellt . Prinzipiell ist auch Rea- lisierung mit vertauschten Polaritäten (inkl . Der Schutzelemente ) , d . h . NMOS- statt PMOS-Transistoren und umgekehrt, und entsprechend anders ausgestalteter Filterschaltungen ( zum Beispiel Tiefpassfilter statt Hochpassfilter und umgekehrt ) denkbar . Auch die Verwendung anderer oder zusätzlicher Schutzelemente ist möglich, z . B . eine Erweiterung auf drei gestapelte Schutzelemente . Schließlich ist die vorliegende Erfindung nicht auf die Anwendung in Schaltungen, welche einen 5 V- und einen 3, 3 V-Versorgungsspan-nungspegel bieten, begrenzt, sondern ist vorteilhaft prinzipiell einsetzbar, wenn eine ESD-Schutzschaltungsanordnung für einen Anschluss, an welchem in einem Normalbetrieb eine Spannung größer als eine allgemeine Versorgungsspannung der Schaltung anliegt, benötigt wird .

Claims

Patentansprüche
1. Schaltungsanordnung zum Schutz einer Schaltung ( 6 ) vor elektrostatischen Entladungen, mit einem ersten Schutzelement ( 4 ) und einem zweiten Schutz¬ element ( 5 ) , wobei ein erster Anschluss des ersten Schutzelements ( 4 ) mit einem zu schützenden Anschluss ( 1 ) der Schaltung ( 6) verschaltet ist, wobei ein zweiter Anschluss des ersten Schutzelement ( 4 ) mit einem ersten Anschluss des zweiten Schutzelements ( 5) verschaltet ist , wobei ein zweiter Anschluss des zweiten Schutzelements ( 5 ) mit einem ersten Potenzial ( 2 ) verschaltet ist, g e k e n n z e i c h n e t durch erste Filtermittel (Rl, Cl ; R7 , C5 ) , welche mit dem zu schützenden Anschluss ( 1 ) der Schaltung ( 6) und dem ersten Potenzial (2 ) verschaltet sind und derart ausgestaltet sind, dass sie an einem Ausgang ( 8 ) ein erstes Steuerpotenzial be- reitstellen, welches während eines Normalbetriebs der Schaltung einen ersten Wert annimmt , während es bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss ( 1 ) einen von dem ersten Wert verschiedenen Wert annimmt , durch zweite Filtermittel (R2 , C2 ; R8 , Cβ) , welche mit einem zweiten Potenzial ( 7 ) sowie mit dem zu schützenden Anschluss ( 1 ) der Schaltung ( 6) oder dem ersten Potenzial (2 ) verschaltet sind und derart ausgestaltet sind, dass sie an einem Ausgang ( 9) ein zweites Steuerpotenzial bereitstellen, welches während des Normalbetriebs der Schaltung einen zweiten Wert annimmt , während es bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss einen von dem zweiten Wert verschiedenen Wert annimmt , und durch Steuermittel ( 3 ) , welche mit dem Ausgang ( 8 ) der ersten Filtermittel (Rl , Cl ; R7 , C5 ) , dem Ausgang ( 9 ) der zweiten Filtermittel (R2 , C2 ; R8 , C6) , einem Steuereingang des ersten Schutzelements ( 4 ) und einem Steuereingang des zweiten Schutzelements ( 5 ) verschaltet sind und derart ausgestaltet sind, dass sie in Abhängigkeit von dem ersten Steuerpotenzial und dem zweiten Steuerpotenzial das erste Schutzelement ( 4 ) und das zweite Schutzelement ( 5 ) derart ansteuern, dass in einem Normalbetrieb der Schaltung zumindest das erste Schutzelement ( 4 ) oder das zweite Schutzelement ( 5 ) ein Sperrverhalten zwischen seinem ersten Anschluss und zweiten Anschluss aufweist , während bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss ( 1) sowohl das ers- te Schutzelement (4 ) als auch das zweite Schutzelement (5) zwischen seinem j eweiligen ersten Anschluss und seinem j eweiligen zweiten Anschluss leitend ist .
2. Schaltungsanordnung nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t, dass die ersten Filtermittel (Cl , Rl) und/oder die zweiten Filtermittel (R2 , C2 ) ein Hochpassfilter umfassen .
3. Schaltungsanordnung nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t, dass das Hochpassfilter eine Zeitkonstante aufweist, welche zwischen einer Anstiegzeit für elektrostatische Entladungen und einer Zeitkonstante, welche Veränderungen eines an dem zu schützenden Anschluss ( 1) anliegenden Signals beschreibt, liegt .
4. Schaltungsanordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass die Zeitkonstante des Hochpassfilters zwischen 5 Nanose- künden und 1 Mikrosekunde liegt .
5. Schaltungsanordnung nach einem der Ansprüche 2-4, d a d u r c h g e k e n n z e i c h n e t, dass das Hochpassfilter durch eine Kapazität (Cl, C2 ) und ei- nen Widerstand (Rl , R2 ) gebildet ist .
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die ersten Filtermittel (Cl , Rl ) und/oder die zweiten Filtermittel (R2 , C2 ) ein Tiefpassfilter umfassen .
7. Schaltungsanordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, dass das Tiefpassfilter eine Zeitkonstante aufweist, welche zwischen einer Anstiegzeit für elektrostatische Entladungen und einer Zeitkonstante, welche Veränderungen eines an dem zu schützenden Anschluss ( 1 ) anliegenden Signals beschreibt , liegt .
8. Schaltungsanordnung nach Anspruch 7 , d a d u r c h g e k e n n z e i c h n e t , dass die Zeitkonstante des Tiefpassfilters zwischen 5 Nanose- kunden und 1 Mikrosekunde liegt .
9. Schaltungsanordnung nach einem der Ansprüche 6-8, d a d u r c h g e k e n n z e i c h n e t, dass das Tiefpassfilter durch eine Kapazität (Cl , C2 ) und einen Widerstand (Rl , R2 ) gebildet wird .
10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Steuermittel (3 ) derart ausgestaltet sind, dass in dem Normalbetrieb der Schaltung eine Spannung zwischen dem j eweiligen ersten Anschluss des ersten Schutzelements ( 4 ) bzw . des zweiten Schutzelements (5 ) und dem Steueranschluss des ersten Schutzelements ( 4 ) bzw . des zweiten Schutzelements ( 5 ) sowie eine Spannung zwischen dem j eweiligen zweiten Anschluss des ersten Schutzelements ( 4 ) bzw . des zweiten Schutzelements ( 5 ) und dem Steueranschluss des ersten Schutzelements ( 4 ) bzw . des zweiten Schutzelements ( 5 ) und/oder eine Spannung zwischen dem Steueranschluss des ersten Schutz- elements ( 4 ) bzw . des zweiten Schutzelements ( 5 ) und einem Bulkanschluss des ersten Schutzelements ( 4 ) bzw . des zweiten Schutzelements ( 5 ) einen vorgegebenen Wert, welcher kleiner ist als ein maximal möglicher Spannungswert zwischen dem zu schützenden Anschluss ( 1 ) und dem ersten Potenzial (2 ) , nicht übersteigt .
11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Steuermittel (3) mindestens eine Treiberstufe ( 10,
11. 12 , 16, 17 , 18 , 25, 26, 27 , 28 , 29, 30 , 31 , 32 , 33 ) umfassen, wobei Eingänge einer Treiberstufe der mindestens einen Treiberstufe mit dem Ausgang der ersten Filtermittel (Cl , Rl ) und dem Ausgang der zweiten Filtermittel (C2 , R2 ) verschaltet sind und Ausgänge einer Treiberstufe der mindestens einen Treiberstufe mit den Steuereingängen des ersten Schutzelements ( 4 ) und des zweiten Schutzelements (5) verschaltet sind.
12. Schaltungsanordnung nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, dass die mindestens eine Treiberstufe einen ersten Treibertransistor und einen zweiten Treibertransistor ( 11 , 12 , 16, 17 ; 25 , 26, 29, 30, 31, 32 ) eines ersten Leitungstyps und einen dritten Treibertransistor ( 10 , 18 ; 27 , 28 , 33 ) eines zweiten Leitungstyps umfasst, wobei Eingänge der Treiberstufe mit j eweiligen Steueranschlüssen der Treibertransistoren verschaltet sind und ein erster Ausgang der Treiberstufe mit einem ersten Anschluss des ersten Treibertransistors und mit einem ersten Anschluss des zweiten Treibertransistors verschaltet ist und ein zweiter Ausgang der Treiberstufe mit einem zweiten Anschluss des ersten Treibertransistors und einem ersten Anschluss des dritten Treibertransistors verschaltet ist .
13. Schaltungsanordnung nach Anspruch 12 , d a d u r c h g e k e n n z e i c h n e t, dass ein zweiter Anschluss des zweiten Treibertransistors mit dem zu schützenden Anschluss ( 1 ) oder dem ersten Potenzial
( 2 ) verschaltet ist und ein zweiter Anschluss des dritten Treibertransistors mit dem j eweils anderen des zu schützenden
Anschlusses ( 1 ) oder des ersten Potenzials (2 ) verschaltet ist .
14. Schaltungsanordnung nach Anspruch 12 oder 13, d a d u r c h g e k e n n z e i c h n e t, dass die Treibertransistoren MOS-Transistoren sind .
15. Schaltungsanordnung nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, dass die ersten Filtermittel (Rl, Cl ; R7 , C5) , die zweiten Filtermittel (R2 , C2 ; R8 , Cβ) und die Steuermittel derart ausgestaltet sind, dass in dem Normalbetrieb der Schaltungsanordnung eine Gate-Source-Spannung der Treibertransistoren, eine Gate-Drain-Spannung der Treibertransistoren und/oder ei- ne Gate-Bulk-Spannung der Treibertransistoren einen jeweils vorgegebenen Wert nicht überschreitet .
16. Schaltungsanordnung nach einem der Ansprüche 11-15, d a d u r c h g e k e n n z e i c h n e t, dass die mindestens eine Treiberstufe eine Mehrzahl von Treiberstufen umfasst, wobei Eingänge einer ersten Treiberstufe der Mehrzahl von Treiberstufen mit dem Ausgang der ersten Filtermittel (Rl , R2 ; R7 , C5 ) und mit dem Ausgang der zweiten Filtermittel (R2 , C2 ; R8 , Cβ) verschaltet sind, wobei Eingänge der zweiten bis letzten Treiberstufe der Mehrzahl von Treiberstufen mit Ausgängen der j eweils vorhergehenden Treiberstufe verschaltet sind, und wobei Ausgänge der letzten Treiberstufe mit dem Steuereingang des ersten Schutzelements ( 4 ) und des zweiten Schutzelements ( 5 ) verschaltet sind .
17. Schaltungsanordnung nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, dass die Schaltungsanordnung weitere Filtermittel (R3, C3 , R4 , C4 , C7 , R9) umfasst , wobei ein Eingang einer Treiberstufe der Mehrzahl von Treiberstufen mit einem Ausgang der weiteren Filtermittel verschaltet ist .
18. Schaltungsanordnung nach einem der Ansprüche 11-17, d a d u r c h g e k e n n z e i c h n e t, dass der Steuereingang des ersten Schutzelements ( 4 ) und/oder des zweiten Schutzelements ( 5 ) über einen Rückkoppelpfad (21, 22 , 34 , 35 ) mit einem Eingang einer Treiberstufe der mindestens einen Treiberstufe verschaltet ist .
19. Schaltungsanordnung nach Anspruch 18 , d a d u r c h g e k e n n z e i c h n e t, dass der Rückkoppelpfad (21 , 22 ) eine Diode (23 , 24 ) umfasst, welche derart gepolt ist, dass eine Vorwärtskopplung in dem
Rückkoppelpfad unterdrückt wird.
20. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass das erste Schutzelement ( 4 ) und/oder das zweite Schutz- element ( 5 ) einen MOS-Transistor umfasst .
21. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass der Steueranschluss des ersten Schutzelements ( 4 ) und/oder der Steueranschluss des zweiten Schutzelements ( 5 ) über einen Pufferwiderstand (R5, R6) mit dem zweiten Potenzial (7 ) oder dem ersten Potenzial (2 ) verschaltet ist .
22. Schaltungsanordnung nach Anspruch 21. d a d u r c h g e k e n n z e i c h n e t, dass der Pufferwiderstand (R5 , Rβ) einen Widerstand größer als 10 kΩ aufweist .
23. Schaltungsanordnung nach einem der vorhergehenden An- Sprüche, d a d u r c h g e k e n n z e i c h n e t , dass der zu schützende Anschluss ( 1 ) ein Anschluss für Signale ist, welche bezüglich des ersten Potenzials (2 ) eine höhere Spannung aufweisen als das zweite Potenzial ( 7 ) bezüglich des ersten Potenzials (2 ) .
24. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass der zu schützende Anschluss ( 1 ) ein Anschluss für eine Versorgungsspannung ist .
25. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass der zu schützende Anschluss ein Anschluss für eine 5 V- Versorgungsspannung, das erste Potenzial ein Massepotenzial und das zweite Potenzial eine 3 , 3 V-Versorgungsspannung ist .
26. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Schaltungsanordnung zusammen mit der zu schützenden Schaltung ( 6 ) in einer integrierten Schaltung integriert ist .
27. Verfahren zum Ansteuern einer Schaltungsanordnung zum Schutz einer Schaltung ( 6) vor elektrostatischen Entladungen, wobei die Schaltungsanordnung ein erstes Schutzelement ( 4 ) und ein zweites Schutzelement ( 5 ) umfasst , wobei ein erster Anschluss des ersten Schutzelements ( 4 ) mit einem zu schützenden Anschluss ( 1 ) der Schaltung ( 6) verschaltet ist, wobei ein zweiter Anschluss des ersten Schutzelements ( 4 ) mit einem ersten Anschluss des zweiten Schutzelements ( 5) verschaltet ist , wobei ein zweiter Anschiuss des zweiten Schutzelements ( 5 ) mit einem ersten Potenzial (2 ) verschaltet ist , g e k e n n z e i c h n e t durch folgende Schritte :
- Filtern einer zwischen dem zu schützenden Anschluss ( 1) und dem ersten Potenzial ( 2 ) anliegenden Spannung, um ein erstes Steuerpotenzial zu erzeugen, welches während eines Normalbetriebs der Schaltung einen ersten Wert annimmt , während es bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss ( 1 ) einen von dem ersten Wert verschiedenen Wert annimmt, - Filtern einer zwischen einem zweiten Potenzial und dem zu schützenden Anschluss ( 1 ) oder dem ersten Potenzial (2 ) anliegenden Spannung, um ein zweites Steuerpotenzial zu erzeugen, welches während eines Normalbetriebs der Schaltung einen zweiten Wert annimmt , während es bei einem Auftreten einer elektrostatischen Entladung einen von dem zweiten Wert verschiedenen Wert annimmt, und
- Ansteuern des ersten Schutzelements und des zweiten Schutzelements in Abhängigkeit von dem ersten Steuerpotenzial und dem zweiten Steuerpotenzial derart , dass in dem Normalbetrieb der Schaltung zumindest das erste Schutzelement oder das zweite Schutzelement ( 5 ) ein Sperrverhalten zwischen seinem ersten Anschluss und seinem zweiten Anschluss aufweist, während bei einem Auftreten einer elektrostatischen Entladung an dem zu schützenden Anschluss ( 1 ) sowohl das erste Schutzele- ment ( 4 ) als auch das zweite Schutzelement ( 5) zwischen seinem j eweiligen ersten Anschluss und seinem j eweiligen zweiten Anschluss leitend ist .
28. Verfahren nach Anspruch 27, d a d u r c h g e k e n n z e i c h n e t, dass das Verfahren zur Ansteuerung der Schaltungsanordnung nach einem der Ansprüche 1-26 ausgestaltet ist .
PCT/EP2005/012690 2004-12-23 2005-11-28 Schaltungsanordnung und verfahren zum schutz einer schaltung vor elektrostatischen entladungen WO2006072292A1 (de)

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US11/766,993 US8059375B2 (en) 2004-12-23 2007-06-22 Circuit arrangement and method for the protection of a circuit against electrostatic discharges

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