CN114336559B - 静电放电电路 - Google Patents

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Abstract

一种静电放电电路，包括：第一晶体管，栅极与电源电压节点耦合，漏极与电源电压节点耦合，源极与接地电压节点耦合；第二晶体管，栅极与第一晶体管的漏极连接，源极与电源电压节点连接；第三晶体管和第四晶体管，第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，第三晶体管的漏极与第四晶体管的漏极以及与第二晶体管的漏极连接，第四晶体管的源极与接地电压节点连接；第五晶体管，栅极与第三晶体管的源极以及第二晶体管的漏极连接，漏极与电源电压节点连接；第六晶体管，栅极与第三晶体管的漏极以及第四晶体管的漏极连接，漏极与第五晶体管的源极连接，且第六晶体管的源极与接地电压节点连接。所述静电放电电路的效率得到提升。

Description

静电放电电路
技术领域
本发明涉及集成电路领域，尤其涉及一种静电放电电路。
背景技术
静电放电(Electro-Static discharge，简称ESD)是电子工业中需要长期提高技术水平的问题。
常见的静电放电模型包括：人体放电模型(Human Body Model，简称HBM)，即带电人体对器件放电，导致器件损坏；机器模型(Machine Model，简称MM)，即带电设备对器件放电，导致器件损坏；带电器件模型(Charged Device Model，简称CDM)，即带电器件直接对地放电。其中，带电器件模型的放电时间较快，小于10ns，因此需要较快速的静电放电保护电路来对静电现象做出迅速反应，从而及时泄放静电电流。
然而，现有的静电放电保护电路的响应时间较长，还需要提高静电放电保护电路的响应速度。
发明内容
本发明解决的技术问题是提供一种静电放电电路，以提高静电放电保护电路的响应速度。
为解决上述技术问题，本发明技术方案提供一种静电放电电路，包括：第一晶体管，所述第一晶体管的栅极与电源电压节点耦合，所述第一晶体管的漏极与电源电压节点耦合，所述第一晶体管的源极与接地电压节点耦合；第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，所述第二晶体管的源极与电源电压节点连接；第三晶体管和第四晶体管，所述第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，所述第三晶体管的漏极与第四晶体管的漏极连接，且所述第三晶体管的源极与所述第二晶体管的漏极连接，所述第四晶体管的源极与接地电压节点连接；第五晶体管，所述第五晶体管的栅极与所述第三晶体管的源极以及第二晶体管的漏极连接，所述第五晶体管的漏极与所述电源电压节点连接；第六晶体管，所述第六晶体管的栅极与所述第三晶体管的漏极以及第四晶体管的漏极连接，所述第六晶体管的漏极与所述第五晶体管的源极连接，且所述第六晶体管的源极与接地电压节点连接。
可选的，所述第五晶体管的栅极还与电源电压节点耦合。
可选的，还包括：第一电容器，所述第一电容器的一端与电源电压节点连接，所述第一电容器另一端与第一晶体管的栅极连接。
可选的，还包括：第一电阻器，所述第一电阻器的一端与电源电压节点连接，所述第一电阻器的另一端与第一晶体管的漏极连接。
可选的，还包括：第二电阻器，所述第二电阻器的一端与第一电容器连接，所述第二电阻器的另一端与第三晶体管的栅极以及第四晶体管的栅极连接。
可选的，还包括：第二电容器，所述第二电容器的一端与接地电压节点连接，所述第二电容器的另一端与第二电阻器连接。
可选的，所述第一晶体管包括N型晶体管；所述第二晶体管包括P型晶体管；所述第三晶体管包括P型晶体管；所述第四晶体管包括N型晶体管；所述第五晶体管包括N型晶体管；所述第六晶体管包括N型晶体管。
可选的，所述第一晶体管的阈值电压范围为0.5伏～1伏；所述第二晶体管的阈值电压范围为0.5伏～1伏；所述第三晶体管的阈值电压范围为0.5伏～1伏；所述第四晶体管的阈值电压范围为0.5伏～1伏；所述第五晶体管的阈值电压范围为0.5伏～1伏；所述第六晶体管的阈值电压范围为0.5伏～1伏。
可选的，所述电源电压节点为静电输入端；所述接地节点为静电输出端。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的静电放电电路，所述第一晶体管、第二晶体管和第五晶体管与电源电压节点构成一个回路，所述第一晶体管、第三晶体管和第六晶体管与接地电压节点构成一个回路，两个回路能够并行使第五晶体管和第六晶体管导通，使得静电电荷能够在接地电压节点释放。两个回路能够并行使第五晶体管和第六晶体管导通，从而所述第五晶体管和第六晶体管导通的响应时间缩短，所述静电放电电路的导通速度较快，能够提高静电放电的能力；另外，两个回路能够并行，从而所述放电电路的导通电阻较小，使得所述放电电路的压降较小，同时使得第五晶体管和第六晶体管开启的更充分，从而所述静电放电电路的泄放容量增大。
进一步，所述放电电路还包括：与电源电压节点以及第一晶体管的栅极连接的第一电容器，与电源电压节点以及第一晶体管的漏极连接的第一电阻器；与第一电容器连接的第二电阻器，与接地电压节点连接的第二电容器，且第一晶体管的源极与所述第二电阻器和第二电容器连接。从而两个并行回路的导通均只经过了一个RC的响应时间，因此，所述放电电路的响应速度较快，导通电阻较小，所述静电放电电路的泄放容量增大，从而提高了所述电路的静电放电的能力。
进一步，所述第五晶体管的栅极还与电源电压节点耦合，因此所述第五晶体管能够被电源电压节点的电压导通，从而能够缩短第五晶体管的导通时间，提高了电路的导通效率。
进一步，所述第一晶体管为N型晶体管，所述第二晶体管包括P型晶体管；所述第三晶体管包括P型晶体管；所述第四晶体管包括N型晶体管；所述第五晶体管包括N型晶体管；所述第六晶体管包括N型晶体管。因此，在电源电压节点输入静电电荷后，在第一晶体管加载了高电平电压，使得第一晶体管先导通，所述第一晶体管导通后，使得所述第二晶体管与第三晶体管接入了接地电压节点的低电平电压，使得所述第二晶体管与第三晶体管T3导通，所述第二晶体管与第三晶体管导通后，使得所述第五晶体管T5和第六晶体管接入了电源电压节点的高电平电压，从而所述第五晶体管和第六晶体管也导通，所述第五晶体管和第六晶体管之后，所述静电电荷在接地电压节点完成泄放。
附图说明
图1是一实施例中静电放电电路的示意图；
图2是本发明一实施例中静电放电电路的示意图；
图3是本发明另一实施例中静电放电电路的示意图。
具体实施方式
如背景技术所述，现有的静电放电保护电路的响应时间较长。现结合具体的实施例进行分析说明。
图1是一实施例中静电放电电路的示意图。
请参考图1，所述静电放电电路包括：第一晶体管T1和第二晶体管T2，所述第一晶体管T1的栅极以及第二晶体管T2的栅极与电源电压节点VDD耦合，所述第一晶体管T1的源极与电源电压节点VDD连接，所述第二晶体管T2的漏极与所述第一晶体管T1的漏极连接；第三晶体管T3，所述第三晶体管T3的栅极与第二晶体管T2的漏极和所述第一晶体管T1的漏极连接，所述第三晶体管T3的漏极与电源电压节点VDD连接，所述第三晶体管T3的源极与第二晶体管T2的源极连接；与电源电压节点VDD连接的第一电阻器R1和第一电容器C1，所述第一晶体管T1的栅极以及第二晶体管T2的栅极与第一电阻器R1和第一电容器C1连接，且所述第二晶体管T2的源极与所述第一电容器C1连接；第四晶体管T4和第五晶体管T5，所述第四晶体管T4的源极与第二晶体管T2的源极连接，所述第五晶体管T5的漏极与第四晶体管T4的漏极连接，所述第五晶体管T5的源极与接地电压节点VSS连接；第六晶体管T6，所述第六晶体管T6的栅极与第五晶体管T5的漏极以及第四晶体管T4的漏极连接，所述第六晶体管T6的漏极与第三晶体管T3的源极连接，所述第六晶体管T6的源极与接地电压节点VSS连接；与第一电容器C1连接的第二电阻器R2和第二电容器C2，所述第二电容器C2与接地电压节点VSS连接，所述第四晶体管T4的栅极和第五晶体管T5的栅极与第二电阻器R2和第二电容器C2连接。
所述静电放电电路中，所述第一晶体管T1和第二晶体管T2构成反相器，所述第四晶体管T4和第五晶体管T5构成反相器，所述第一晶体管T1为P型晶体管，所述第二晶体管T2为N型晶体管，所述第四晶体管T4为P型晶体管，所述第五晶体管T5为N型晶体管，所述第三晶体管T3为N型晶体管，所述第六晶体管T6为N型晶体管。在电源电压节点VDD输入静电电荷后，使所述第三晶体管T3和第六晶体管T6导通以在接地电压节点VSS泄放静电电荷。
其中，所述电路中，所述第一晶体管T1、第三晶体管T3和电源电压节点VDD构成一个回路，所述第四晶体管T4、第六晶体管T6和接地电压节点VSS构成一个回路，所述电路需要先导通第一晶体管T1和第三晶体管T3，才能导通第四晶体管T4和第六晶体管T6，导通第一晶体管T1和第三晶体管T3需要经过R1C1的响应时间，导通第四晶体管T4和第六晶体管T6需要经过R2C2的响应时间，因此，导通所述第三晶体管T3和第六晶体管T6需要R1C1+R2C2的响应时间，响应时间较长，不适合放电时间较快的静电放电模型，例如带电器件模型(CDM)，从而导致静电电流不能及时泄放，使得器件受到损伤。
为了解决上述问题，本发明技术方案提供一种静电放电电路，所述第一晶体管、第二晶体管和第五晶体管与电源电压节点构成一个回路，所述第一晶体管、第三晶体管和第六晶体管与接地电压节点构成一个回路，两个回路能够并行使第五晶体管和第六晶体管导通，使得静电电荷能够在接地电压节点释放。两个回路能够并行使第五晶体管和第六晶体管导通，从而所述第五晶体管和第六晶体管导通的响应时间缩短，所述静电放电电路的导通速度较快，能够提高静电放电的能力。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明一实施例中静电放电电路的示意图。
请参考图2，包括：第一晶体管T1，所述第一晶体管T1的栅极与电源电压节点VDD耦合，所述第一晶体管T1的漏极与电源电压节点VDD耦合，所述第一晶体管T1的源极与接地电压节点VSS耦合；
第二晶体管T2，所述第二晶体管T2的栅极与所述第一晶体管T1的漏极连接，所述第二晶体管T2的源极与电源电压节点VDD连接；
第三晶体管T3和第四晶体管T4，所述第三晶体管T3的栅极以及第四晶体管T4的栅极与第一晶体管T1的源极连接，所述第三晶体管T3的漏极与第四晶体管T4的漏极连接，且所述第三晶体管T3的源极与所述第二晶体管T2的漏极连接，所述第四晶体管T4的源极与接地电压节点VSS连接；
所述第三晶体管T3和第四晶体管T4构成反相器，在本实施例中，所述第四晶体管T4起到稳定电路的作用，使得所述静电放电电路在非静电输入的情况下也能保持导通状态，使得整体电路不易发生漏电的情况。
第五晶体管T5，所述第五晶体管T5的栅极与所述第三晶体管T3的源极以及第二晶体管T2的漏极连接，所述第五晶体管T5的漏极与所述电源电压节点VDD连接；
第六晶体管T6，所述第六晶体管T6的栅极与所述第三晶体管T3的漏极以及第四晶体管T4的漏极连接，所述第六晶体管T6的漏极与所述第五晶体管T5的源极连接，且所述第六晶体管T6的源极与接地电压节点VSS连接。
在本实施例中，还包括：第一电容器C1，所述第一电容器C1的一端与电源电压节点VDD连接，所述第一电容器C1另一端与第一晶体管T1的栅极连接。
所述第一电容器C1用于读出电源电压节点VDD的电位。
在本实施例中，还包括：第一电阻器R1，所述第一电阻器R1的一端与电源电压节点VDD连接，所述第一电阻器R1的另一端与第一晶体管T1的漏极连接。
所述第一电阻器R1起到保护作用，避免第一晶体管T1和第二晶体管T2直接接到电源电压节点VDD时，电源电压节点VDD电压过大时容易击穿所述第一晶体管T1和第二晶体管T2的情况。
所述第一晶体管T1、第二晶体管T2和第五晶体管T5与电源电压节点VDD构成一个回路，所述回路具有第一电阻器R1和第一电容器C1的R1C1的响应时间。
在本实施例中，还包括：第二电阻器R2，所述第二电阻器R2的一端与第一电容器C1连接，所述第二电阻器R2的另一端与第三晶体管T3的栅极以及第四晶体管T4的栅极连接；第二电容器C2，所述第二电容器C2的一端与接地电压节点VSS连接，所述第二电容器C2的另一端与第二电阻器R2连接。
所述第一晶体管T1、第三晶体管T3和第六晶体管T6与接地电压节点VSS构成一个回路，所述回路具有第二电阻器R2和第二电容器C2的R2C2的响应时间。
在本实施例中，所述电源电压节点VDD为静电输入端，所述静电输入端用于输入器件产生的静电电荷；所述接地节点VSS为静电输出端，所述静电输出端接地，用于泄放静电电荷。
在本实施例中，所述第一晶体管T1包括N型晶体管；所述第二晶体管T2包括P型晶体管；所述第三晶体管T3包括P型晶体管；所述第四晶体管T4包括N型晶体管；所述第五晶体管T5包括N型晶体管；所述第六晶体管T6包括N型晶体管。
在本实施例中，所述第一晶体管T1的阈值电压范围为0.5伏～1伏；所述第二晶体管T2的阈值电压范围为0.5伏～1伏；所述第三晶体管T3的阈值电压范围为0.5伏～1伏；所述第四晶体管T4的阈值电压范围为0.5伏～1伏；所述第五晶体管T5的阈值电压范围为0.5伏～1伏；所述第六晶体管T6的阈值电压范围为0.5伏～1伏。
因此，在电源电压节点VDD输入静电电荷后，在第一晶体管T1加载了高电平电压，使得第一晶体管T1先导通，所述第一晶体管T1导通后，使得所述第二晶体管T2与第三晶体管T3接入了接地电压节点VSS的低电平电压，使得所述第二晶体管T2与第三晶体管T3导通，所述第二晶体管T2与第三晶体管T3导通后，使得所述第五晶体管T5和第六晶体管T6接入了电源电压节点VDD的高电平电压，从而所述第五晶体管T5和第六晶体管T6也导通，所述第五晶体管T5和第六晶体管T6之后，所述静电电荷在接地电压节点VSS完成泄放。
所述静电放电电路，所述第一晶体管T1、第二晶体管T2和第五晶体管T5与电源电压节点VDD构成一个回路，所述第一晶体管T1、第三晶体管T3和第六晶体管T6与接地电压节点VSS构成一个回路，两个回路能够并行使第五晶体管T5和第六晶体管T6导通，使得静电电荷能够在接地电压节点VSS释放。两个回路能够并行使第五晶体管T5和第六晶体管T6导通，从而所述第五晶体管T5和第六晶体管T6导通的响应时间缩短，所述静电放电电路的导通速度较快，能够提高静电放电的能力；另外，两个回路能够并行，从而所述放电电路的导通电阻较小，使得所述放电电路的压降较小，同时使得第五晶体管T5和第六晶体管T6开启的更充分，从而所述静电放电电路的泄放容量增大。
进一步，所述放电电路还包括：与电源电压节点VDD以及第一晶体管T1的栅极连接的第一电容器C1，与电源电压节点VDD以及第一晶体管T1的漏极连接的第一电阻器R1；与第一电容器C1连接的第二电阻器R2，与接地电压节点VSS连接的第二电容器C2，且第一晶体管T1的源极与所述第二电阻器R2和第二电容器C2连接。从而两个并行回路的导通均只经过了一个RC的响应时间，因此，所述放电电路的响应速度较快，导通电阻较小，所述静电放电电路的泄放容量增大，从而提高了所述电路的静电放电的能力。
图3是本发明另一实施例中静电放电电路的示意图。
请参考图3，图3为在图2基础上的示意图，包括：第一晶体管T1，所述第一晶体管T1的栅极与电源电压节点VDD耦合，所述第一晶体管T1的漏极与电源电压节点VDD耦合，所述第一晶体管T1的源极与接地电压节点VSS耦合；
第二晶体管T2，所述第二晶体管T2的栅极与所述第一晶体管T1的漏极连接，所述第二晶体管T2的源极与电源电压节点连接；
第三晶体管T3和第四晶体管T4，所述第三晶体管T3的栅极以及第四晶体管T4的栅极与第一晶体管T1的源极连接，所述第三晶体管T3的漏极与第四晶体管T4的漏极连接，且所述第三晶体管T3的源极与所述第二晶体管T2的漏极连接，所述第四晶体管T4的源极与接地电压节点VSS连接；
所述第三晶体管T3和第四晶体管T4构成反相器，在本实施例中，所述第四晶体管T4起到稳定电路的作用，使得所述静电放电电路在非静电输入的情况下也能保持导通状态，使得整体电路不易发生漏电的情况。
第五晶体管T5，所述第五晶体管T5的栅极与所述第三晶体管T3的源极以及第二晶体管T2的漏极连接，所述第五晶体管T5的漏极与所述电源电压节点VDD连接；
第六晶体管T6，所述第六晶体管T6的栅极与所述第三晶体管T3的漏极以及第四晶体管T4的漏极连接，所述第六晶体管T6的漏极与所述第五晶体管T5的源极连接，且所述第六晶体管T6的源极与接地电压节点VSS连接。
在本实施例中，所述第五晶体管T5的栅极还与电源电压节点VDD耦合。
所述第五晶体管T5的栅极还与电源电压节点VDD耦合，因此所述第五晶体管T5能够被电源电压节点VDD的电压导通，从而能够缩短第五晶体管T5的导通时间，提高了电路的导通效率。
在本实施例中，还包括：第一电容器C1，所述第一电容器C1的一端与电源电压节点VDD连接，所述第一电容器C1另一端与第一晶体管T1的栅极连接。
所述第一电容器C1用于读出电源电压节点VDD的电位。
在本实施例中，还包括：第一电阻器R1，所述第一电阻器R1的一端与电源电压节点VDD连接，所述第一电阻器R1的另一端与第一晶体管T1的漏极连接。
所述第一电阻器R1起到保护作用，避免第一晶体管T1和第二晶体管T2直接接到电源电压节点VDD时，电源电压节点VDD电压过大时容易击穿所述第一晶体管T1和第二晶体管T2的情况。
所述第一晶体管T1、第二晶体管T2和第五晶体管T5与电源电压节点VDD构成一个回路，所述回路具有第一电阻器R1和第一电容器C1的R1C1的响应时间。
在本实施例中，还包括：第二电阻器R2，所述第二电阻器R2的一端与第一电容器C1连接，所述第二电阻器R2的另一端与第三晶体管T3的栅极以及第四晶体管T4的栅极连接；第二电容器C2，所述第二电容器C2的一端与接地电压节点VSS连接，所述第二电容器C2的另一端与第二电阻器R2连接。
所述第一晶体管T1、第三晶体管T3和第六晶体管T6与接地电压节点VSS构成一个回路，所述回路具有第二电阻器R2和第二电容器C2的R2C2的响应时间。
在本实施例中，所述电源电压节点VDD为静电输入端；所述接地节点VSS为静电输出端。
在本实施例中，所述第一晶体管T1包括N型晶体管；所述第二晶体管T2包括P型晶体管；所述第三晶体管T3包括P型晶体管；所述第四晶体管T4包括N型晶体管；所述第五晶体管T5包括N型晶体管；所述第六晶体管T6包括N型晶体管。
因此，在电源电压节点VDD输入静电电荷后，在第一晶体管T1加载了高电平电压，使得第一晶体管T1先导通，所述第一晶体管T1导通后，使得所述第二晶体管T2与第三晶体管T3接入了接地电压节点VSS的低电平电压，使得所述第二晶体管T2与第三晶体管T3导通，所述第二晶体管T2与第三晶体管T3导通后，使得所述第五晶体管T5和第六晶体管T6接入了电源电压节点VDD的高电平电压，从而所述第五晶体管T5和第六晶体管T6也导通，所述第五晶体管T5和第六晶体管T6之后，所述静电电荷在接地电压节点VSS完成泄放。
所述静电放电电路，所述第一晶体管T1、第二晶体管T2和第五晶体管T5与电源电压节点VDD构成一个回路，所述第一晶体管T1、第三晶体管T3和第六晶体管T6与接地电压节点VSS构成一个回路，两个回路能够并行使第五晶体管T5和第六晶体管T6导通，使得静电电荷能够在接地电压节点VSS释放。两个回路能够并行使第五晶体管T5和第六晶体管T6导通，从而所述第五晶体管T5和第六晶体管T6导通的响应时间缩短，所述静电放电电路的导通速度较快，能够提高静电放电的能力；另外，两个回路能够并行，从而所述放电电路的导通电阻较小，使得所述放电电路的压降较小，同时使得第五晶体管T5和第六晶体管T6开启的更充分，从而所述静电放电电路的泄放容量增大。
进一步，所述放电电路还包括：与电源电压节点VDD以及第一晶体管T1的栅极连接的第一电容器C1，与电源电压节点VDD以及第一晶体管T1的漏极连接的第一电阻器R1；与第一电容器C1连接的第二电阻器R2，与接地电压节点VSS连接的第二电容器C2，且第一晶体管T1的源极与所述第二电阻器R2和第二电容器C2连接。从而两个并行回路的导通均只经过了一个RC的响应时间，因此，所述放电电路的响应速度较快，导通电阻较小，所述静电放电电路的泄放容量增大，从而提高了所述电路的静电放电的能力。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种静电放电电路，其特征在于，包括：
第一晶体管，所述第一晶体管的栅极与电源电压节点耦合，所述第一晶体管的漏极与电源电压节点耦合，所述第一晶体管的源极与接地电压节点耦合；
第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，所述第二晶体管的源极与电源电压节点连接；
第三晶体管和第四晶体管，所述第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，所述第三晶体管的漏极与第四晶体管的漏极连接，且所述第三晶体管的源极与所述第二晶体管的漏极连接，所述第四晶体管的源极与接地电压节点连接；
第五晶体管，所述第五晶体管的栅极与所述第三晶体管的源极以及第二晶体管的漏极连接，所述第五晶体管的漏极与所述电源电压节点连接；
第六晶体管，所述第六晶体管的栅极与所述第三晶体管的漏极以及第四晶体管的漏极连接，所述第六晶体管的漏极与所述第五晶体管的源极连接，且所述第六晶体管的源极与接地电压节点连接。
2.如权利要求1所述的静电放电电路，其特征在于，所述第五晶体管的栅极还与电源电压节点耦合。
3.如权利要求1所述的静电放电电路，其特征在于，还包括：第一电容器，所述第一电容器的一端与电源电压节点连接，所述第一电容器另一端与第一晶体管的栅极连接。
4.如权利要求3所述的静电放电电路，其特征在于，还包括：第一电阻器，所述第一电阻器的一端与电源电压节点连接，所述第一电阻器的另一端与第一晶体管的漏极连接。
5.如权利要求1所述的静电放电电路，其特征在于，还包括：第二电阻器，所述第二电阻器的一端与第一电容器连接，所述第二电阻器的另一端与第三晶体管的栅极以及第四晶体管的栅极连接。
6.如权利要求5所述的静电放电电路，其特征在于，还包括：第二电容器，所述第二电容器的一端与接地电压节点连接，所述第二电容器的另一端与第二电阻器连接。
7.如权利要求1所述的静电放电电路，其特征在于，所述第一晶体管包括N型晶体管；所述第二晶体管包括P型晶体管；所述第三晶体管包括P型晶体管；所述第四晶体管包括N型晶体管；所述第五晶体管包括N型晶体管；所述第六晶体管包括N型晶体管。
8.如权利要求7所述的静电放电电路，其特征在于，所述第一晶体管的阈值电压范围为0.5伏～1伏；所述第二晶体管的阈值电压范围为0.5伏～1伏；所述第三晶体管的阈值电压范围为0.5伏～1伏；所述第四晶体管的阈值电压范围为0.5伏～1伏；所述第五晶体管的阈值电压范围为0.5伏～1伏；所述第六晶体管的阈值电压范围为0.5伏～1伏。
9.如权利要求1所述的静电放电电路，其特征在于，所述电源电压节点为静电输入端；所述接地电压节点为静电输出端。
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