CN106356034A - 一种驱动电路、阵列基板及液晶显示器 - Google Patents

一种驱动电路、阵列基板及液晶显示器 Download PDF

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CN106356034A CN201611039509.2A CN201611039509A CN106356034A CN 106356034 A CN106356034 A CN 106356034A CN 201611039509 A CN201611039509 A CN 201611039509A CN 106356034 A CN106356034 A CN 106356034A
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    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Abstract

一种驱动电路包括第一至第六晶体管、高电平端、低电平端，第一晶体管的栅极作为第一时钟信号端，第一晶体管的漏极作为电压输入端，第一晶体管的源极连接至第二、第三、第六晶体管的漏极、栅极及栅极，第二晶体管的栅极作为第三时钟信号端，第二晶体管的源极连接至高电平端，第三晶体管的漏极连接至第四、第五晶体管的源极、栅极，第三晶体管的源极连接高电平端，第四晶体管的栅极作为第三时钟信号端，第三晶体管的漏极连接低电平端，第五晶体管的漏极连接高电平端，第五晶体管的源极连接至第六晶体管的漏极(电压输出端)，第六晶体管的源极作为第二时钟信号端，所述电压输出端输出输入电压经过位移后的电压信号。本发明节省制程，提供生产效率。

Description

一种驱动电路、阵列基板及液晶显示器
技术领域
本发明涉及一种显示技术领域，尤其是涉及一种驱动电路、阵列基板及液晶显示器。
背景技术
GOA(Gate Driver On Array，阵列基板行驱动技术)能让栅极电路集成在阵列基板上，这样可以省去栅极电位信号的集成芯片。对于柔性OLED显示器，由于需要补偿阈值电压及迁移率，因此需要更多的栅极信号，这样，从外部集成电路提供栅极信号变得非常困难。
发明内容
本发明的目的在于提供一种驱动电路，以简化及节省制程，提高生产效率。
本发明的另一目的在于提供一种液晶显示器。
为了实现上述目的，本发明实施方式提供如下技术方案：
本发明提供一种驱动电路，设置于液晶显示器的阵列基板上，用于对输入电压进行位移，所述驱动电路包括第一至第六晶体管、高电平端、低电平端，所述第一至第六晶体管为PMOS晶体管，所述第一晶体管的栅极作为第一时钟信号端，所述第一晶体管的漏极作为电压输入端接收输入电压，所述第一晶体管的源极连接至所述第二晶体管的漏极、所述第三晶体管的栅极及所述第六晶体管的栅极，所述第二晶体管的栅极作为第三时钟信号端，所述第二晶体管的源极连接至高电平端，所述第三晶体管的漏极连接至所述第四晶体管的源极及第五晶体管的栅极，所述第三晶体管的源极连接高电平端，所述第四晶体管的栅极也作为所述第三时钟信号端，所述第三晶体管的漏极连接低电平端，所述第五晶体管的漏极连接所述高电平端，所述第五晶体管的源极连接至所述第六晶体管的漏极，所述第六晶体管的源极作为第二时钟信号端，所述第六晶体管的漏极作为电压输出端，所述电压输出端在所述第一至第三时钟信号端的第一至第三时钟信号作用下输出输入电压经过位移后的电压信号。
其中，第一至第三时钟信号中，其中一个时钟信号为低电平时，其他两个时钟信号为高电平。
其中，所述驱动电路还包括第七晶体管，所述第七晶体管为PMOS型晶体管，所述第七晶体管的栅极连接低电平端，所述第七晶体管的漏极连接至所述第二晶体管的漏极，所述第七晶体管的源极连接所述第六晶体管的栅极。
其中，所述驱动电路还包括第一电容，所述第一电容连接至所述第四晶体管的源极与漏极之间，或所述第一电容连接至所述第五晶体管的栅极与漏极之间。
其中，所述驱动电路还包括第二电容，所述第二电容连接至所述第六晶体管的栅极与漏极之间。
本发明提供一种阵列基板，包括基板及依次从上到下排布在所述基板上的N个驱动电路，第2N-1个的驱动电路的输出电压端连接至第2N个驱动电路的电压输入端，N是自然数，其中，从第一驱动电路开始每三个驱动电路形成一个驱动单元，每一驱动电路包括第一至第六晶体管、高电平端、低电平端，所述第一至第六晶体管为PMOS晶体管，所述第一晶体管的栅极作为第一时钟信号端，所述第一晶体管的漏极作为输入电压端，所述第一晶体管的源极连接至所述第二晶体管的漏极、所述第三晶体管的栅极及所述第六晶体管的栅极，所述第二晶体管的栅极作为第三时钟信号端，所述第二晶体管的源极连接至高电平端，所述第三晶体管的漏极连接至所述第四晶体管的源极及第五晶体管的栅极，所述第三晶体管的源极连接高电平端，所述第四晶体管的栅极也作为所述第三时钟信号端，所述第三晶体管的漏极连接低电平端，所述第五晶体管的漏极连接所述高电平端，所述第五晶体管的源极连接至所述第六晶体管的漏极，所述第六晶体管的源极作为第二时钟信号端，所述第六晶体管的漏极作为输出电压端，其中，第一个驱动电路的第一至第三时钟信号端分别接收第一至第三时钟信号，第二个驱动电路的第一至第三时钟信号端分别接收第二、第三及第一时钟信号，第三个驱动电路的第一至第三时钟信号端分别接收第三、第一及第二时钟信号，每一输出电压端均在第一至第三时钟信号作用下输出相应的输入电压经过位移后的电压信号。
其中，所述驱动电路还包括第七晶体管，所述第七晶体管为PMOS型晶体管，所述第七晶体管的栅极连接低电平端，所述第七晶体管的漏极连接至所述第二晶体管的漏极，所述第七晶体管的源极连接所述第六晶体管的栅极。
其中，所述驱动电路还包括第一电容，所述第一电容连接至所述第四晶体管的源极与漏极之间，或所述第一电容连接至所述第五晶体管的栅极与漏极之间。
其中，所述驱动电路还包括第二电容，所述第二电容连接至所述第六晶体管的栅极与漏极之间。
本发明提供一种液晶显示器，包括上述阵列基板。
本发明实施例具有如下优点或有益效果：
本发明的一种驱动电路，设置于液晶显示器的阵列基板上，用于对输入电压进行位移，所述驱动电路包括第一至第六晶体管、高电平端、低电平端，所述第一至第六晶体管为PMOS晶体管，所述第一晶体管的栅极作为第一时钟信号端，所述第一晶体管的漏极作为电压输入端接收输入电压，所述第一晶体管的源极连接至所述第二晶体管的漏极、所述第三晶体管的栅极及所述第六晶体管的栅极，所述第二晶体管的栅极作为第三时钟信号端，所述第二晶体管的源极连接至高电平端，所述第三晶体管的漏极连接至所述第四晶体管的源极及第五晶体管的栅极，所述第三晶体管的源极连接高电平端，所述第四晶体管的栅极也作为所述第三时钟信号端，所述第三晶体管的漏极连接低电平端，所述第五晶体管的漏极连接所述高电平端，所述第五晶体管的源极连接至所述第六晶体管的漏极，所述第六晶体管的源极作为第二时钟信号端，所述第六晶体管的漏极作为电压输出端，所述电压输出端在所述第一至第三时钟信号端的第一至第三时钟信号作用下输出输入电压经过位移后的电压信号。因此，在多级行驱动电路中，可以利用上一级的输出电压作为下一级的输入电压，从而可以将栅极控制信号集成在阵列基板上，省去了外部行驱动芯片，进而减小液晶显示器的边框尺寸。同时，所述驱动电路结构简单，从而节省制程，提供生产效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明第一方案第一实施例提供的一种驱动电路的电路图。
图2是时钟信号、电压输入信号及电压输出信号的时序图。
图3是本发明第一方案第二实施例提供的一种驱动电路的电路图。
图4是本发明第二方案实施例提供的一种阵列基板的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
此外，以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本发明，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸地连接，或者一体地连接；可以是机械连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。若本说明书中出现“工序”的用语，其不仅是指独立的工序，在与其它工序无法明确区别时，只要能实现该工序所预期的作用则也包括在本用语中。另外，本说明书中用“～”表示的数值范围是指将“～”前后记载的数值分别作为最小值及最大值包括在内的范围。在附图中，结构相似或相同的用相同的标号表示。
请参阅图1，本发明第一方案实施例提供一种驱动电路100。所述驱动电路100设置于液晶显示器的阵列基板上，用于对输入电压IN进行位移。所述驱动电路100也可以称之为GOA电路。
所述驱动电路100包括第一至第六晶体管T1-T6、高电平端VGH、低电平端VGL，所述第一至第六晶体管T1-T6为PMOS晶体管，所述第一晶体管T1的栅极作为第一时钟信号端CK1接收第一时钟信号，所述第一晶体管T1的漏极作为输入电压端IN接收输入，所述第一晶体管T1的源极连接至所述第二晶体管T2的漏极、所述第三晶体管T3的栅极及所述第六晶体管T6的栅极，所述第二晶体管T2的栅极作为第三时钟信号端CK3接收第三时钟信号，所述第二晶体管T2的源极连接至高电平端VGH，所述第三晶体管T3的漏极连接至所述第四晶体管T4的源极及第五晶体管T5的栅极，所述第三晶体管T3的源极连接高电平端VGH，所述第四晶体管T4的栅极也作为第三时钟信号端CK3接收第三时钟信号，所述第三晶体管T3的漏极连接低电平端VGL，所述第五晶体管T5的漏极连接所述高电平端VGH，所述第五晶体管T5的源极连接至所述第六晶体管T6的漏极，所述第六晶体管T6的源极作为第二时钟信号端CK2接收第二时钟信号，所述第六晶体管T6的漏极作为电压输出端OUT，所述输出电压端OUT在所述第一至第三时钟信号端CK1-CK3的第一至第三时钟信号作用下输出输入电压经过位移后的电压信号。
需要说明的是，第一至第三时钟信号中，其中一个时钟信号为低电平时，其他两个时钟信号为高电平。
请参阅图2，当输入电压IN及第一时钟信号CK1为低电平，第二及第三时钟信号CK2及CK3为高电平时，所述第一、第三、第六晶体管T1、T3及T6打开，所述第二、第四及第五晶体管T2、T4及T5关闭，第六晶体管T6的栅极为低电平，所述电压输出端OUT输出第二时钟信号CK2，此时为高电平。当输入电压IN及第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，所述第三时钟信号CK3为高电平时，所述第一、第二、第四、第五晶体管T1、T2、T4及T5关闭，所述第三晶体管T3仍处于打开，第六晶体管T6的栅极仍为低电平，所述电压输出端OUT输出第二时钟信号CK2，此时为低电平。当输入电压IN、第一及第二时钟信号CK1为高电平，第三时钟信号CK3为低电平时，所述第一、第三、第六晶体管T1、T3及T6打开，所述第二、第四及第五晶体管T2、T4及T5闭合，第六晶体管T6的栅极为高电平，所述电压输出端OUT输出高电平。因此，从所述信号时序图可以看出，所述输入电压IN进行位移后得到所述输出电压OUT，所述输出电压OUT可以作为下个输入电压。因此，在多级GOA电路的行驱动中，可以利用上一级的输出电压作为下一级的输入电压，从而可以将栅极控制信号集成在阵列基板上，省去了外部行驱动芯片，进而减小液晶显示器的边框尺寸。同时，所述驱动电路结构简单，从而节省制程，提供生产效率。
在本实施例中，所述驱动电路100还包括第一电容C1，所述第一电容C1连接至所述第四晶体管T4的源极与漏极之间。在其他实施例中，所述第一电容C1连接至所述第五晶体管T5的栅极与漏极之间。
进一步地，所述驱动电路100还包括第二电容C2，所述第二电容C2连接至所述第六晶体管T6的栅极与漏极之间。
请参阅图3，本发明第一方案第二实施例提供一种驱动电路300。所述驱动电路300与所述第一实施例提供的驱动电路100相似，两者的区别在于：在第二实施例中，所述驱动电路300还包括第七晶体管T7，所述第七晶体管T7为PMOS型晶体管，所述第七晶体管T7的栅极连接低电平端VGL，所述第七晶体管T7的漏极连接至所述第二晶体管T2的漏极，所述第七晶体管T7的源极连接所述第六晶体管T6的栅极。
请参阅图4，本发明第二方案实施例提供一种阵列基板400。所述阵列基板400包括基板410及依次从上到下排布在所述基板上的N个驱动电路100，第2N-1个的驱动电路100的输出电压端连接至第2N个驱动电路100的电压输入端，N是自然数，其中，从第一驱动电路100开始每三个驱动电路100形成一个驱动单元320，所述驱动电路100包括第一至第六晶体管T1-T6、高电平端VGH、低电平端VGL，所述第一至第六晶体管T1-T6为PMOS晶体管，所述第一晶体管T1的栅极作为第一时钟信号端CK1接收第一时钟信号，所述第一晶体管T1的漏极作为输入电压端IN接收输入，所述第一晶体管T1的源极连接至所述第二晶体管T2的漏极、所述第三晶体管T3的栅极及所述第六晶体管T6的栅极，所述第二晶体管T2的栅极作为第三时钟信号端CK3接收第三时钟信号，所述第二晶体管T2的源极连接至高电平端VGH，所述第三晶体管T3的漏极连接至所述第四晶体管T4的源极及第五晶体管T5的栅极，所述第三晶体管T3的源极连接高电平端VGH，所述第四晶体管T4的栅极也作为第三时钟信号端CK3接收第三时钟信号，所述第三晶体管T3的漏极连接低电平端VGL，所述第五晶体管T5的漏极连接所述高电平端VGH，所述第五晶体管T5的源极连接至所述第六晶体管T6的漏极，所述第六晶体管T6的源极作为第二时钟信号端CK2接收第二时钟信号，所述第六晶体管T6的漏极作为电压输出端OUT，其中，第一个驱动电路100的第一至第三时钟信号端CK1-CK3分别接收第一至第三时钟信号，第二个驱动电路100的第一至第三时钟信号端CK1-CK3分别接收第二、第三及第一时钟信号，第三个驱动电路100的第一至第三时钟信号端CK1-CK3分别接收第三、第一及第二时钟信号，每一输出电压端OUT均在第一至第三时钟信号作用下输出相应的输入电压经过位移后的电压信号。
需要说明的是，第一至第三时钟信号中，其中一个时钟信号为低电平时，其他两个时钟信号为高电平。
请参阅图2，当输入电压IN及第一时钟信号CK1为低电平，第二及第三时钟信号CK2及CK3为高电平时，所述第一、第三、第六晶体管T1、T3及T6打开，所述第二、第四及第五晶体管T2、T4及T5关闭，第六晶体管T6的栅极为低电平，所述电压输出端OUT输出第二时钟信号CK2，此时为高电平。当输入电压IN及第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，所述第三时钟信号CK3为高电平时，所述第一、第二、第四、第五晶体管T1、T2、T4及T5关闭，所述第三晶体管T3仍处于打开，第六晶体管T6的栅极仍为低电平，所述电压输出端OUT输出第二时钟信号CK2，此时为低电平。当输入电压IN、第一及第二时钟信号CK1为高电平，第三时钟信号CK3为低电平时，所述第一、第三、第六晶体管T1、T3及T6打开，所述第二、第四及第五晶体管T2、T4及T5闭合，第六晶体管T6的栅极为高电平，所述电压输出端OUT输出高电平。因此，从所述信号时序图可以看出，所述输入电压IN进行位移后得到所述输出电压OUT，所述输出电压OUT可以作为下一个驱动电路100的输入电压。因此，在多级GOA电路的行驱动中，可以利用上一级的输出电压作为下一级的输入电压，从而可以将栅极控制信号集成在阵列基板300上，省去了外部行驱动芯片，进而减小液晶显示器的边框尺寸。同时，所述驱动电路结构简单，从而节省阵列基板300的制程，提供生产效率。
在本实施例中，所述驱动电路100还包括第一电容C1，所述第一电容C1连接至所述第四晶体管T4的源极与漏极之间。在其他实施例中，所述第一电容C1连接至所述第五晶体管T5的栅极与漏极之间。所述驱动电路也可以为第一方案第二实施例提供的驱动电路300。
进一步地，所述驱动电路100还包括第二电容C2，所述第二电容C2连接至所述第六晶体管T6的栅极与漏极之间。
本发明第三方案实施例提供一种液晶显示器。所述液晶显示器包括上述第二方案提供的阵列基板。
在本实施例中，由于输入电压IN进行位移后得到所述输出电压OUT，所述输出电压OUT可以作为下一个驱动电路的输入电压。因此，在多级GOA电路的行驱动中，可以利用上一级的输出电压作为下一级的输入电压，从而可以将栅极控制信号集成在阵列基板300上，省去了外部行驱动芯片，进而减小液晶显示器的边框尺寸。同时，所述驱动电路结构简单，从而节省阵列基板300的制程，提供生产效率。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。

Claims (10)

1.一种驱动电路，设置于液晶显示器的阵列基板上，用于对输入电压进行位移，其特征在于：所述驱动电路包括第一至第六晶体管、高电平端、低电平端，所述第一至第六晶体管为PMOS晶体管，所述第一晶体管的栅极作为第一时钟信号端，所述第一晶体管的漏极作为电压输入端接收输入电压，所述第一晶体管的源极连接至所述第二晶体管的漏极、所述第三晶体管的栅极及所述第六晶体管的栅极，所述第二晶体管的栅极作为第三时钟信号端，所述第二晶体管的源极连接至高电平端，所述第三晶体管的漏极连接至所述第四晶体管的源极及第五晶体管的栅极，所述第三晶体管的源极连接高电平端，所述第四晶体管的栅极也作为所述第三时钟信号端，所述第三晶体管的漏极连接低电平端，所述第五晶体管的漏极连接所述高电平端，所述第五晶体管的源极连接至所述第六晶体管的漏极，所述第六晶体管的源极作为第二时钟信号端，所述第六晶体管的漏极作为电压输出端，所述电压输出端在所述第一至第三时钟信号端的第一至第三时钟信号作用下输出输入电压经过位移后的电压信号。
2.如权利要求1所述的驱动电路，其特征在于，第一至第三时钟信号中，其中一个时钟信号为低电平时，其他两个时钟信号为高电平。
3.如权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括第七晶体管，所述第七晶体管为PMOS型晶体管，所述第七晶体管的栅极连接低电平端，所述第七晶体管的漏极连接至所述第二晶体管的漏极，所述第七晶体管的源极连接所述第六晶体管的栅极。
4.如权利要求2所述的驱动电路，其特征在于，所述驱动电路还包括第一电容，所述第一电容连接至所述第四晶体管的源极与漏极之间，或所述第一电容连接至所述第五晶体管的栅极与漏极之间。
5.如权利要求3所述的驱动电路，其特征在于，所述驱动电路还包括第二电容，所述第二电容连接至所述第六晶体管的栅极与漏极之间。
6.一种阵列基板，包括基板及依次从上到下排布在所述基板上的N个驱动电路，第2N-1个的驱动电路的输出电压端连接至第2N个驱动电路的电压输入端，N是自然数，其中，从第一驱动电路开始每三个驱动电路形成一个驱动单元，每一驱动电路包括第一至第六晶体管、高电平端、低电平端，所述第一至第六晶体管为PMOS晶体管，所述第一晶体管的栅极作为第一时钟信号端，所述第一晶体管的漏极作为输入电压端，所述第一晶体管的源极连接至所述第二晶体管的漏极、所述第三晶体管的栅极及所述第六晶体管的栅极，所述第二晶体管的栅极作为第三时钟信号端，所述第二晶体管的源极连接至高电平端，所述第三晶体管的漏极连接至所述第四晶体管的源极及第五晶体管的栅极，所述第三晶体管的源极连接高电平端，所述第四晶体管的栅极也作为所述第三时钟信号端，所述第三晶体管的漏极连接低电平端，所述第五晶体管的漏极连接所述高电平端，所述第五晶体管的源极连接至所述第六晶体管的漏极，所述第六晶体管的源极作为第二时钟信号端，所述第六晶体管的漏极作为输出电压端，其中，第一个驱动电路的第一至第三时钟信号端分别接收第一至第三时钟信号，第二个驱动电路的第一至第三时钟信号端分别接收第二、第三及第一时钟信号，第三个驱动电路的第一至第三时钟信号端分别接收第三、第一及第二时钟信号，每一输出电压端均在第一至第三时钟信号作用下输出相应的输入电压经过位移后的电压信号。
7.如权利要求6所述的阵列基板，其特征在于，所述驱动电路还包括第七晶体管，所述第七晶体管为PMOS型晶体管，所述第七晶体管的栅极连接低电平端，所述第七晶体管的漏极连接至所述第二晶体管的漏极，所述第七晶体管的源极连接所述第六晶体管的栅极。
8.如权利要求7所述的阵列基板，其特征在于，所述驱动电路还包括第一电容，所述第一电容连接至所述第四晶体管的源极与漏极之间，或所述第一电容连接至所述第五晶体管的栅极与漏极之间。
9.如权利要求8所述的阵列基板，其特征在于，所述驱动电路还包括第二电容，所述第二电容连接至所述第六晶体管的栅极与漏极之间。
10.一种液晶显示器，包括如权利要求6-9任一项所述的阵列基板。
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