CN108039150A - 移位寄存电路及移位寄存单元 - Google Patents

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Abstract

本发明公开一种移位寄存电路，用于与一GOA单元对应的像素补偿电路连接，其包括：输入模块，所述输入模块与信号输入端相连，所述输入模块用于根据所述信号输入端提供的输入信号生成输出控制信号；移位寄存模块，所述移位寄存模块与所述输入模块相连，所述移位寄存模块用于对所述输出控制信号进行反相以输出发光信号至所述GOA单元对应的像素补偿电路；所述移位寄存模块包括第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管。本发明的移位寄存电路需要薄膜晶体管(TFT)数量少，且晶体管全是PMOS设计能节省制程，提高生产效率。本发明还提供一种移位寄存单元。

Description

移位寄存电路及移位寄存单元
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存电路、使用该移位寄存电路的移位寄存单元。
背景技术
阵列基板栅极驱动(Gate Driver On Array,简写GOA)技术，就是利用现有薄膜晶体管显示器数组(Array)制程将栅极(Gate)行扫描驱动信号电路制作在数组基板上，实现对栅极逐行扫描的驱动方式的一项技术。其中，GOA技术也称移位寄存技术。GOA技术能让Gate电路能集成在面板(panel)上，这样可以省去提供Gate电位信号的驱动IC(IntegratedCircuit)。对于柔性OLED(Organic Light-Emitting Diode)显示器，由于需要补偿薄膜晶体管的阈值电压(Vth)和电子空穴在薄膜中迁移率(mobility)，因而需要更多Gate信号，这样，从外部IC提供Gate信号变得非常困难。
发明内容
鉴于此，需提出一种新的移位寄存电路及移位寄存单元。
本发明的主要目的是提供一种移位寄存电路及其单元，该移位寄存电路需要薄膜晶体管(TFT)数量少，本发明的晶体管全是PMOS设计能节省制程，提高生产效率。
为实现上述目的，本发明提出的移位寄存电路，用于与一GOA单元对应的像素补偿电路连接，其包括：输入模块，所述输入模块与信号输入端相连，所述输入模块用于根据所述信号输入端提供的输入信号生成输出控制信号；移位寄存模块，所述移位寄存模块与所述输入模块相连，所述移位寄存模块用于对所述输出控制信号进行反相以输出发光信号至所述GOA单元对应的像素补偿电路；所述移位寄存模块包括第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管；所述第一晶体管的第一源极连接高电平，所述第一晶体管的第一栅极连接所述输入模块的输出端，所述第一晶体管的第一漏极连接所述第二电容的第一端；所述第二晶体管的第二源极连接高电平，所述第二晶体管的第二栅极连接所述输入模块的输出端，所述第二晶体管的第二漏极连接所述第四晶体管的第四源极，所述第二栅极与所述第二源极之间接有所述第一电容；所述第三晶体管的第三源极连接所述第一漏极，所述第三晶体管的第三栅极作为所述移位寄存模块的输出端，所述第三晶体管的第三漏极连接低电平；所述第四晶体管的第四源极连接作为所述移位寄存模块的输出端，所述第四晶体管的第四栅极连接所述第一漏极，所述第四晶体管的第四漏极连接低电平。
可选的，所述输入模块包括第五晶体管、第六晶体管及第三电容，所述第五晶体管的第五漏极连接输入信号，所述第五晶体管的第五源极连接所述第三电容的第一端，所述第六晶体管的第六栅极连接所述第五源极，所述第六晶体管的第六源极连接所述第三电容的第二端。
可选的，进一步包括第一时钟信号提供端和第二时钟信号提供端，所述输入模块分别与所述第一时钟信号提供端和所述第二时钟信号提供端相连，所述第五晶体管的第五栅极连接所述第一时钟信号提供端，所述第六晶体管的第六漏极连接所述第二时钟信号提供端。
可选的，所述第二时钟信号提供端与所述第二电容的第二端连接。
可选的，所述输入模块还包括第七晶体管、第八晶体管、第九晶体管及第四电容，所述第七晶体管的第七源极连接高电平，所述第七晶体管的第七漏极与所述第六栅极连接，所述第八晶体管的第八源极连接高电平，所述第八晶体管的第八栅极连接所述第七漏极，所述第九晶体管的第九源极连接所述第八晶体管的第八漏极，所述第九晶体管的第九漏极连接低电平，所述第九漏极与所述第九源极之间接有第四电容。
可选的，所述输入模块还包括第十晶体管及第三时钟接入端，所述第七晶体管的第七栅极与所述第三时钟接入端连接，所述第九晶体管的第九栅极与所述第三时钟接入端连接，所述第十晶体管的第十栅极与所述第九漏极连接，所述第十晶体管的第十漏极与所述第六源极连接，所述第十晶体管的第十源极与高电平连接。
可选的，所述输入模块还包括第十一晶体管，所述第十一晶体管设于所述第七晶体管与所述第六晶体管之间，所述第十一晶体管的栅极连接低电平。
本发明还提供了一种移位寄存单元，包括的移位寄存电路，脉冲信号发生器，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的两个个脉冲信号，依次是第一脉冲信号及第二脉冲信号，所述第一脉冲信号及所述第二脉冲信号分别与所述输入模块连接。
可选的，所述移位寄存单元集成在显示器面板上。
本发明还提供了一种移位寄存单元，包括：输入模块，所述输入模块的输出端输出一移位信号；移位寄存模块，所述移位寄存模块的输入端与所述输入模块的输出端连接；所述移位寄存模块设有第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管；脉冲信号发生器，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的三个个脉冲信号，依次是第一脉冲信号、第二脉冲信号及第三脉冲信号，所述第一脉冲信号、所述第二脉冲信号及第三脉冲信号分别与所述输入模块连接第一晶体管第二晶体管第三晶体管第四晶体管。
本发明所提供的一种移位寄存电路及移位寄存单元，通过设置移位寄存模块，所述移位寄存模块与所述输入模块相连，所述移位寄存模块用于对所述输出控制信号进行反相以输出发光信号至GOA单元对应的像素补偿电路；所述移位寄存模块设有第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管，所述第一晶体管的第一栅极连接所述输入模块的输出端，所述第一晶体管的第一漏极连接所述第二电容的第一端；所述第二晶体管的第二栅极连接所述输入模块的输出端，所述第二晶体管的第二漏极连接所述第四晶体管的第四源极，所述第二栅极与所述第二源极之间接有所述第一电容，所述第三晶体管的第三源极连接所述第一漏极，所述第三晶体管的第三栅极作为输出端，所述第四源极连接作为输出端，所述第四晶体管的第四栅极连接所述第一漏极，使得可以实现高电平有效的Gate波形输出，且Gate的高电平脉宽可以调整。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明移位寄存电路第一实施例的电路结构示意图；
图2为本发明移位寄存电路第一实施例的信号时序图；
图3为本发明移位寄存电路第二实施例的输入模块SCAN GOA的电路结构图；
图4为本发明移位寄存电路第二实施例的输入模块SCAN GOA的信号时序图；
图5为本发明移位寄存电路第三实施例的电路结构示意图；
图6为本发明移位寄存电路第三实施例的信号时序图；
图7为本发明移位寄存电路的功能仿真验证图；
图8为本发明移位寄存电路的脉冲宽度调制仿真图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
GOA(GateDriverOnArray，阵列基板行驱动)的技术量产化的实现，是利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称GOA电路。本发明涉及一种全PMOS(positive channel Metal OxideSemiconductor，p沟道金属氧化物半导体场效应)晶体管的GOA移位寄存电路。
请参看图1及图2所示，本发明的第一实施例，本发明的所有晶体管都为PMOS管，移位寄存电路包括：输入模块SCAN GOA，所述输入模块SCAN GOA与信号输入端IN相连，所述输入模块SCAN GOA用于根据所述信号输入端IN提供的输入信号生成输出控制信号OUT。在本实施例中，所述输出控制信号OUT为所述输入信号的滞后相位的一位移信号，如图2所示。
移位寄存电路还包括：移位寄存模块EM GOA，所述移位寄存模块EM GOA与所述输入模块SCAN GOA相连，所述输出控制信号OUT输入至所述移位寄存模块EM GOA，所述移位寄存模块EM GOA用于对所述输出控制信号OUT进行反相以输出发光控制信号EM至GOA单元对应的像素补偿电路。
所述移位寄存模块EM GOA包括第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。所述第一晶体管T2的第一源极连接高电平H，所述第一晶体管的第一栅极连接所述输入模块SCAN GOA的输出端(即所述输出控制信号OUT)，所述第一晶体管T1的第一漏极连接所述第二电容C2的第一端。所述第二晶体管T2的第二源极连接高电平H，所述第二晶体管T2的第二栅极连接所述输入模块SCAN GOA的输出端，所述第二晶体管T2的第二漏极连接所述第四晶体管T4的第四源极，所述第二栅极与所述第二源极之间接有所述第一电容C1。所述第三晶体管T3的第三源极连接所述第一漏极，所述第三晶体管T3的第三栅极连接所述移位寄存模块EM GOA的输出端，所述第三晶体管T3的第三漏极连接低电平。所述第四源极还连接所述移位寄存模块EM GOA的输出端，所述第四晶体管T4的第四栅极连接所述第一漏极，所述第四晶体管的第四漏极连接低电平。
请参看图1及图2，第二时钟信号提供端与所述第二电容C2的第二端连接，第二时钟信号提供端用于提供第二时钟信号CK2。
请参看图1及图2，本实施例的电路的信号变化如下列步骤所示：
阶段1：当所述输入模块SCAN GOA接收来自所述信号输入端IN的信号，通过所述输入模块SCAN GOA内部电路运作，输出所述输出控制信号OUT；
阶段2：所述输出控制信号OUT的为低电位，第一晶体管T1、第二晶体管T2打开，发光控制信号EM变为高电位，第三晶体管T3关闭，第四晶体管T4关闭；
阶段3：当第二时钟信号CK2为低电平，第四晶体管T4的第四栅极的电位变为低电位，第四晶体管T4打开，使发光控制信号EM变为低电位。
通过所述移位寄存模块EM GOA可以将所述输出控制信号OUT变为反向信号，而且并能调控脉冲宽度，以此减少了薄膜晶体管TFT数量，全PMOS设计能节省制程，提高生产效率。
请参看图3，本发明的移位寄存电路的第二实施例，所述输入模块SCAN GOA设有第五晶体管T5、第六晶体管T6及第三电容C3，所述第五晶体管T5的第五漏极连接信号输入端IN的输入信号，所述第五晶体管T5的第五源极连接所述第三电容C3的第一端，所述第六晶体管T6的第六栅极连接所述第五源极，同时连接所述第三电容C3的一端，所述第六晶体管T6的第六源极连接所述第三电容C3的第二端。
具体的，包括第一时钟信号提供端和第二时钟信号提供端，所述输入模块SCANGOA分别与所述第一时钟信号提供端和所述第二时钟信号提供端相连，所述第五晶体管T5的第五栅极连接所述第一时钟信号提供端，所述第六晶体管T6的第六漏极连接所述第二时钟信号提供端。所述第一时钟信号提供端和所述第二时钟信号提供端分别用于提供第一时钟信号CK1和第二时钟信号CK2。
具体的，所述输入模块SCAN GOA还设有第七晶体管T7、第八晶体管T8、第九晶体管T9及第四电容C4，所述第七晶体管T7的第七源极连接高电平VGH，所述第七晶体管T7的第七漏极与所述第六栅极连接，所述第八晶体管T8的第八源极连接高电平VGH，所述第八晶体管T8的第八栅极连接所述第七漏极，所述第九晶体管T9的第九源极连接所述第八晶体管T8的第八漏极，所述第九晶体管T9的第九漏极连接低电平VGL，所述第九漏极与所述第九源极之间接有第四电容C4。
具体的，所述输入模块SCAN GOA还设有第十晶体管T10及用于提供第三时钟信号CK3的第三时钟信号提供端，所述第七晶体管T7的第七栅极与所述第三时钟信号提供端连接，所述第九晶体管T9的第九栅极与所述第三时钟信号提供端连接，所述第十晶体管T10的第十栅极与所述第九漏极连接，所述第十晶体管T10的第十漏极与所述第六源极连接，所述第十晶体管T10的第十源极与高电平VGH连接。
在其它的实施例中，所述输入模块SCAN GOA可用由两个时钟信号控制，也可以由多个时钟信号控制。本第二实施例，仅是所述输入模块SCAN GOA产生所述移位寄存电路输出的一个示例。
请参看图4、图7及图8，所述输入模块SCAN GOA的整个过程的信号步骤如下所示：
阶段1：所述输入模块SCAN GOA的信号输入端IN的输入信号、所述第一时钟信号CK1为低电平，所述第二时钟信号CK2、所述第三时钟信号CK3为高电平，第五晶体管T5、第八晶体管T8、第六晶体管T6打开，第七晶体管T7、第九晶体管T9、第十晶体管T10关闭，第六晶体管T6的第六栅极为低电平，所述输入模块SCAN GOA的输出控制信号OUT为所述第二时钟信号CK2，则输出控制信号OUT为高电平输出；
阶段2：所述输入模块SCAN GOA的信号输入端IN的输入信号、所述第一时钟信号CK1变为高电平，所述第二时钟信号CK2为低电平，所述第三时钟信号CK3为高电平，第五晶体管T5、第七晶体管T7、第九晶体管T9、第十晶体管T10关断，第八晶体管T8仍打开，第六晶体管T6的第六栅极在所述第三电容C3作用下，所述第六栅极仍为低电平，输出控制信号OUT输出所述第二时钟信号CK2状态，此阶段的所述第二时钟信号CK2为低电平，则输出控制信号OUT变成低电平输出；
阶段3：所述输入模块SCAN GOA的信号输入端IN的输入信号、所述第一时钟信号CK1、所述第二时钟信号CK2为高电平，所述第三时钟信号CK3为低电平，第五晶体管T5、第八晶体管T8、第六晶体管T6关闭，第七晶体管T7、第九晶体管T9、第十晶体管T10打开，则输出控制信号OUT输出为流经第十晶体管T10的高电平VGH。
请参看图5及图6，移位寄存电路第三实施例，第三实施例与第二实施例不同之处在于：在第七晶体管T7与第六晶体管T6之间增加一个第十一晶体管T11，第十一晶体管T11的栅极连接低电平VGL。
在其中一个实施例中，本发明包括一种移位寄存单元，包括所述的移位寄存电路，其包括：脉冲信号发生器(未图示)，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的两个个脉冲信号，依次是第一脉冲信号及第二脉冲信号，所述第一脉冲信号及所述第二脉冲信号分别与所述输入模块SCAN GOA连接。
具体的，本实施例所述移位寄存单元集成在显示器面板上。
在其中一个实施例中，本发明的移位寄存单元包括：输入模块SCAN GOA，所述输入模块SCAN GOA的输出端输出一移位信号(即输出控制信号OUT)。移位寄存模块EM GOA，所述移位寄存模块EM GOA的输入端与所述输入模块SCAN GOA的输出端连接。所述移位寄存模块EM GOA设有第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。脉冲信号发生器，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的三个个脉冲信号，依次是第一脉冲信号、第二脉冲信号及第三脉冲信号，所述第一脉冲信号、所述第二脉冲信号及第三脉冲信号分别与所述输入模块连接。
具体的，本实施例所述移位寄存单元集成在显示器面板上。
本发明，通过所述移位寄存模块EM GOA可以将所述输入信号变为反向信号，用PMOS实现高电平有效的Gate波形输出，且gate的高电平脉宽可以调整，以此减少了薄膜晶体管TFT数量，全PMOS设计能节省制程，提高生产效率。
此种移位寄存电路不仅可以在薄膜晶体管液晶显示器(TFT-LCD)有广泛应用，也可以在有源矩阵有机发光二极体面板AMOLED(Active Matrix/Organic Light EmittingDiode)的驱动电路中有广泛应用。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种移位寄存电路，用于与一GOA单元对应的像素补偿电路连接，其特征在于，包括：
输入模块，所述输入模块与信号输入端相连，所述输入模块用于根据所述信号输入端提供的输入信号生成输出控制信号；
移位寄存模块，所述移位寄存模块与所述输入模块相连，所述移位寄存模块用于对所述输出控制信号进行反相以输出发光信号至所述GOA单元对应的像素补偿电路；
所述移位寄存模块包括第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管；
所述第一晶体管的第一源极连接高电平，所述第一晶体管的第一栅极连接所述输入模块的输出端，所述第一晶体管的第一漏极连接所述第二电容的第一端；
所述第二晶体管的第二源极连接高电平，所述第二晶体管的第二栅极连接所述输入模块的输出端，所述第二晶体管的第二漏极连接所述第四晶体管的第四源极，所述第二栅极与所述第二源极之间接有所述第一电容；
所述第三晶体管的第三源极连接所述第一漏极，所述第三晶体管的第三栅极作为所述移位寄存模块的输出端，所述第三晶体管的第三漏极连接低电平；
所述第四晶体管的第四源极连接作为所述移位寄存模块的输出端，所述第四晶体管的第四栅极连接所述第一漏极，所述第四晶体管的第四漏极连接低电平。
2.如权利要求1所述的移位寄存电路，其特征在于：所述输入模块包括第五晶体管、第六晶体管及第三电容，所述第五晶体管的第五漏极连接输入信号，所述第五晶体管的第五源极连接所述第三电容的第一端，所述第六晶体管的第六栅极连接所述第五源极，所述第六晶体管的第六源极连接所述第三电容的第二端。
3.如权利要求2所述的移位寄存电路，其特征在于：进一步包括第一时钟信号提供端和第二时钟信号提供端，所述输入模块分别与所述第一时钟信号提供端和所述第二时钟信号提供端相连，所述第五晶体管的第五栅极连接所述第一时钟信号提供端，所述第六晶体管的第六漏极连接所述第二时钟信号提供端。
4.如权利要求3所述的移位寄存电路，其特征在于：所述第二时钟信号提供端与所述第二电容的第二端连接。
5.如权利要求2所述的移位寄存电路，其特征在于：所述输入模块还包括第七晶体管、第八晶体管、第九晶体管及第四电容，所述第七晶体管的第七源极连接高电平，所述第七晶体管的第七漏极与所述第六栅极连接，所述第八晶体管的第八源极连接高电平，所述第八晶体管的第八栅极连接所述第七漏极，所述第九晶体管的第九源极连接所述第八晶体管的第八漏极，所述第九晶体管的第九漏极连接低电平，所述第九漏极与所述第九源极之间接有第四电容。
6.如权利要求5所述的移位寄存电路，其特征在于：所述输入模块还包括第十晶体管及第三时钟接入端，所述第七晶体管的第七栅极与所述第三时钟接入端连接，所述第九晶体管的第九栅极与所述第三时钟接入端连接，所述第十晶体管的第十栅极与所述第九漏极连接，所述第十晶体管的第十漏极与所述第六源极连接，所述第十晶体管的第十源极与高电平连接。
7.如权利要求5所述的移位寄存电路，其特征在于：所述输入模块还包括第十一晶体管，所述第十一晶体管设于所述第七晶体管与所述第六晶体管之间，所述第十一晶体管的栅极连接低电平。
8.一种移位寄存单元，包括如权利要求1-7任一项所述的移位寄存电路，其特征在于，包括：脉冲信号发生器，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的两个个脉冲信号，依次是第一脉冲信号及第二脉冲信号，所述第一脉冲信号及所述第二脉冲信号分别与所述输入模块连接。
9.如权利要求7所述的移位寄存单元，其特征在于：所述移位寄存单元集成在显示器面板上。
10.一种移位寄存单元，其特征在于，包括：
输入模块，所述输入模块的输出端输出一移位信号；
移位寄存模块，所述移位寄存模块的输入端与所述输入模块的输出端连接；
所述移位寄存模块包括第一电容、第二电容、第一晶体管、第二晶体管、第三晶体管及第四晶体管；
脉冲信号发生器，所述脉冲信号发生器，用于产生相位依次相差1/2脉冲周期的三个个脉冲信号，依次是第一脉冲信号、第二脉冲信号及第三脉冲信号，所述第一脉冲信号、所述第二脉冲信号及第三脉冲信号分别与所述输入模块连接。
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