CN107993615A - Goa电路单元、goa电路及显示面板 - Google Patents

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Abstract

一种GOA电路单元,包括扫描部分和反向器,扫描部分的输出端连接反向器,扫描部分输出的扫描信号经反向器后产生发射信号。由于利用了反向器产生发射信号,因而可避免额外使用薄膜晶体管和电容来产生发射信号,可减少薄膜晶体管及电容的个数,有利于边框窄化设计。还提供一种使用上述GOA电路单元的GOA电路、显示面板及该GOA电路单元的驱动方法。

Description

GOA电路单元、GOA电路及显示面板
技术领域
本发明涉及一种阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路单元、使用该GOA电路单元的GOA电路及使用该GOA电路的显示面板。
背景技术
在显示技术领域,常用阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路驱动像素电路,来代替外接芯片。GOA电路是利用显示器的阵列基板制程,将栅极驱动电路(Gate Driver ICs)制作在阵列基板(也称Array基板)上,由于其代替了外接芯片,从而可减少了显示装置的制作程序,降低了成本,同时,由于GOA电路是将栅极驱动电路制作在阵列基板上,也提高了显示装置的集成度。
其中,GOA电路由多个GOA电路单元级联而成,每个GOA电路单元驱动显示阵列基板上的至少一行像素。GOA电路单元可提供两类信号:
(1)扫描(SCAN)信号,主要用于在某段时间,将该行像素的薄膜晶体管(Thin FilmTransistor,简写TFT)打开,以使得扫描数据信号输入至该行像素电路中的电容进行存储,其余时间让上述各薄膜晶体管关闭,使电容不受后续扫描数据信号的影响。扫描信号还用于在扫描数据信号进入电容之前,对电容的电位进行初始化,或对有机发光二极管(organic light-emitting diode,简写OLED)的阳极进行初始化。
(2)发射(EMISSION,简写EM)信号,在扫描信号打开行像素上的薄膜晶体管时,驱动某些薄膜晶体管,以禁止OLED在读入扫描数据信号或初始化的过程中发光,让扫描数据信号能够正确读入。
由此,现有技术的GOA单元电路通常包括两个相互独立的电路部分,即SCAN电路部分和EM电路部分,SCAN电路部分提供SCAN信号,EM电路部分提供EM信号。每个电路部分又包括各自的薄膜晶体管和电容。如此,整体的GOA单元电路及级联的GOA电路就包含了更多的薄膜晶体管和电容,而GOA电路通常是设计排列在显示器阵列基板的边缘,将不利于显示器的边框窄化设计。同时两个电路部分相互独立,则容易产生输出错位的问题。
发明内容
鉴于以上问题,有必要提供一种GOA电路单元及GOA电路,每一GOA电路单元均将扫描电路部分和发射电路部分结合到一个统一的电路结构中,节省GOA单元电路所需要的薄膜晶体管及电容的数目,利于边框窄化设计,并且输出的信号稳定,不易错位。
一种GOA电路单元,包括扫描部分和反向器,所述扫描部分的输出端连接所述反向器,所述扫描部分输出扫描信号,所述扫描信号输出至所述反向器后产生发射信号;所述反向器包括:第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第三电容、第一时钟信号端、第二时钟信号端、高电平端和低电平端;所述第十薄膜晶体管的栅极连接所述扫描部分的输出端、源极连接所述高电平端、漏极连接所述第十三薄膜晶体管的栅极;所述第十一薄膜晶体管的栅极连接所述扫描部分的输出端、源极连接所述高电平端、漏极作为所述反向器的输出端;所述第十二薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述低电平端的同时还连接所述第二时钟信号端、漏极连接所述第十三薄膜晶体管的栅极;所述第十三薄膜晶体管的源极连接所述低电平端的同时还连接所述第二时钟信号端、漏极作为所述反向器的输出端;所述第三电容一端连接所述第十三薄膜晶体管的栅极,另一端连接所述第十三薄膜晶体管的源极。
优选地,所述扫描部分包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第一电容、第二电容、脉冲信号输入端、第三时钟信号端、下拉节点以及上拉节点;所述第一薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述脉冲信号输入端、漏极连接所述第三薄膜晶体管的栅极;所述第二薄膜晶体管的栅极连接所述第三时钟信号端、源极连接所述低电平端、漏极连接所述第三薄膜晶体管的漏极;所述第三薄膜晶体管的源极连接高电平端;所述第四薄膜晶体管的栅极连接所述第三时钟信号端、源极连接所述高电平端、漏极连接所述第三薄膜晶体管的栅极和所述下拉节点;所述第八薄膜晶体管的栅极连接所述上拉节点、源极连接所述高电平端、漏极作为所述扫描部分的输出端;所述第八薄膜晶体管的栅极和源极分别连接所述第一电容的两端;所述第九薄膜晶体管的栅极连接所述下拉节点、源极连接所述第二时钟信号端、漏极作为所述扫描部分的输出端;所述第九薄膜晶体管的栅极和漏极分别连接所述第二电容的两端。
优选地,所述扫描部分还包括位于所述下拉节点和所述第一薄膜晶体管之间的第七薄膜晶体管,所述第七薄膜晶体管的栅极连接所述低电平端,所述第七薄膜晶体管的源极、漏极分别连接所述下拉节点和所述第一薄膜晶体管的漏极。
优选地,所述扫描部分还包括第五薄膜晶体管,所述第五薄膜晶体管的栅极连接所述上拉节点、源极连接所述第七薄膜晶体管的漏极、漏极连接所述高电平端。
优选地,所述扫描部分还包括第六薄膜晶体管,所述第六薄膜晶体管的栅极连接所述第二时钟信号端、源极连接所述高电平端、漏极连接所述第五薄膜晶体管的漏极。
优选地,第一至第十三薄膜晶体管均为P型薄膜晶体管。
还提供一种GOA电路,包括上述的GOA电路单元。
还提供一种显示面板,该显示包括包括多行像素及多个上述GOA电路单元,每一行所述像素与一所述GOA电路单元连接,并由所述GOA电路单元驱动。
在所述扫描部分上增设所述反向器,所述扫描部分产生扫描信号,同时所述扫描部分所产生的扫描信号经所述反向器后产生发射信号,由于利用了所述反向器产生所述发射信号,因而可避免额外使用薄膜晶体管和电容来产生发射信号,可减少薄膜晶体管及电容的个数,有利于边框窄化设计,并且输出的信号稳定,不易错位。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1本发明所提供的一较佳实施方式的GOA电路的电路示意图。
图2为图1中GOA电路单元的电路示意图。
图3为图2中GOA电路单元的工作时序示意图。
图4为本发明所提供的一较佳实施方式的GOA电路的应用场景图。
图5为所述GOA电路单元的工作过程,在1级仿真中的各点电位的情况示意图。
图6为所述GOA电路单元的工作过程,在20级仿真中EM信号输出情况的示意图。
图7为所述所述GOA电路单元的工作过程,在20级仿真中SCAN信号输出情况的示意图。
本发明目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
现将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。在不冲突的情况下,下述的实施例及实施例中的特征可以相互组合。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,而非旨在于限制本发明。
请参照图1和图4,本发明中,多个阵列基板栅极驱动(Gate Driver On Array,简写GOA)电路单元100级联形成一GOA电路10,每一个所述GOA电路单元100驱动显示阵列基板上的至少一行像素,每一所述GOA电路单元100对应至少一条扫描线。其中,多个像素成行成列排列在一显示面板的阵列基板上形成像素阵列。本实施方式中,每一所述GOA电路单元100连接一条扫描线且对应一行像素。每一所述GOA电路单元100的输出端连接一行像素,同时,其输出端还连接到下一GOA电路单元100的输入端以开启所述下一GOA电路单元100。举例而言,第n个GOA电路单元100的输出端连接一行像素的同时,还连接下一(第n+1)个GOA电路单元100的输入端,第n个GOA电路单元100的输入端连接上一(第n-1)个GOA电路10的输出端,如图4所示。其中,n为不小于1的自然数。
所述显示面板例如为有机发光二极管显示面板(Organic Light Emitting DiodeDisplay Panel,OLED面板)或液晶显示面板(Liquid Crystal Display Panel,LCD面板),较佳为OLED面板,最佳为柔性OLED面板。
请一并参照图2,图2一GOA电路单元的电路示意图。每一所述GOA电路单元100包括扫描(SCAN)部分110和反向器120。所述SCAN部分110和所述反向器120结合产生EM信号,同时所述SCAN部分110还产生SCAN信号。
如图1所示,每一所述SCAN部分110的输出端SCAN OUT连接同一所述GOA电路单元100内的所述反向器120的输入端,同时所述SCAN部分110的输出端SCAN OUT还连接下一GOA电路单元100的SCAN部分110的输入端。每一所述反向器120的输出端EM OUT连接一行像素。所述SCAN部分110的输出端SCAN OUT输出SCAN信号,所述反向器120的输出端EM OUT输出EM信号。
进一步地,请再次参照图2,所述SCAN部分110包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第一电容C1、第二电容C2、脉冲信号输入端IN、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、高电平端VGH、低电平端VGL、下拉节点PD以及上拉节点PU。
其中,所述第一薄膜晶体管T1的栅极连接所述第一时钟信号端CK1、源极连接所述脉冲信号输入端IN、漏极连接所述第三薄膜晶体管T3的栅极。所述第一薄膜晶体管T1由所述第一时钟信号端CK1控制开启或关闭。
所述第二薄膜晶体管T2的栅极连接所述第三时钟信号端CK3、源极连接所述低电平端VGL、漏极连接所述第三薄膜晶体管T3的漏极。所述第二薄膜晶体管T2由所述第三时钟信号端CK3控制开启或关闭。
所述第三薄膜晶体管T3的栅极连接所述第一薄膜晶体管T1的漏极的同时还连接所述第四薄膜晶体管T4的漏极,所述第三薄膜晶体管T3的源极连接高电平端VGH。
所述第四薄膜晶体管T4的栅极连接所述第三时钟信号端CK3、源极连接所述高电平端VGH、漏极除了连接所述第一和第三薄膜晶体管T1、T3外还连接所述第七薄膜晶体管T7的漏极。所述第四薄膜晶体管T4由所述第三时钟信号端CK3控制开启或关闭。
所述第五薄膜晶体管T5的栅极连接所述上拉节点PU、源极连接所述第七薄膜晶体管T7的漏极、漏极连接所述第六薄膜晶体管T6的漏极。
所述第六薄膜晶体管T6的栅极连接所述第二时钟信号端CK2、源极连接所述高电平端VGH、漏极连接所述第五薄膜晶体管T5的漏极。所述第六薄膜晶体管T6由所述第二时钟信号端CK2控制开启或关闭。
所述第七薄膜晶体管T7的栅极连接所述低电平端VGL、源极连接所述下拉节点PD、漏极连接所述第一薄膜晶体管T1的漏极。本实施方式中,由于所述低电平端VGL始终输入低电平,使得所述第七薄膜晶体管T7始终处于打开状态。
所述第八薄膜晶体管T8的栅极连接所述上拉节点PU、源极连接所述高电平端VGH、漏极作为所述SCAN部分110的输出端SCAN OUT。所述第一电容C1的一端连接所述第八薄膜晶体管T8的栅极、另一端连接所述第八薄膜晶体管T8的源极。所述第八薄膜晶体管T8由所述上拉节点PU控制开启或关闭。
所述第九薄膜晶体管T9的栅极连接所述下拉节点PD、源极连接所述第二时钟信号端CK2、漏极作为所述SCAN部分110的输出端SCAN OUT。所述第二电容C2的一端连接所述第九薄膜晶体管T9的栅极,另一端连接所述第九薄膜晶体管T9的漏极。所述第九薄膜晶体管T9由所述下拉节点PD控制开启或关闭。
本实施方式中,第一至第九薄膜晶体管T1~T9均为PMOS(positive channelMetal Oxide Semiconductor,p沟道金属氧化物半导体场效应)晶体管,也就是说,所述第一至第九薄膜晶体管T1~T9均为P型薄膜晶体管,当复位信号为低电平时有效,即当栅极接入低电平时薄膜晶体管打开。
进一步地,请再次参照图2,所述反向器120包括第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13及第三电容C3。
所述第十薄膜晶体管T10的栅极连接所述SCAN部分110的输出端SCANOUT、源极连接所述高电平端VGH、漏极连接所述第十二薄膜晶体管T12的漏极。所述第十薄膜晶体管T10由所述SCAN部分110的输出端SCAN OUT控制开启或关闭。
所述第十一薄膜晶体管T11的栅极连接所述SCAN部分110的输出端SCANOUT、源极连接所述高电平端VGH、漏极连接所述第十三薄膜晶体管T13的漏极。所述第十三薄膜晶体管T13的漏极还作为所述反向器120的输出端EMOUT。所述第十一薄膜晶体管T11由所述SCAN部分110的输出端SCAN OUT控制开启或关闭。
所述第十二薄膜晶体管T12的栅极连接所述第一时钟信号端CK1、源极连接所述低电平端VGL的同时还连接所述第二时钟信号端CK2、漏极连接所述第十三薄膜晶体管T13的栅极的同时还连接所述第十薄膜晶体管T10的漏极。所述第十二薄膜晶体管T12由所述第一时钟信号端CK1控制开启或关闭。
所述第十三薄膜晶体管T13的栅极连接所述第十薄膜晶体管T10的漏极、源极连接所述低电平端VGL的同时还连接所述第二时钟信号端CK2、漏极作为所述反向器120的输出端EM OUT。所述第三电容C3的一端连接所述第十三薄膜晶体管T13的栅极,另一端连接所述第二时钟信号端CK2的同时连接所述低电平端VGL。
请一并参照图3,所述脉冲信号输入端IN为所述GOA电路10中的第一个GOA电路单元100输入信号,从而开启所述第一个GOA电路单元100,与此同时,所述第一时钟信号端CK1、所述第二时钟信号端CK2及所述反第三时钟信号端CK3均输入信号,所述GOA电路10开始工作。一所述GOA电路单元100的工作过程为:
在第一时间段t1,所述脉冲信号输入端IN为低电平,所述第一时钟信号端CK1为低电平,所述第二时钟信号端CK2为高电平,所述第三时钟信号端CK3为高电平。
由于所述第一时钟信号端CK1为低电平,使所述第一薄膜晶体管T1和所述第十二薄膜晶体管T12均被打开。由于所述脉冲信号输入端IN为低电平,所述脉冲信号输入端IN的低电平信号通过所述第一薄膜晶体管T1进入所述第三薄膜晶体管T3,所述第三薄膜晶体管T3也被打开。所述第三薄膜晶体管T3的源极所连接的所述高电平端VGH,使得所述上拉节点PU为高电位,从而使所述第八薄膜晶体管T8被关闭。
由于所述第七薄膜晶体管T7始终打开,使所述脉冲信号输入端IN的低电平信号通过所述第一薄膜晶体管T1进入所述下拉节点PD,使所述下拉节点PD为低电位,从而使所述第九薄膜晶体管T9被打开,所述第二电容C2开始充电。所述第二时钟信号端CK2的高电位经所述第九薄膜晶体管T9后从所述SCAN部分110的输出端SCAN OUT输出,此时,所述SCAN部分110的输出端SCANOUT为高电平。
由于所述第一薄膜晶体管T1具有阈值电压Vth(T1),所述下拉节点PD的电位值为所述脉冲信号输入端IN的初始电位值V0与所述阈值电压Vth(T1)之和,即Vpd=V0+Vth(T1)。
所述SCAN部分110的输出端SCAN OUT为高电平,使得所述第十、十一薄膜晶体管T10、T11均关闭。所述第十二薄膜晶体管T12打开使得所述第十三薄膜晶体管T13的栅极电压为V0与所述第十二薄膜晶体管T12的阈值电压Vth(T12)之和,即V0+Vth(T12),仍为低电平,因此,所述第十三薄膜晶体管T13打开,所述反向器120的输出端EM OUT输出为低电位。所述第三电容C3开始充电。
在第二时间段t2,所述脉冲信号输入端IN为高电平,所述第一时钟信号端CK1为高电平,所述第二时钟信号端CK2为低电平,所述第三时钟信号端CK3为高电平。
由于所述第一时钟信号端CK1为高电平,使所述第一、十二薄膜晶体管T1、T12被关闭,并且所述第三时钟信号端CK3为高电平,因而所述第八薄膜晶体管T8保持关闭。所述第二时钟信号端CK2为低电平,使所述第六薄膜晶体管T6被打开。由于所述第二电容C2的作用,所述下拉节点PD被拉至更低电位,从而所述第九薄膜晶体管T9保持打开状态,使得所述SCAN部分110的输出端SCAN OUT为低电位。
所述SCAN部分110的输出端SCAN OUT为低电位,使得所述第十、十一薄膜晶体管T10、T11均被打开。因所述第一时钟信号端CK1为高电位,所述第十二薄膜晶体管T12关闭,并且由于所述第三电容C3的作用,所述第十三薄膜晶体管T13被关闭。所述高平电位端VGH的高电平经所述第十一薄膜晶体管T11至所述反向器120的输出端EM OUT,所述反向器120的输出端EM OUT为高电位。
在第三时间段t3,所述脉冲信号输入端IN为高电平,所述第一时钟信号端CK1为高电平,所述第二时钟信号端CK2为高电平,所述第三时钟信号端CK3为低电平。
由于所述第三时钟信号端CK3为低电平,使所述第二、四薄膜晶体管T2、T4被打开。所述第四薄膜晶体管T4打开,使所述下拉节点PD为高电位,因而所述第九薄膜晶体管T9关闭。所述第二薄膜晶体管T2打开,使所述上拉节点PU为低电位,电位值为V0+Vth(T2),因而所述第八薄膜晶体管T8被打开,所述SCAN部分110的输出端SCAN OUT为高电位。
所述SCAN部分110的输出端SCAN OUT为高电位,使得所述第十、十一薄膜晶体管T10、T11被关闭。因所述第十二薄膜晶体管T12关闭,且所述第十三薄膜晶体管T13的栅极的电位在所述第三电容C3的作用下被拉高,从而所述第十三薄膜晶体管T13也关闭。所述反向器120的输出端EM OUT为保持上一时间段(第二时间段t2)的高电位。
在第四时间段t4,所述脉冲信号输入端IN为高电平,所述第一时钟信号端CK1为低电平,所述第二时钟信号端CK2为高电平,所述第三时钟信号端CK3为高电位。
由于所述第一时钟信号端CK1为低电平,所述第一薄膜晶体管T1打开,使所述脉冲信号输入端IN的高电平经过所述第一薄膜晶体管T1到达所述下拉节点PD。所述下拉节点PD被拉至为高电平,从而所述第九薄膜晶体管T9关闭。
所述第三时钟信号端CK3为高电平,使所述第二、四薄膜晶体管T2、T4被关闭,所述上拉节点PU在所述电容C1的作用下,保持上一时间段的低电位,因此,所述第八薄膜晶体管T8打开,所述SCAN部分110的输出端SCAN OUT为高电位。
所述SCAN部分110的输出端SCAN OUT为高电位,使得所述第十、十一薄膜晶体管T10、T11被关闭。所述第一时钟信号端CK1为低电平,使所述第十二薄膜晶体管T12被打开,从而所述低电平端VGL的低电平经所述第十二薄膜晶体管T12到达所述第十三薄膜晶体管T13的栅极,所述第十三薄膜晶体管T13被打开。所述低电平端VGL的低电平经所述第十三薄膜晶体管T13到达所述所述反向器120的输出端EM OUT,所述反向器120的输出端EM OUT为低电位。
在所述SCAN部分110上增设所述反向器120,从而所述SCAN部分110产生SCAN信号,同时所述SCAN部分110所产生的SCAN信号和所述反向器120结合后产生EM信号。因此可避免额外使用薄膜晶体管和电容来产生EM信号,可减少薄膜晶体管及电容的个数,有利于边框窄化设计,并且所述SCAN信号和所述EM信号并非由各自独立的电路输出,因而输出的信号稳定,不易错位。此外,所述GOA电路10在工作时,由于所述第七薄膜晶体管T7始终接入所述低电平端VGL,始终处于打开状态,可起到减少产生漏电流,稳定所述下拉节点PD电位的作用。
图5为所述GOA电路单元100的工作过程,在1级仿真中的各点电位的情况示意图。可以看出,所述GOA电路单元100在正常输出SCAN信号的同时,可以产生EM信号。
图6为所述GOA电路单元100的工作过程,在20级仿真中EM信号输出情况的示意图。图7为所述所述GOA电路单元100的工作过程,在20级仿真中SCAN信号输出情况的示意图。可以看出,所述GOA电路单元100在20级传真中,SCAN信号和EM信号的输出及传输均正常,且较为稳定。
以上实施方式仅用以说明本发明的技术方案而非限制,尽管参照以上实施方式对本发明进行了详细说明,本领域的普通技术人员应当理解,可以对本发明的技术方案进行修改或等同替换都不应脱离本发明技术方案的精神和范围。

Claims (8)

1.一种GOA电路单元,其特征在于,所述GOA电路单元包括扫描部分和反向器,所述扫描部分的输出端连接所述反向器,所述扫描部分输出扫描信号,所述扫描信号输出至所述反向器后产生发射信号;所述反向器包括:第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第三电容、第一时钟信号端、第二时钟信号端、高电平端和低电平端;所述第十薄膜晶体管的栅极连接所述扫描部分的输出端、源极连接所述高电平端、漏极连接所述第十三薄膜晶体管的栅极;所述第十一薄膜晶体管的栅极连接所述扫描部分的输出端、源极连接所述高电平端、漏极作为所述反向器的输出端;所述第十二薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述低电平端的同时还连接所述第二时钟信号端、漏极连接所述第十三薄膜晶体管的栅极;所述第十三薄膜晶体管的源极连接所述低电平端的同时还连接所述第二时钟信号端、漏极作为所述反向器的输出端;所述第三电容一端连接所述第十三薄膜晶体管的栅极,另一端连接所述第十三薄膜晶体管的源极。
2.如权利要求1所述的GOA电路单元,其特征在于,所述扫描部分包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第一电容、第二电容、脉冲信号输入端、第三时钟信号端、下拉节点以及上拉节点;所述第一薄膜晶体管的栅极连接所述第一时钟信号端、源极连接所述脉冲信号输入端、漏极连接所述第三薄膜晶体管的栅极;所述第二薄膜晶体管的栅极连接所述第三时钟信号端、源极连接所述低电平端、漏极连接所述第三薄膜晶体管的漏极;所述第三薄膜晶体管的源极连接高电平端;所述第四薄膜晶体管的栅极连接所述第三时钟信号端、源极连接所述高电平端、漏极连接所述第三薄膜晶体管的栅极和所述下拉节点;所述第八薄膜晶体管的栅极连接所述上拉节点、源极连接所述高电平端、漏极作为所述扫描部分的输出端;所述第八薄膜晶体管的栅极和源极分别连接所述第一电容的两端;所述第九薄膜晶体管的栅极连接所述下拉节点、源极连接所述第二时钟信号端、漏极作为所述扫描部分的输出端;所述第九薄膜晶体管的栅极和漏极分别连接所述第二电容的两端。
3.如权利要求2所述的GOA电路单元,其特征在于,所述扫描部分还包括位于所述下拉节点和所述第一薄膜晶体管之间的第七薄膜晶体管,所述第七薄膜晶体管的栅极连接所述低电平端,所述第七薄膜晶体管的源极、漏极分别连接所述下拉节点和所述第一薄膜晶体管的漏极。
4.如权利要求3所述的GOA电路单元,其特征在于,所述扫描部分还包括第五薄膜晶体管,所述第五薄膜晶体管的栅极连接所述上拉节点、源极连接所述第七薄膜晶体管的漏极、漏极连接所述高电平端。
5.如权利要求4所述的GOA电路单元,其特征在于,所述扫描部分还包括第六薄膜晶体管,所述第六薄膜晶体管的栅极连接所述第二时钟信号端、源极连接所述高电平端、漏极连接所述第五薄膜晶体管的漏极。
6.如权利要求5所述的GOA电路单元,其特征在于,所述第一至第十三薄膜晶体管均为P型薄膜晶体管。
7.一种GOA电路,其特征在于:包括多个如权利要求1至6任一项所述的GOA电路单元。
8.一种显示面板,其特征在于:包括多行像素及多个如权利要求1至6任一项所述的GOA电路单元,每一行所述像素与一所述GOA电路单元连接,并由所述GOA电路单元驱动。
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