CN106952602A - 反相器模块、移位寄存器单元、阵列基板及显示装置 - Google Patents

Abstract

本发明公开了一种反相器模块、移位寄存器单元、阵列基板及显示装置，属于显示领域。该反相器模块具有输入端和输出端，包括：分别连接输入端、第一节点和输出端的上拉子模块，用于在输入端处为低电平时将第一节点处和输出端处置为高电平电压线提供的高电平电压；第一晶体管，第一晶体管的栅极连接第一节点，源极和漏极中的一个连接输出端，另一个连接第一低电平电压线；连接第一节点的下拉子模块，用于在由第一时钟信号线提供的第一时钟信号为低电平时，将第一节点处置为由第二低电平电压线提供的低电平电压；其中，第二低电平电压线上的低电平电压低于第一低电平电压线上的低电平电压。本发明可以优化晶体管所形成的反相器模块的电信号输出特性。

Description

反相器模块、移位寄存器单元、阵列基板及显示装置

技术领域

本发明涉及显示领域，特别涉及一种反相器模块、移位寄存器单元、阵列基板及显示装置。

背景技术

GOA(Gate driver On Array，阵列基板行驱动)技术相较于传统工艺而言，不仅节约了成本，实现显示面板两边对称的设计，还省去了芯片的绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。在一些GOA电路中，出于转换电平或者调整负载特性等方面的需求，会在栅极驱动信号的输出位置处设置反相器模块，从而将栅极驱动信号进行一次或者一次以上的反相，得到所需波形的栅极驱动信号。然而由于形成GOA电路的器件多为阵列基板上采用a-Si(非晶硅)或p-Si(多晶硅)制作的薄膜晶体管(TFT)，稳定性较差，因而会使得所形成的反相器模块的电信号输出特性劣化，产生例如输出信号的下降沿处下拉不完全等缺陷，影响产品的整体性能。

发明内容

本发明提供一种反相器模块、移位寄存器单元、阵列基板及显示装置，可以优化晶体管所形成的反相器模块的电信号输出特性。

第一方面，本发明提供了一种反相器模块，具有输入端和输出端，所述反相器模块包括：

分别连接所述输入端、第一节点和所述输出端的上拉子模块，用于在所述输入端处为低电平时将所述第一节点处和所述输出端处置为高电平电压线提供的高电平电压；

第一晶体管，所述第一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述输出端，另一个连接第一低电平电压线；

连接所述第一节点的下拉子模块，用于在由第一时钟信号线提供的第一时钟信号为低电平时，将所述第一节点处置为由第二低电平电压线提供的低电平电压；

其中，所述第二低电平电压线上的低电平电压低于所述第一低电平电压线上的低电平电压。

在一种可能的实现方式中，所述反相器模块还包括：

第一端连接所述第一节点的第一电容，所述第一电容的第二端连接第二时钟信号线；

其中，所述第二时钟信号线用于加载第二时钟信号，所述第一时钟信号与所述第二时钟信号分别是正相时钟信号和反相时钟信号的一个。

在一种可能的实现方式中，所述下拉子模块包括第二晶体管，所述上拉子模块包括第三晶体管和第四晶体管；所述反相器模块还具有复位端，所述反相器模块包括第五晶体管；其中，

所述第二晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接所述第一节点，另一个连接所述第二低电平电压线；

所述第三晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述高电平电压线，另一个连接所述第一节点；

所述第四晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述高电平电压线，另一个连接所述输出端；

所述第五晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接所述第一低电平电压线；

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管均为P型晶体管。

第二方面，本发明还提供了一种移位寄存器单元，包括输入端和输出端，还包括移位寄存器模块和上述任意一种的反相器模块；其中，

所述移位寄存器模块具有输入端和输出端，所述反相器模块的输入端连接所述移位寄存器模块的输出端；

所述反相器模块的输出端连接所述移位寄存器单元的输出端；

所述移位寄存器模块的输入端连接所述移位寄存器单元的输入端。

在一种可能的实现方式中，所述移位寄存器模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接第二节点，另一个连接所述移位寄存器模块的输入端；

第七晶体管，所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述移位寄存器模块的输出端，另一个连接所述第二时钟信号线；

第二电容，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述移位寄存器模块的输出端。

在一种可能的实现方式中，所述移位寄存器模块还包括第八晶体管；

所述第七晶体管的栅极进一步经过所述第八晶体管的源极和漏极连接所述第二节点，所述第二电容的第一端进一步经过所述第八晶体管的源极和漏极连接所述第二节点；

所述第八晶体管的栅极连接所述第二低电平电压线。

在一种可能的实现方式中，所述移位寄存器模块还包括：

第九晶体管，所述第九晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接第三节点，另一个连接所述第二低电平电压线；

第十晶体管，所述第十晶体管栅极连接所述第二节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第三节点；

第十一晶体管，所述第十一晶体管栅极连接所述第三节点，源极和漏极中的一个连接所述高电平电压线，另一个连接所述移位寄存器模块的输出端；

第三电容，所述第三电容的第一端连接所述第三节点，所述第三电容的第二端连接高电平电压线。

在一种可能的实现方式中，所述移位寄存器模块还包括：

第十二晶体管，所述第十二晶体管栅极连接所述第三节点，源极和漏极中的一个连接高电平电压线，另一个连接第四节点；

第十三晶体管，所述第十三晶体管栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述第四节点，另一个连接所述第二节点。

第三方面，本发明还提供了一种阵列基板，包括上述任意一种的移位寄存器单元。

第四方面，本发明还提供了一种显示装置，包括显示面板和上述任意一种的阵列基板。

由上述技术方案可知，基于反相器模块中第二低电平电压线上的低电平电压低于第一低电平电压线上的低电平电压的设置，相比于两者电压值相等而言第一节点处所能达到的低电平电压会变得更低，有助于对第一晶体管的进行一定程度的补偿，从而可以缓解其阈值电压所造成的电信号输出特性劣化，优化晶体管所形成的反相器模块的电信号输出特性，提升产品的整体性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例提供的反相器模块的结构框图；

图2是本发明一个对比例提供的反相器模块的电路时序图；

图3是本发明一个实施例提供的反相器模块的电路时序图；

图4是本发明一个实施例提供的反相器模块的电路结构图；

图5是本发明一个实施例提供的移位寄存器单元的电路结构图；

图6是本发明一个实施例提供的移位寄存器模块的电路时序图；

图7是本发明一个实施例提供的阵列基板上的多级移位寄存器单元之间的电路连接关系图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1是本发明一个实施例提供的反相器模块的结构框图。参见图1，该反相器模块具有输入端EN和输出端EO，包括上拉子模块11、下拉子模块12和第一晶体管T1，其中：

上拉子模块11分别连接输入端EN、第一节点N1和输出端EO，用于在输入端IN处为低电平时将第一节点N1处和输出端EO处置为高电平电压线VH提供的高电平电压。可以理解的是，本实施例的上拉子模块11所具有的功能可以藉由包括开关元件的电路结构实现，比如两个或两个以上的晶体管，或者其与更多其他类型元件的组合，并且可以不仅限于此。

第一晶体管T1的栅极连接第一节点N1，源极和漏极中的一个连接输出端EO，另一个连接第一低电平电压线VL1。关于晶体管的源极和漏极需要说明的是，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。

下拉子模块12连接第一节点N1，用于在由第一时钟信号线CK1提供的第一时钟信号为低电平时，将第一节点N1处置为由第二低电平电压线提供VL2的低电平电压。可以理解的是，本实施例的下拉子模块12所具有的功能可以藉由包括开关元件的电路结构实现，比如一个或一个以上的晶体管，一个晶体管与一个电容的组合，或者其与更多其他类型元件的组合，并且可以不仅限于此。

在本发明实施例中，第二低电平电压线VL2上的低电平电压低于第一低电平电压线VL1上的低电平电压，其差值可以参照第一晶体管的阈值电压进行设置，比如差值大小与第一晶体管的阈值电压的绝对值相等或相当，或者大于或略大于第一晶体管的阈值电压的绝对值，并且可以不仅限于此。

参见图2或图3，本实施例的反相器的工作原理简述如下：

在第一时钟信号线CK1上为高电平、输入端IN处为低电平时，上拉子模块11将第一节点N1处和输出端EO处置为高电平电压线VH提供的高电平电压，而下拉子模块12在第一时钟信号线CK1上的高电平作用下不影响第一节点N1处的高电平电压。第一晶体管T1在栅极的高电平电压作用下截止，从而第一低电平电压线VL1上的低电平电压不会影响输出端EO处的高电平电压。

在第一时钟信号线CK1上为低电平、输入端IN处为高电平时，上拉子模块12在输入端IN处的高电平作用下不影响第一节点N1处和输出端EO处的电位，而下拉子模块12在第一时钟信号线CK1上的低电平作用下将第一节点N1处置为由第二低电平电压线提供VL2的低电平电压。第一晶体管T1在栅极的低电平电压作用下导通，从而通过生成从输出端EO处流向第一低电平电压线VL1的电流，使输出端EO处被置为低电平。

由此可见，通过第一时钟信号线CK1上与输入端IN处的信号的相互配合，可以使得输入端EN处与输出端EO处保持高低电平相反，即实现了反相器的功能。

参见图2所示的作为对比例的电路时序，在上述输出端EO处被置为低电平的过程中可以看出，由于第一晶体管T1存在阈值电压(为表述方便，设其大小为-1.5V)，因此如果第一节点N1处和第一低电平电压线VL1上的低电平电压均为-6V时，那么输出端EO处稳定状态下能达到的低电平电压在栅极电压与源极电压之差等于阈值电压时取得，即-6V-(-1.5V)＝-4.5V，这意味着输出端EO处的低电平电压可能比所预期达到的低电平电压要高(如图2中虚线圆圈标注的部分所示)，即上述“下拉不完全”的电信号输出缺陷。

参见图3所示的本发明实施例的电路时序，由于本实施例中第二低电平电压线VL2上的低电平电压低于第一低电平电压线VL1上的低电平电压，比如第一节点N1处被下拉子模块12置为的由第二低电平电压线提供VL2的低电平电压是-8.5V，由于-8.5V-(-1.5V)＝-7V小于-6V，因此输出端EO处稳定状态下能达到的低电平电压等于-6V，即输出端EO处的低电平电压就是所预期达到的低电平电压(如图3中虚线圆圈标注的部分所示)，克服了上述“下拉不完全”的电信号输出缺陷。

可以看出，在本实施例中，基于反相器模块中第二低电平电压线上的低电平电压低于第一低电平电压线上的低电平电压的设置，相比于两者电压值相等而言第一节点处所能达到的低电平电压会变得更低，有助于对第一晶体管的进行一定程度的补偿，从而可以缓解其阈值电压所造成的电信号输出特性劣化，优化晶体管所形成的反相器模块的电信号输出特性，提升产品的整体性能。

图4是本发明一个实施例提供的反相器模块的电路结构图。参见图4，本发明实施例的反相器模块具有输入端EN、输出端EO和复位端ER，并且包括：第一晶体管T1和第五晶体管T5、由第三晶体管T3和第四晶体管T4组成的上拉子模块11，以及由第二晶体管T2和第一电容C1组成的下拉子模块12。本实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5均为P型晶体管。

在上拉子模块11中，第三晶体管T3的栅极连接输入端EN，源极和漏极中的一个连接高电平电压线VH，另一个连接第一节点N1；第四晶体管T4的栅极连接输入端EN，源极和漏极中的一个连接高电平电压线VH，另一个连接输出端EO。基于此，第三晶体管T3和第四晶体管T4在输入端EN处为低电平时开启，从而藉由从高电平电压线VH流向第一节点N1和输出端EO的电流上拉第一节点N1处和输出端EO处的电位，即实现了上述在输入端IN处为低电平时将第一节点N1处和输出端EO处置为高电平电压线VH提供的高电平电压的功能。当然，图4所示的上拉子模块的电路结构仅是一种示例，上拉子模块的实现方式可以不仅限于此。

在下拉子模块12中，第二晶体管T2的栅极连接第一时钟信号线CK1，源极和漏极中的一个连接第一节点N1，另一个连接第二低电平电压线VL2。基于此，第二晶体管T2在第一时钟信号线CK1上为低电平时开启，从而藉由从第一节点N1流向第二低电平电压线VL2的电流下拉第一节点N1处的电位，即实现了上述在由第一时钟信号线CK1提供的第一时钟信号为低电平时将第一节点N1处置为由第二低电平电压线提供VL2的低电平电压的功能。可以看出，在一种实现方式下上述下拉子模块可以仅包含上述第二晶体管。

而在图4所示的下拉子模块12中，还包括第一端连接第一节点N1，第二端连接第二时钟信号线CK2的第一电容C1，其中的第二时钟信号线CK2用于加载第二时钟信号，第一时钟信号与第二时钟信号分别是正相时钟信号和反相时钟信号的一个。基于此，在第一时钟信号线CK1上为低电平、输入端IN处为高电平、输出端EO处为低电平的时段内，第一电容C3第一端处为第一节点N1的低电平，第二端处为第二时钟信号线CK2上的高电平，即处于充电状态；而在此后第一时钟信号线CK1上转为高电平、输入端IN处保持为高电平的情况下，第一节点N1处会在第一电容C1的电荷保持作用下随着第二时钟信号线CK2上转为低电平而转为比第二时钟信号线CK2上的低电平具有更低电位的低电平电压，从而使得此时的第一晶体管T1处于完全打开的状态，使得输出端EO处的噪声电压或者高于第一低电平电压线VL1上的低电平电压的电压得到释放(例如图2中虚线圆圈标注部分所示，随着第一低电平电压线VL1上转换为高电平，输出端EO处电位能够在第一电容的作用下被完全下拉)。可以看出，上述第一电容的设置有助于提升反相器模块在输出低电平时的信号稳定性，进一步优化其电信号输出特性。

当然，上述上拉子模块的可选电路结构均是一种示例，本发明中的上拉子模块的实现方式可以不仅限于此。

此外，图4所示的反相器模块具有复位端ER，第五晶体管T5的栅极连接复位端ER，源极和漏极中的一个连接输出端EO，另一个连接第一低电平电压线VL1。可以理解的是，当复位端ER处为低电平时第五晶体管T5打开，输出端EO处可以在第一低电平电压线VL1上的低电平电压的作用下释放噪声电压，或者辅助第一晶体管T1进行输出端EO处的电位下拉。可以看出，设置第五晶体管和复位端的效果取决于连接到复位端的信号，但其显然能够在适当的信号作用下进一步优化反相器模块的电信号输出特性。

图5是本发明一个实施例提供的移位寄存器单元的电路结构图。参见图5，本发明实施例的移位寄存器单元包括输入端和输出端，还包括移位寄存器模块21和反相器模块22，其中的反相器模块22以图4所示的反相器模块为例。反相器模块22的输出端EO连接移位寄存器单元的输出端，移位寄存器模块的输入端GI连接移位寄存器单元的输入端。在移位寄存器单元中，移位寄存器模块21具有输入端GI和输出端GO，反相器模块22具有输入端EN和输出端EO，且反相器模块22的输入端EN连接移位寄存器模块21的输出端GO。

在一个示例中，上述移位寄存器单元用于构成OLED(Organic Light-EmittingDiode，有机发光二极管)显示装置的阵列基板(Array Substrate)上设置的栅极驱动器(Gate Driver)。移位寄存器单元的输入端用于连接起始扫描信号(STV)或上一级的移位寄存器单元中的移位寄存器模块21的输出端GO，移位寄存器单元中移位寄存器模块21的输出端GO用于连接本级的扫描驱动信号线和下一级移位寄存器单元的输入端，移位寄存器单元中的反相器模块22的输出端EO用于连接本级的发光(Emission)控制信号线。由此，上述移位寄存器模块21能够在多级移位寄存器单元间逐级地向每一个扫描驱动信号线输出扫描驱动信号，上述反相器模块22能够在多级移位寄存器单元间逐级地向每一个发光控制信号线输出发光控制信号(与扫描驱动信号反相)，用以实现OLED像素电路的显示驱动。由于本实施例中反相器模块22相比于现有技术能够具有更优的电信号输出特性，因此该移位寄存器单元及由其构成的栅极驱动器也能随之具有更优的电信号输出特性。

可理解的是，本实施例中移位寄存器模块21主要用于在输入端GI处接收到扫描驱动信号时，在输出端GO处输出相较于接收到的扫描驱动信号滞后预定时长的扫描驱动信号。图5所示的移位寄存器模块21是实现上述功能的一种示例，而本发明中的移位寄存器模块的实现方式可以不仅限于此。

参见图5，本实施例中的移位寄存器模块21包括：

第六晶体管T6，其栅极连接第一时钟信号线CK1，源极和漏极中的一个连接第二节点N2，另一个连接移位寄存器模块21的输入端GI；

第七晶体管T7，其栅极连接第二节点N2，源极和漏极中的一个连接移位寄存器模块21的输出端GO，另一个连接第二时钟信号线CK2；

第二电容C2，其第一端连接第二节点N2，第二端连接移位寄存器模块21的输出端GO。

基于第六晶体管T6、第七晶体管T7和第二电容C2的组合，能够在输入端GI所接信号和两个时钟信号的作用下实现自举式的信号输出(具体实现方式将在后文的电路工作原理中详述)。

参见图5，本实施例中的移位寄存器模块21还包括第八晶体管T8，第七晶体管T7的栅极进一步经过第八晶体管T8的源极和漏极连接第二节点N2，第二电容C2的第一端进一步经过第八晶体管T8的源极和漏极连接第二节点N2，第八晶体管T8的栅极连接第二低电平电压线VL2。由于第八晶体管T8具有一定的隔绝源极与漏极的噪声信号的作用，因此有助于提升第二节点N2和输出端GO处的信号的稳定性，优化移位寄存器模块的电信号输出特性。

参见图5，本实施例中的移位寄存器模块21还包括：

第九晶体管T9，其的栅极连接第一时钟信号线CK1，源极和漏极中的一个连接第三节点N3，另一个连接第二低电平电压线VL2；

第十晶体管T10，其栅极连接第二节点N2，源极和漏极中的一个连接第一时钟信号线VL1，另一个连接第三节点N3；

第十一晶体管T11，其栅极连接第三节点N3，源极和漏极中的一个连接高电平电压线VH，另一个连接移位寄存器模块22的输出端GO；

第三电容C3，其第一端连接第三节点N3，第二端连接高电平电压线VH。

基于第九晶体管T9、第十晶体管T10、第十一晶体管T11和第三电容C3的组合，能够在移位寄存器模块21保持预定时长的信号输出状态之后对输出端GO处进行电位的复位(具体实现方式将在后文的电路工作原理中详述)。

参见图5，本实施例中的移位寄存器模块21还包括：

第十二晶体管T12，其栅极连接第三节点N3，源极和漏极中的一个连接高电平电压线VH，另一个连接第四节点N4；

第十三晶体管T13，其栅极连接第二时钟信号线CK2，源极和漏极中的一个连接第四节点N4，另一个连接第二节点N2。

基于第十二晶体管T12和第十三晶体管T13组合，能够在移位寄存器模块21保持预定时长的信号输出状态之后对第二节点N2处进行电位的复位(具体实现方式将在后文的电路工作原理中详述)。

图6是本发明实施例中移位寄存器模块的电路时序图。参见图5和图6，图5中的移位寄存器模块21的工作原理如下：

第一时刻t1：输入端GI处由高电平转为低电平，第一时钟信号线CK1上也由高电平转为低电平，第二时钟信号线CK2上为高电平，第十三晶体管T13关闭而第一晶体管T1、第三晶体管T3打开，第二节点N2、第三节点N3被置为低电平，第十晶体管T10、第十一晶体管T11、第十二晶体管T12打开；另外由于第八晶体管T8打开因而第七晶体管T7也打开，输出端GO处被置为由高电平电压线VH和第二时钟信号线CK2上的高电平。此时，第二电容C2和第三电容C3都处于第一端为低电平而第二端为高电平的状态，即处于充电状态。

第二时刻t2：输入端GI处由低电平转为高电平，第一时钟信号线CK1上也由低电平转为高电平，第二时钟信号线CK2上由高电平转为低电平，从而第十三晶体管T13打开而第一晶体管T1、第三晶体管T3关闭，且第八晶体管T8与第七晶体管T7保持开启，输出端GO处被置为第二时钟信号线CK2上的低电平。此时，第二节点N2处在第二电容C2的电荷保持作用下下降至比第二时钟信号线CK2上的低电平的电位还要低的电位上，这一方面使得第七晶体管T7完全打开完成输出端GO处电位的快速下拉，另一方面使得第十晶体管T10打开、第三节点N3被置为第一时钟信号线CK1上的高电平，第十一晶体管T11关闭，第三电容C3两端均为高电平，完成电容的放电。

第三时刻t3：输入端GI处和第一时钟信号线CK1上保持高电平，第二时钟信号线CK2上由低电平转为高电平，此时第二电容C2的电荷保持作用下第二节点N2处恢复原有的低电平，同时输出端GO处在第二时钟信号线CK2上的高电平的作用下被逐渐上拉至高电平。另一方面，第十三晶体管T13关闭，其他节点处的电位仍保持不变。

第四时刻t4：输入端GI处和第二时钟信号线CK2上保持高电平，第一时钟信号线CK1上由高电平转为低电平，此时第六晶体管T6和第九晶体管T9开启，第二节点N2处被置为输入端GI处提供的高电平，第三节点N3处被置为第二低电平电压线VL2上提供的低电平，在第八晶体管T8保持开启的情况下第七晶体管T7关闭，第十晶体管T10在第二节点N2处的高电平作用下关闭，第十一晶体管T11和第十二晶体管T12在第三节点N3处的低电平作用下开启，输出端GO处被置为高电平电压线VH提供的高电平。第十三晶体管T13保持关闭，第二电容C2的两端均为高电平即完成放电，第三电容C3的第一端为低电平而第二端为高电平即完成充电。

第四时刻t4之后：随着第一时钟信号线CK1上和第二时钟信号线CK2上的时钟信号的周期性变化，第六晶体管T6、第九晶体管T9和第十三晶体管T13周期性打开和关闭，在第九晶体管T9打开时第三节点N3处会在第二低电平电压线VL2上的低电平作用下被保持为低电平并释放掉噪声电压，在第六晶体管T6打开时第二节点N2处会在输入端GI处的高电平作用下被保持为高电平并释放掉噪声电压，第十三晶体管T13打开时第二节点N2处会在高电平电压线VH的作用下被保持为高电平并释放掉噪声电压。由此，第七晶体管T7、第十晶体管T10保持关闭，第十一晶体管T11、第十二晶体管T12、第八晶体管T8保持开启，输出端GO处一直在高电平电压线VH的作用下被保持为高电平。

从图6的整体上来看，输出端GO处的信号相较于输入端GI处的信号滞后的时间即第一时刻t1(第一时钟信号下降沿)到第二时刻t2(第二时钟信号下降沿)的时长，且信号输出时长均等于第一时钟信号与第二时钟信号的下降沿间隔，即实现了上述移位寄存器模块的功能。在此基础上，在图5中的移位寄存器模块21和反相器模块22都正常工作的情况下，反相器模块22会随着输出端GO处的信号输出而在输出端EO处输出与之反相的信号。

基于同样的发明构思，本发明实施例还提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元。在一个示例中，该阵列基板包括位于显示区域之外的至少一个栅极驱动器，每个栅极驱动器包括若干级的上述任意一种的移位寄存器单元。

图7是本发明一个实施例提供的阵列基板上的多级移位寄存器单元之间的电路连接关系图。参见图7，图7中以第一级移位寄存器单元GOA_1、第二级移位寄存器单元GOA_2、第三级移位寄存器单元GOA_3和第四级移位寄存器单元GOA_4为例，示出了各级移位寄存器单元之间的连接关系：

第一级移位寄存器单元GOA_1的输入端GI连接起始扫描信号STV，输出端GO连接第二级移位寄存器单元GOA_2的输入端GI，复位端ER连接第二级移位寄存器单元GOA_2的输出端GO。此后，每一级移位寄存器单元的输出端GO均连接下一级移位寄存器单元的输入端GI，每一级移位寄存器单元的复位端ER均连接下一级移位寄存器单元的输出端GO。未在图7中示出的是，每一级移位寄存器单元的输出端GO各自连接一个扫描驱动信号线，每一级移位寄存器单元中的反相器模块的输出端各自连接一个发光控制信号线。此外，该栅极驱动器连接正相时钟信号线CLK和反相时钟信号线CLKB，其中的正相时钟信号线CLK作为奇数级移位寄存器单元的第一时钟信号线CK1和偶数级移位寄存器单元的第二时钟信号线CK2；反相时钟信号线CLKB作为奇数级移位寄存器单元的第二时钟信号线CK2和偶数级移位寄存器单元的第一时钟信号线CK1。基于上述复位端ER的连接关系，每一级的移位寄存器单元中的反相器模块都可以在下一移位寄存器单元的输出端GO处的信号的作用下进行一次复位，这有利于提升反相器模块的输出端处信号的稳定性，进一步优化其电信号输出特性，实现更优的电路性能。

可以看出，由于本实施例中每一级移位寄存器单元中的反相器模块相比于现有技术能够具有更优的电信号输出特性，因此该移位寄存器单元及由其构成的栅极驱动器也能随之具有更优的电信号输出特性，阵列基板上的栅极驱动器也就具有了更优的电路性能。

基于同样的发明构思，本发明实施例还提供了一种显示装置，该显示装置包括任一种阵列基板。本发明实施例中的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。可以看出，基于阵列基板上的栅极驱动器也就具有了更优的电路性能，本发明实施例的显示装置也能实现更优的工作性能。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种反相器模块，具有输入端和输出端，其特征在于，所述反相器模块包括：

分别连接所述输入端、第一节点和所述输出端的上拉子模块，用于在所述输入端处为低电平时将所述第一节点处和所述输出端处置为高电平电压线提供的高电平电压；

第一晶体管，所述第一晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述输出端，另一个连接第一低电平电压线；

连接所述第一节点的下拉子模块，用于在由第一时钟信号线提供的第一时钟信号为低电平时，将所述第一节点处置为由第二低电平电压线提供的低电平电压；

其中，所述第二低电平电压线上的低电平电压低于所述第一低电平电压线上的低电平电压。

2.根据权利要求1所述的反相器模块，其特征在于，还包括：

第一端连接所述第一节点的第一电容，所述第一电容的第二端连接第二时钟信号线；

其中，所述第二时钟信号线用于加载第二时钟信号，所述第一时钟信号与所述第二时钟信号分别是正相时钟信号和反相时钟信号的一个。

3.根据权利要求1或2所述的反相器模块，其特征在于，所述下拉子模块包括第二晶体管，所述上拉子模块包括第三晶体管和第四晶体管；所述反相器模块还具有复位端，所述反相器模块包括第五晶体管；其中，

所述第二晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接所述第一节点，另一个连接所述第二低电平电压线；

所述第三晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述高电平电压线，另一个连接所述第一节点；

所述第四晶体管的栅极连接所述输入端，源极和漏极中的一个连接所述高电平电压线，另一个连接所述输出端；

所述第五晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述输出端，另一个连接所述第一低电平电压线；

所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管均为P型晶体管。

4.一种移位寄存器单元，包括输入端和输出端，其特征在于，还包括移位寄存器模块和如权利要求1至3中任一项所述的反相器模块；其中，

所述移位寄存器模块具有输入端和输出端，所述反相器模块的输入端连接所述移位寄存器模块的输出端；

所述反相器模块的输出端连接所述移位寄存器单元的输出端；

所述移位寄存器模块的输入端连接所述移位寄存器单元的输入端。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器模块包括：

第六晶体管，所述第六晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接第二节点，另一个连接所述移位寄存器模块的输入端；

第七晶体管，所述第七晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述移位寄存器模块的输出端，另一个连接所述第二时钟信号线；

第二电容，所述第二电容的第一端连接所述第二节点，所述第二电容的第二端连接所述移位寄存器模块的输出端。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器模块还包括第八晶体管；

所述第七晶体管的栅极进一步经过所述第八晶体管的源极和漏极连接所述第二节点，所述第二电容的第一端进一步经过所述第八晶体管的源极和漏极连接所述第二节点；

所述第八晶体管的栅极连接所述第二低电平电压线。

7.根据权利要求5或6所述的移位寄存器单元，其特征在于，所述移位寄存器模块还包括：

第九晶体管，所述第九晶体管的栅极连接所述第一时钟信号线，源极和漏极中的一个连接第三节点，另一个连接所述第二低电平电压线；

第十晶体管，所述第十晶体管栅极连接所述第二节点，源极和漏极中的一个连接所述第一时钟信号线，另一个连接所述第三节点；

第十一晶体管，所述第十一晶体管栅极连接所述第三节点，源极和漏极中的一个连接所述高电平电压线，另一个连接所述移位寄存器模块的输出端；

第三电容，所述第三电容的第一端连接所述第三节点，所述第三电容的第二端连接高电平电压线。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述移位寄存器模块还包括：

第十二晶体管，所述第十二晶体管栅极连接所述第三节点，源极和漏极中的一个连接高电平电压线，另一个连接第四节点；

第十三晶体管，所述第十三晶体管栅极连接所述第二时钟信号线，源极和漏极中的一个连接所述第四节点，另一个连接所述第二节点。

9.一种阵列基板，其特征在于，包括如权利要求4至8中任一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。