CN108320711A - 一种移位寄存器、驱动电路及驱动方法、显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器、驱动电路及驱动方法、显示装置，用于提高移位寄存器输出信号的准确性。移位寄存器的第一处理单元在第一时钟信号端的信号的控制下将输入信号端的信号提供给第一节点；分压单元在第一时钟信号端的信号和第二时钟信号端的信号的控制下，将第一节点的信号提供给第二节点；第二处理单元在第一时钟信号端的信号的控制下将导通信号提供给第三节点；在第一节点或第二节点的信号的控制下将第一时钟信号端的信号提供给第三节点；输出单元在第二节点的信号的控制下将第二时钟信号端的信号提供给移位寄存器的输出信号端，在第三节点的信号的控制下将截止信号提供给输出信号端。

Description

一种移位寄存器、驱动电路及驱动方法、显示装置

【技术领域】

本发明涉及显示技术领域，尤其涉及一种移位寄存器、驱动电路及驱动方法、显示装置。

【背景技术】

通常来讲，显示装置包括位于显示面板内部的多个子像素以及驱动这些子像素充电的驱动电路，驱动电路一般由多个级联的移位寄存器组成。但是，在现有技术中，由于移位寄存器电路内部的控制节点的电位受到输出信号的影响，这样在移位寄存器的输出信号的高低电平切换的时候，若其输出信号的高低电平切换不及时，移位寄存器内部的控制节点的电位将相应受到影响，进而导致移位寄存器的输出信号出现错误，影响显示装置的正常显示。

【发明内容】

有鉴于此，本发明提供了一种移位寄存器、驱动电路及驱动方法、显示装置，用以提高移位寄存器的输出信号的准确性。

一方面，本发明实施例提供了一种移位寄存器，所述移位寄存器包括：

第一处理单元，所述第一处理单元用于在第一时钟信号端的信号的控制下将输入信号端的信号提供给第一节点；

分压单元，所述分压单元用于在导通信号的控制下，将所述第一节点的信号提供给第二节点；

第二处理单元，所述第二处理单元用于在所述第一时钟信号端的信号的控制下将导通信号提供给第三节点；在所述第一节点或所述第二节点的信号的控制下将所述第一时钟信号端的信号提供给第三节点；

输出单元，所述输出单元用于在所述第二节点的信号的控制下将第二时钟信号端的信号提供给所述移位寄存器的输出信号端，在所述第三节点的信号的控制下将截止信号提供给所述输出信号端。

另一方面，本发明实施例提供了一种驱动电路，所述驱动电路包括多个级联的上述移位寄存器。

再一方面，本发明实施例提供了一种显示装置，所述显示装置包括上述驱动电路。

再一方面，本发明实施例还提供了一种驱动方法，适用于上述的移位寄存器，所述驱动方法包括第一阶段、第二阶段、第三阶段和第四阶段：

在所述第一阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述截止信号，向所述第二时钟信号端提供所述导通信号，所述输出信号端输出所述截止信号；

在所述第二阶段，向所述输入信号端提供所述导通信号，向所述第一时钟信号端提供所述导通信号，向所述第二时钟信号端提供所述截止信号，所述输出信号端输出所述截止信号；

在所述第三阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述截止信号，向所述第二时钟信号端提供所述导通信号，所述输出信号端输出所述导通信号；

在所述第四阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述导通信号，向所述第二时钟信号端提供所述截止信号，所述输出信号端输出所述截止信号。

本发明提供的移位寄存器包括第一处理单元、分压单元、第二处理单元和输出单元，其中，第一处理单元用于在第一时钟信号端的信号的控制下将输入信号端的信号提供给第一节点；分压单元用于在导通信号的控制下，将第一节点的信号提供给第二节点；第二处理单元用于在第一时钟信号端的信号的控制下将导通信号提供给第三节点；在所述第一节点或所述第二节点的信号的控制下将第一时钟信号端的信号提供给第三节点；输出单元用于在第二节点的信号的控制下将第二时钟信号端的信号提供给移位寄存器的输出信号端，在第三节点的信号的控制下将截止信号提供给输出信号端。基于此，由于本发明提供的移位寄存器的第一节点、第二节点及第三节点的电位均不受输出信号端输出信号的控制，因此，即便出现输出信号的高低电平切换不及时的情况，第一节点、第二节点及第三节点的电位也不会受到影响，从而输出信号端输出的信号不会出现进一步的偏差，能够提高输出信号端输出信号的准确性。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术提供的移位寄存器的示意图；

图2为现有技术提供的移位寄存器的工作时序图；

图3为本发明实施例提供的一种移位寄存器的示意图；

图4为本发明实施例提供的移位寄存器的工作时序图；

图5为本发明实施例提供的另一种移位寄存器的示意图；

图6为本发明实施例提供的又一种移位寄存器的示意图；

图7为本发明实施例提供的又一种移位寄存器的示意图；

图8为本发明实施例提供的又一种移位寄存器的示意图；

图9为本发明实施例提供的又一种移位寄存器的示意图；

图10为图8所对应的移位寄存器的内部结构示意图；

图11为图9所对应的移位寄存器的内部结构示意图；

图12是对图10所对应的移位寄存器进行仿真的结果示意图；

图13为本发明实施例提供的驱动电路的示意图；

图14为本发明实施例提供的显示装置的示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，尽管在本发明实施例中可能采用术语第一、第二等来描述处理单元，但这些处理单元不应限于这些术语。这些术语仅用来将处理单元彼此区分开。例如，在不脱离本发明实施例范围的情况下，第一处理单元也可以被称为第二处理单元，类似地，第二处理单元也可以被称为第一处理单元。

如图1和图2所示，图1为现有技术中的一种移位寄存器的内部结构示意图，图2为图1所示移位寄存器的驱动时序图；其中，由于该移位寄存器的输出端OUT’与薄膜晶体管M3’的控制端相连，因此，在该移位寄存器正常工作的情况下，以处于阶段t为例，当输出端OUT’输出低电平时，通过输出端OUT’的反馈将使薄膜晶体管M3’在低电平控制下导通，高电平信号VGH’通过导通的薄膜晶体管M3’将第一节点N1’电位写高，进而使薄膜晶体管M5’在高电平控制下截止。这时，第二节点N2’处于低电平状态，控制薄膜晶体管M4’导通，将时钟信号端CKB’的低电平信号写入输出端OUT’，使输出端OUT’输出低电平。

但是，基于该移位寄存器的内部电路结构，因为输出端OUT’与薄膜晶体管M3’的控制端相连，因此，如果输出端OUT’的输出信号未及时写低，就会导致薄膜晶体管M3’不能及时导通，进而导致第一节点N1’的电位不能及时写高，这时可能就会出现薄膜晶体管M5’和薄膜晶体管M4’同时导通的情况，导致输出端OUT’的输出存在竞争风险，可能出现错误。

基于此，本实施例提供了一种移位寄存器，如图3所示，图3为本实施例提供的一种移位寄存器的示意图，该移位寄存器包括第一处理单元1，分压单元2，第二处理单元3和输出单元4。

其中，第一处理单元1用于在第一时钟信号端CK的信号的控制下将输入信号端IN的信号提供给第一节点N1。

分压单元2用于在导通信号的控制下，将第一节点N1的信号提供给第二节点N2。

第二处理单元3用于在第一时钟信号端CK的信号的控制下将导通信号端VGL的导通信号提供给第三节点N3；在第一节点N1的信号的控制下将第一时钟信号端CK的信号提供给第三节点N3。

输出单元4用于在第二节点N2的信号的控制下将第二时钟信号端XCK的信号提供给移位寄存器的输出信号端OUT，在第三节点N3的信号的控制下将截止信号端VGH的截止信号提供给输出信号端OUT。

下面结合图3和图4，图4为图3对应的工作时序图，对上述移位寄存器的工作过程进行具体说明，该移位寄存器的工作过程包括初始阶段t0，第一阶段t1，第二阶段t2，第三阶段t3和第四阶段t4。

在初始阶段t0，输入信号端IN提供截止信号，第一时钟信号端CK提供导通信号，第二时钟信号端XCK提供截止信号，第一处理单元1响应于第一时钟信号端CK提供的导通信号，将输入信号端IN提供的截止信号写入第一节点N1，分压单元2响应于导通信号，将第一节点N1的截止信号写入第二节点N2；第二处理单元3响应于第一时钟信号端CK提供的导通信号，将导通信号端VGL提供的导通信号写入第三节点N3；输出单元4响应于第三节点N3接收的导通信号端VGL的信号，将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

在第一阶段t1，输入信号端IN提供截止信号，第一时钟信号端CK提供截止信号，第二时钟信号端XCK提供导通信号，第二节点N2保持初始阶段t0的截止状态，第三节点N3保持初始阶段t0的导通状态；输出单元4响应于第三节点N3保持的导通信号，将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

在第二阶段t2，输入信号端IN提供导通信号，第一时钟信号端CK提供导通信号，第二时钟信号端XCK提供截止信号，第一处理单元1响应于第一时钟信号端CK提供的导通信号，将输入信号端IN提供的导通信号写入第一节点N1，分压单元2响应于导通信号，将第一节点N1的导通信号写入第二节点N2；第二处理单元3响应于第一时钟信号端CK提供的导通信号，将导通信号端VGL提供的导通信号写入第三节点N3；输出单元4响应于第三节点N3接收的导通信号端VGL的导通信号，将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号，并且，输出单元4响应于第二节点N2接收的导通信号，将第二时钟信号端XCK提供的截止信号写入输出信号端OUT，使输出信号端稳定地输出截止信号。

在第三阶段t3，输入信号端IN提供截止信号，第一时钟信号端CK提供截止信号，第二时钟信号端XCK提供导通信号，第二节点N2保持第二阶段t2的导通信号，第二处理单元3响应于第二节点N2的导通信号，将第一时钟信号端CK提供的截止信号写入第三节点N3；输出单元4响应于第一节点N1的导通信号，将第二时钟信号端XCK提供的导通信号写入输出信号端OUT，使输出信号端OUT输出导通信号。

在第四阶段t4，输入信号端IN提供截止信号，第一时钟信号端CK提供导通信号，第二时钟信号端XCK提供截止信号，第一处理单元1响应于第一时钟信号端CK提供的导通信号，将输入信号端IN提供的截止信号写入第一节点N1，分压单元2响应于导通信号，将第一节点N1的截止信号写入第二节点N2；第二处理单元3响应于第一时钟信号端CK提供的导通信号，将导通信号端VGL提供的导通信号写入第三节点N3；输出单元4响应于第三节点N3接收的导通信号端VGL的导通信号，将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

如图5所示，图5为本实施例提供的另一种移位寄存器的内部结构示意图，其中，该移位寄存器包括第一处理单元1，分压单元2，第二处理单元3和输出单元4。

其中，第一处理单元1用于在第一时钟信号端CK的信号的控制下将输入信号端IN的信号提供给第一节点N1。

分压单元2用于在导通信号的控制下，将第一节点N1的信号提供给第二节点N2。

第二处理单元3用于在第一时钟信号端CK的信号的控制下将导通信号端VGL的导通信号提供给第三节点N3；在第二节点N2的信号的控制下将第一时钟信号端CK的信号提供给第三节点N3。

输出单元4用于在第二节点N2的信号的控制下将第二时钟信号端XCK的信号提供给移位寄存器的输出信号端OUT，在第三节点N3的信号的控制下将截止信号端VGH的截止信号提供给输出信号端OUT。

在图5所示的实施例中，由于分压单元2用于在导通信号的控制下，将第一节点N1的信号提供给第二节点N2，因此，在任意时刻，第一节点N1的导通或截止状态与第二节点N2相同，因此，对于图5所示的实施例，其工作时序与图3所示的实施例相同，即，图5和图3所示的实施例均可以用图4所示的时序图来表示，此处对图5所示的移位寄存器的工作过程不再赘述。

通过上述对移位寄存器的工作过程的描述可知，基于本实施例提供的如图3和图5所示的两种移位寄存器，其中的输出单元4受第二节点N2和第三节点N3的信号的控制，该输出单元4分别用于将第二时钟信号端XCK的信号和截止信号端VGH的截止信号提供给输出信号端OUT，而第二节点N2的信号仅受第一时钟信号端CK的信号、第二时钟信号端XCK的信号和第一节点N1的信号控制，第三节点N3的信号仅受第一节点N1的信号、第一时钟信号端CK的信号和导通信号端VGL的导通信号的控制，第一节点N1的信号仅受第一时钟信号端CK的信号及输入信号端IN的信号的控制，即，上述第一节点N1、第二节点N2及第三节点N3的信号均不受输出信号端OUT的输出信号的影响，因此，即便出现输出信号端OUT的输出信号的高低电平切换不及时的情况，第一节点N1、第二节点N2及第三节点N3的电位也不会受到影响，因此也就不会导致输出信号端OUT输出的信号出现进一步的偏差，从而能够提高输出信号端OUT的输出信号的准确性。

并且，本实施例通过在第一处理单元1与输出单元4之间设置分压单元2，避免将第一处理单元1直接与第二节点N2相连，能够抬高第一处理单元1一端的电位，从而在该移位寄存器的工作过程中，能够避免出现由于第二节点N2的电位较低时，所可能导致的第一处理单元1的两端的跨压过大对第一处理单元1带来的不利影响，从而能够保证该移位寄存器的稳定工作。

示例性的，上述输入信号端IN用于接收输入信号；如图4所示，第一时钟信号端CK的信号与第二时钟信号端XCK的信号均为周期性脉冲信号，当第一时钟信号端CK的信号为导通信号时，第二时钟信号端XCK的信号为截止信号，当第二时钟信号端XCK的信号为导通信号时，第一时钟信号端CK的信号为截止信号，即，第一时钟信号端CK和第二时钟信号端XCK分时提供导通信号。

可以理解的是，上述控制分压单元2的导通信号可以由不同的信号端提供，例如，如图6和图7所示，图6和图7为本实施例提供的另外两种移位寄存器的示意图，其中，分压单元2与导通信号端VGL连接，以通过导通信号端VGL提供的导通信号，控制分压单元2的工作；或者，如图8和图9所示，图8和图9为本实施例提供的另外两种移位寄存器的示意图，其中，分压单元2分别与第一时钟信号端CK和第二时钟信号端XCK连接，以通过分时提供导通信号的第一时钟信号端CK和第二时钟信号端XCK来控制分压单元2的工作，本实施例对此不作限定。以下如无特殊说明，均以图8和图9所示的分压单元2的连接方式为例进行说明。

可选的，如图10所示，图10为图8所对应的移位寄存器的内部结构示意图，其中，上述第一处理单元1包括第一晶体管M1。第一晶体管M1的控制端与第一时钟信号端CK相连，第一晶体管M1的第一端与输入信号端IN相连，第一晶体管M1的第二端与第一节点N1相连。在第一时钟信号端CK提供的信号的控制下，第一晶体管M1控制第一节点N1与输入信号端IN的电连接，以此调节第一节点N1的电位。

示例性的，本实施例中上述第一晶体管M1为PMOS晶体管，PMOS晶体管的控制端为低电平时导通，控制端为高电平时截止。如无特殊说明，本实施例中后续提及的晶体管均为PMOS晶体管，相应的，截止信号指的是高电平信号，导通信号指的是低电平信号，截止信号端指的是提供高电平信号的端子，导通信号端指的是提供低电平信号的端子。在具体实施时，各个晶体管的栅极作为其控制端。并且，根据各晶体管的栅极的信号以及其类型，可以将其第一端作为源极，第二端作为漏极，或者将其第一端作为漏极，第二端作为源极，在此不做具体区分。

可选的，继续参照图10，上述分压单元2包括第二晶体管M2和第三晶体管M3。其中，第二晶体管M2的控制端与第二时钟信号端XCK相连，第二晶体管M2的第一端与第一节点N1相连，第二晶体管M2的第二端与第二节点N2相连；在第二时钟信号端XCK提供的信号的控制下，第二晶体管M2控制第一节点N1与第二节点N2的电连接，以通过第一节点N1来调节第二节点N2的电位。

第三晶体管M3的控制端与第一时钟信号端CK相连，第三晶体管M3的第一端与第一节点N1相连，第三晶体管M3的第二端与第二节点N2相连。在第一时钟信号端CK提供的信号的控制下，第三晶体管M3控制第一节点N1与第二节点N2的电连接，以通过第一节点N1来调节第二节点N2的电位。

并且，在本实施例中，通过在第一晶体管M1与第二节点N2之间设置第二晶体管M2和第三晶体管M3，其中，第二晶体管M2和第三晶体管M3的控制端分别与第二时钟信号端XCK和第一时钟信号端CK相连，以使第二晶体管M2和第三晶体管M3分时导通，即，通过上述连接，能够在该移位寄存器不同的工作阶段，使第一晶体管M1要么通过第二晶体管M2与第二节点N2相连，要么通过第三晶体管M3与第二节点N2相连，即避免了第一晶体管M1直接与第二节点N2相连，而若将第一晶体管M1的第二端直接与第二节点N2相连，当第二节点N2处于低电平状态时，第二节点N2的电位一般较低，有可能使第一晶体管M1的控制端或第一端与第二端之间的跨压过大，出现第一晶体管M1被击穿的情况。本实施例通过将第一晶体管M2的第二端与第二晶体管M2和第三晶体管M3相连，能够抬高第一晶体管M1的第二端的电位，从而能够减小第一晶体管M1的控制端或第一端与第二端之间的跨压，从而提高了第一晶体管M1的稳定性，保证了该移位寄存器的稳定工作。

示例性的，如图10所示，上述第二处理单元3包括第四晶体管M4和第五晶体管M5；其中，第四晶体管M4的控制端与第一时钟信号端CK相连，第四晶体管M4的第一端与导通信号端VGL相连，第四晶体管M4的第二端与第三节点N3相连。在第一时钟信号端CK提供的信号的控制下，第四晶体管M4控制导通信号端VGL与第三节点N3的电连接，以此调节第三节点N3的电位。

如图10所示，在图10所示的实施例中，第五晶体管M5的控制端与第一节点N1相连，第五晶体管M5的第一端与第一时钟信号端CK相连，第五晶体管M5的第二端与第三节点N3相连。在第一节点N1的控制下，第五晶体管M5控制第一时钟信号端CK与第三节点N3的电连接，以此调节第三节点N3的电位。并且，在本实施例中，通过将第五晶体管M5的控制端与第一节点N1相连，与将第五晶体管M5的控制端直接与第二节点N2相连相比，当第二节点N2处于低电平状态时，本实施例通过上述连接能够抬高第五晶体管M5的控制端的电位，从而避免在第二节点N2处于低电平状态时，第五晶体管M5的控制端与第一端或第二端之间的跨压过大所导致的第五晶体管M5被击穿的情况，能够提高第五晶体管M5的稳定性，从而进一步保证该移位寄存器的稳定工作。

除了上述图10所示的情况外，如图11所示，图11为图9所对应的移位寄存器的内部示意图，在图11所示的实施例中，第五晶体管M5的控制端还可以与第二节点N2相连，第五晶体管M5的第一端与第一时钟信号端CK相连，第五晶体管M5的第二端与第三节点N3相连。在第二节点N2的控制下，第五位晶体管M5控制第一时钟信号端CK与第三节点N3的电连接，以此调节第三节点N3的电位。

示例性的，如图10和图11所示，上述输出单元4包括第六晶体管M6与第七晶体管M7。其中，第六晶体管M6的控制端与第三节点N3相连，第六晶体管M6的第一端与截止信号端VGH相连，第六晶体管M6的第二端与输出信号端OUT相连；在第三节点N3提供的信号的控制下，第六晶体管M6控制截止信号端VGH与输出信号端OUT的电连接，以此调节输出信号端OUT的输出信号。第七晶体管M7的控制端与第二节点N2相连，第七晶体管M7的第一端与第二时钟信号端XCK相连，第七晶体管M7的第二端与输出信号端OUT相连。在第二节点N2提供的信号的控制下，第七晶体管M7控制第二时钟信号端XCK与输出信号端OUT的电连接，以此调节输出信号端OUT的输出信号。

示例性的，上述移位寄存器还包括第一电容C1和第二电容C2；第一电容C1的第一端与第二节点N2相连，第一电容C1的第二端与输出信号端OUT相连；第二电容C2的第一端与第三节点N3相连，第二电容C2的第二端与截止信号端VGH相连。其中，第一电容C1用于在第二节点N2处于浮接状态时，利用第一电容C1的耦合作用，维持第二节点N2保持上一工作阶段的电位状态，第二电容C2用于在第三节点N3处于浮接状态时，利用第二电容C2的耦合作用，维持第三节点N3保持上一工作阶段的电位状态。

下面结合图4和图10，对图10所示的移位寄存器的工作过程进行描述。

在初始阶段t0，第一时钟信号端CK提供导通信号，使得第一晶体管M1、第三晶体管M3和第四晶体管M4导通，第一晶体管M1将输入信号端IN提供的截止信号写入第一节点N1，使第一节点N1为高电平，第三晶体管M3根据第一节点N1的高电平信号将第二节点N2的电位写高，使得第七晶体管M7截止，第四晶体管M4根据导通信号端VGL提供的导通信号将第三节点N3的电位写低，使第六晶体管M6导通，第六晶体管M6将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

在第一阶段t1，此阶段为该移位寄存器的移位前准备阶段，第一时钟信号端CK提供截止信号，使得第一晶体管M1、第三晶体管M3和第四晶体管M4截止，利用第一电容C1的耦合作用，第二节点N2保持初始阶段t0的截止信号，使得第七晶体管M7截止；利用第二电容C2的耦合作用，第三节点N3保持初始阶段t0的导通信号，使得第六晶体管M6导通，第六晶体管M6将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

在第二阶段t2，此阶段为该移位寄存器的有效电平写入阶段，在此阶段，通过输入信号端IN写入有效电平，即在本实施例中，向输入信号端IN提供导通信号，第一时钟信号端CK提供导通信号，使得第一晶体管M1、第三晶体管M3和第四晶体管M4导通，第一晶体管M1将输入信号端IN提供的导通信号写入第一节点N1,使第一节点N1为低电平，第三晶体管M3根据第一节点N1的低电平信号将第二节点N2的电位写低，使得第七晶体管M7导通，第七晶体管M7将第二时钟信号端XCK提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号；第四晶体管M4将导通信号端VGL提供的导通信号写入第三节点N3，使第三节点N3为低电平，从而使得第六晶体管M6导通，第六晶体管M6将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT稳定输出截止信号。

在第三阶段t3，此阶段为该移位寄存器的移位阶段，第一时钟信号端CK提供截止信号，使得第一晶体管M1，第三晶体管M3和第四晶体管M4截止，第一节点N1保持第二阶段t2的导通信号，使得第五晶体管M5导通，第五晶体管M5将第一时钟信号端CK提供的截止信号写入第三节点N3，使第六晶体管M6截止；利用第一电容C1的耦合作用，第二节点N2保持第二阶段t2的导通信号，使得第七晶体管M7导通，第七晶体管M7将第二时钟信号端XCK提供的导通信号写入输出信号端OUT，使输出信号端OUT输出导通信号，即，使该移位寄存器实现信号的移位。并且，由于输出信号端OUT的输出信号从高到低的跳变，利用第一电容C1的耦合作用，第二节点N2的电位能够变得更低，从而使第七晶体管M7能够导通的更完全，从而使第七晶体管M7能够更好的将第二时钟信号端XCK提供的导通信号传输至输出信号端OUT。

下面基于图10所示的移位寄存器的结构，以输入信号端IN的有效电平为8V，第一时钟信号端CK和第二时钟信号端XCK的导通信号为8V，截止信号为-7V为例，对该移位寄存器的工作过程进行仿真，如图12所示，图12为对图10所对应的移位寄存器进行仿真的结果示意图，从图12中可以看出，在第三阶段t3，第二节点N2的电位约为-18V，第一节点N1的电位约为-5V，即在第三阶段t3，本实施例通过分压单元2的设置抬高了第一晶体管M1的第二端的电位，此时，第一晶体管M1的第一端与第二端之间的跨压约为8-(-5)＝13V。一般来讲，当晶体管的两端之间的跨压超过20V时，就会对晶体管的稳定性造成较大影响。因此，本实施例通过上述分压单元2的设置将第一晶体管M1的第一端与第二端之间的跨压限制在了20V之内，保证了第一晶体管M1的稳定性。同样道理，本实施例通过分压单元2的设置，并将第五晶体管M5的控制端与第一节点N1相连，抬高了第五晶体管M5的控制端的电位，进而保证了第五晶体管M5的稳定性，从而能够保证该移位寄存器的稳定工作。

在第四阶段t4，此阶段为该移位寄存器的移位后保持阶段，在此阶段，第一时钟信号端CK提供导通信号，使得第一晶体管M1、第三晶体管M3和第四晶体管M4导通，第一晶体管M1将输入信号端IN提供的截止信号写入第一节点N1，第三晶体管M3将第一节点N1的高电平信号写入第二节点N2，使第二节点N2为高电平，使第七晶体管M7截止，第四晶体管M4将导通信号端VGL提供的导通信号提供至第三节点N3，使第六晶体管M6导通，第六晶体管M6将截止信号端VGH提供的截止信号写入输出信号端OUT，使输出信号端OUT输出截止信号。

对应于图11所示实施例，从图4中可以看出第一节点N1与第二节点N2的导通或截止信号变化一致，因此，对于图11所示实施例，其工作过程与上述图10所示实施例的工作过程相同，此处不再赘述。

本实施例还提供了一种驱动方法，该驱动方法应用于上述移位寄存器中，结合图4，该移位寄存器的工作过程包括初始阶段t0，第一阶段t1，第二阶段t2，第三阶段t3和第四阶段t4。

在初始阶段t0，向输入信号端IN提供截止信号，向第一时钟信号端CK提供导通信号，向第二时钟信号端XCK提供截止信号，输出信号端OUT输出截止信号；

在第一阶段t1，向输入信号端IN提供截止信号，向第一时钟信号端CK提供截止信号，向第二时钟信号端XCK提供导通信号，输出信号端OUT输出截止信号；

在第二阶段t2，向输入信号端IN提供导通信号，向第一时钟信号端CK提供导通信号，向第二时钟信号端XCK提供截止信号，输出信号端OUT输出截止信号；

在第三阶段t3，向输入信号端IN提供截止信号，向第一时钟信号端CK提供截止信号，向第二时钟信号端XCK提供导通信号，输出信号端OUT输出导通信号；

在第四阶段t4，向输入信号端IN提供截止信号，向第一时钟信号端CK提供导通信号，向第二时钟信号端XCK提供截止信号，输出信号端OUT输出截止信号。

该移位寄存器的具体驱动过程已经在上述实施例中进行了详细说明，此处不再赘述。

采用本实施提供的驱动方法，由于移位寄存器的第一节点N1、第二节点N2及第三节点N3的电位均不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT的输出信号的高低电平切换不及时的情况，第一节点、第二节点N2及第三节点N3的电位也不会受到影响，因此不会使输出信号端OUT的输出信号进一步出现偏差，从而能够提高该移位寄存器的输出信号端OUT输出信号的准确性。

如图13所示，图13为本实施例提供的驱动电路的示意图，本实施例还提供了一种驱动电路，该驱动电路包括多个级联的上述移位寄存器。

由于本实施例提供的驱动电路包括多个本实施例提供的驱动电路，因此，采用该驱动电路，由于第一节点N1、第二节点N2及第三节点N3的电位不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT的输出信号的高低电平切换不及时的情况，第一节点N1、第二节点N2及第三节点N3的电位也不会受到影响，从而不会使输出信号端OUT的输出信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

示例性的，如图13所示，第一级移位寄存器100的输入信号端IN与起始信号端相连；除第一级移位寄存器100之外的其余各级移位寄存器100的输入信号端IN分别与上一级移位寄存器100的输出信号端OUT相连。奇数级的移位寄存器100的第一时钟信号端CK用于接收第一时钟信号CK1，奇数级的移位寄存器的第二时钟信号端XCK用于接收第二时钟信号CK2；偶数级的移位寄存器100的第一时钟信号端CK用于接收第二时钟信号CK2，偶数级的移位寄存器的第二时钟信号端XCK用于接收第一时钟信号CK1。其中，第一时钟信号CK1和第二时钟信号CK2均为脉冲信号，且当第一时钟信号CK1处于低电平时，第二时钟信号CK2处于高电平，当第二时钟信号CK2处于低电平时，第一时钟信号CK1处于高电平。

另外，如图13所示，在该驱动电路中，每一级移位寄存器100的截止信号端VGH可通过第一电压信号线CL1与驱动芯片(未图示)相连，导通信号端VGL可通过第二电压信号线CL2与驱动芯片相连。

本实施例还提供了一种显示装置，如图14所示，图14为本实施例所提供的显示装置的结构示意图，该显示装置包括上述驱动电路。其中，驱动电路的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图14所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑或电视机等任何具有显示功能的电子设备。

由于本实施例所提供的显示装置包括上述驱动电路，因此，采用该显示装置，由于移位寄存器的第一节点N1、第二节点N2即第三节点N3的电位不受输出信号端OUT输出信号的控制，因此，即便出现移位寄存器的输出信号端OUT的输出信号的高低电平切换不及时的情况，第一节点N1、第二节点N3及第三节点N3的电位也不会受到影响，从而不会使输出信号端OUT的输出信号进一步出现偏差，能够提高输出信号端OUT的输出信号的准确性。

可以理解的是，在具体实施时，本实施例提供的上述显示装置可以为有机发光显示装置，或者也可以为液晶显示装置。

在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素补偿电路，一般像素补偿电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管，在具体实施时，在本发明实施例提供的上述显示装置为有机发光显示装置时，该有机发光显示装置可以包括一个本实施例提供的上述驱动电路，该驱动电路可以作为发光驱动电路，向发光控制晶体管提供发光控制信号；或者，该驱动电路也可以作为栅极驱动电路，向扫描控制晶体管的栅极提供扫描信号。当然，该有机发光显示装置也可以包括两个本实施例提供的上述驱动电路，其中一个驱动电路作为发光驱动电路，另一个驱动电路作为栅极驱动电路，在此不做限定。

在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。在具体实施时，在本实施例提供的上述显示装置为液晶显示装置时，本实施例提供的上述驱动电路可以作为栅极驱动电路，以向开关晶体管的栅极提供扫描信号。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (11)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：

第一处理单元，所述第一处理单元用于在第一时钟信号端的信号的控制下将输入信号端的信号提供给第一节点；

分压单元，所述分压单元用于在导通信号的控制下，将所述第一节点的信号提供给第二节点；

第二处理单元，所述第二处理单元用于在所述第一时钟信号端的信号的控制下将导通信号提供给第三节点；在所述第一节点或所述第二节点的信号的控制下将所述第一时钟信号端的信号提供给第三节点；

输出单元，所述输出单元用于在所述第二节点的信号的控制下将第二时钟信号端的信号提供给所述移位寄存器的输出信号端，在所述第三节点的信号的控制下将截止信号提供给所述输出信号端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入信号端用于接收输入信号；所述第一时钟信号端的信号与所述第二时钟信号端的信号均为周期性脉冲信号，当所述第一时钟信号端的信号为所述导通信号时，所述第二时钟信号端的信号为所述截止信号，当所述第二时钟信号端的信号为所述导通信号时，所述第一时钟信号端的信号为所述截止信号。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一处理单元包括第一晶体管，所述第一晶体管的控制端与所述第一时钟信号端相连，所述第一晶体管的第一端与所述输入信号端相连，所述第一晶体管的第二端与所述第一节点相连。

4.根据权利要求1所述的移位寄存器，其特征在于，所述分压单元包括第二晶体管和第三晶体管；所述第二晶体管的控制端与所述第二时钟信号端相连，所述第二晶体管的第一端与所述第一节点相连，所述第二晶体管的第二端与所述第二节点相连；所述第三晶体管的控制端与所述第一时钟信号端相连，所述第三晶体管的第一端与所述第一节点相连，所述第三晶体管的第二端与所述第二节点相连。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第二处理单元包括第四晶体管和第五晶体管；

所述第四晶体管的控制端与所述第一时钟信号端相连，所述第四晶体管的第一端与导通信号端相连，所述第四晶体管的第二端与所述第三节点相连；

所述第五晶体管的控制端与所述第一节点或所述第二节点相连，所述第五晶体管的第一端与所述第一时钟信号端相连，所述第五晶体管的第二端与所述第三节点相连。

6.根据权利要求1所述的移位寄存器，其特征在于，所述输出单元包括第六晶体管与第七晶体管；

所述第六晶体管的控制端与所述第三节点相连，所述第六晶体管的第一端与截止信号端相连，所述第六晶体管的第二端与所述输出信号端相连；

所述第七晶体管的控制端与所述第二节点相连，所述第七晶体管的第一端与所述第二时钟信号端相连，所述第七晶体管的第二端与所述输出信号端相连。

7.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第一电容和第二电容；所述第一电容的第一端与所述第二节点相连，所述第一电容的第二端与所述输出信号端相连；所述第二电容的第一端与所述第三节点相连，所述第二电容的第二端与截止信号端相连。

8.一种驱动电路，其特征在于，所述驱动电路包括多个级联的如权利要求1-7任一项所述的移位寄存器。

9.根据权利要求8所述的驱动电路，其特征在于，第一级所述移位寄存器的输入信号端与起始信号端相连；除第一级所述移位寄存器之外的其余各级所述移位寄存器的输入信号端分别与上一级所述移位寄存器的输出信号端相连；

奇数级的所述移位寄存器的所述第一时钟信号端用于接收第一时钟信号，奇数级的所述移位寄存器的所述第二时钟信号端用于接收第二时钟信号；

偶数级的所述移位寄存器的所述第一时钟信号端用于接收所述第二时钟信号，偶数级的所述移位寄存器的所述第二时钟信号端用于接收所述第一时钟信号。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求8-9任意一项所述的驱动电路。

11.一种驱动方法，适用于权利要求1-7任一项所述的移位寄存器，其特征在于，所述驱动方法包括第一阶段、第二阶段、第三阶段和第四阶段：

在所述第一阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述截止信号，向所述第二时钟信号端提供所述导通信号，所述输出信号端输出所述截止信号；

在所述第二阶段，向所述输入信号端提供所述导通信号，向所述第一时钟信号端提供所述导通信号，向所述第二时钟信号端提供所述截止信号，所述输出信号端输出所述截止信号；

在所述第三阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述截止信号，向所述第二时钟信号端提供所述导通信号，所述输出信号端输出所述导通信号；

在所述第四阶段，向所述输入信号端提供所述截止信号，向所述第一时钟信号端提供所述导通信号，向所述第二时钟信号端提供所述截止信号，所述输出信号端输出所述截止信号。