CN102867543B - 移位寄存器、栅极驱动器及显示装置 - Google Patents

移位寄存器、栅极驱动器及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、栅极驱动器及显示装置,涉及显示技术领域。该移位寄存器包括上拉模块、下拉模块、以及控制模块,控制模块进一步包括:上拉控制单元、第一下拉控制单元、第二下拉控制单元、反相单元以及复位控制单元;第一下拉控制单元以及第二控制单元分别在第二时钟信号输入端输入的信号为高、低电平时,向上拉模块以及下拉模块发送关断信号。本发明能够有效地降低上拉TFT的栅极与漏极间的电容耦合效应以及下拉TFT的栅极过偏压,进而有效地提高了移位寄存器的稳定性。

Description

移位寄存器、栅极驱动器及显示装置

技术领域

[0001] 本发明涉及显示技术领域,尤其涉及一种移位寄存器、栅极驱动器及显示装置。

背景技术

[0002] 液晶显示器(Liquid Crystal Display,IXD)现已广泛的应用于各个显示领域,如家庭、公共场所、办公场所以及个人电子相关产品等。液晶显示面板通常主要由阵列基板和彩膜基板对盒形成的液晶盒、偏光片以及背光模组等组成。阵列基板由水平和垂直两个方向的像素矩阵构成,其上有大量栅线和数据线交叠形成的薄膜晶体管(Thin FilmTransistor, TFT),栅线控制着TFT的开关,在TFT开启时,像素电极通过数据线进行充电或者放电,控制着施加在液晶分子上的电压的大小,从而使得透过液晶分子的光能够显示不同的灰阶。对栅极进行驱动的电路为栅极驱动电路,栅极驱动电路顺序的输出扫描信号给栅线,逐行扫描各像素。LCD的驱动主要包括栅极驱动器和数据驱动器,数据驱动器将输入的显示数据及时钟信号定时顺序锁存,转换成模拟信号后输入到液晶面板的数据线,栅极驱动器将输入时钟信号经过移位寄存器转换,切换成开启/关断电压,顺次施加到液晶面板的栅极线上。栅极驱动器中的移位寄存用于产生扫描栅线中的扫描信号。

[0003] IXD中的栅极驱动器由η级(n-stage)移位寄存器构成。在IXD中,每一条栅线与一级移位寄存器电连接。LCD在工作时,与每一条栅线对应连接的移位寄存器依次向面板输出驱动信号。如图1所示,传统的栅极驱动器包括移位寄存器SR1,SR2,...,SRN,从SR2到SRN-1,每一级移位寄存器的输出信号除了连接到栅线,还分别连接到其相邻的上下级移位寄存器,输入到上一级移位寄存器起到复位(Reset)作用,输入到下级移位寄存器起到启动信号的作用。该栅极驱动器还包括给每一级移位寄存器的脉冲信号输入端CLKl和CLK2、每级移位寄存器需要连接的低电平直流信号输入端VSS、以及栅极驱动器的启动脉冲信号输入端VST,VST直接连接到第一级移位寄存器,作为它的一个输入信号。另外,在第N级移位寄存器中,其输出端不需要连接到其下一级移位寄存器的输入端。

[0004] 如图2所示,为一级移位寄存器的一般结构。该结构中主要包括两个单元:控制单元(Controller)20以及输出缓冲单元30。输出缓冲单元30主要包括电位上拉TFT Tpu以及电位下拉TFT Tpd,两个TFT的栅极分别连接到控制单元20部分的上拉节点I3U和下拉节点PD,TFT Tpu的漏极连接到外部脉冲信号输入端CLK2,TFT Tpd的源极连接到低电平直流信号输入端VSS。在控制单元20的左侧,分别为连接上级移位寄存器输出端的本级移位寄存器的输入端Out_1-l以及脉冲信号输入端CLKl。

[0005] 该结构的移位寄存器的一般工作过程是:当上级移位寄存器的高电平输出通过输入端Out_1-l输入本级移位寄存器时,控制单元20使上拉节点I3U充电,TFT Tpu开启,同时使得下拉节点ro放电,TFT Tpd关断;脉冲信号输入端CLK2处于高电平时,经过TFT Tpu由输出端Out」输出该高电平信号;脉冲信号输入端CLK2处于低电平时,控制单元20将使节点I3U放电、节点H)放电,经过TFT Tpd由输出端Out」输出VSS低电平。

[0006] 上述移位寄存器在具体设计中通常会出现以下的问题:

[0007] 1、如何降低上拉TFT Tpu的栅极与漏极间的电容耦合效应,如果在后续放电时刻,不能有效的将TFT Tpu的栅极上积累的电荷释放掉的话,那么随着时间的积累,TFT Tpu的栅极与漏极间的耦合会使得TFT Tpu开启,那么输出端Out」就会错误的输出CLK2的高电平信号,这使得移位寄存器的稳定性遭到破坏。

[0008] 2、下拉TFT Tpd的栅极可能会受到过偏压,造成TFT Tpd的阈值电压发生改变。如图2所示,为了使得在后续时刻,输出端Out」输出VSS上的低电平信号,需要在CLKl为高电平时,由控制单元20将节点H)进行充电,将TFT Tpd开启,使得经由TFT Tpd从输出端Out」输出低电平信号,常使得节点H)处于直流偏压状态,即:使得当CLK2处于高电平状态时,由控制单元20将节点H)进行充电,TFT Tpd开启;在CLK2处于低电平状态时,控制单元20保持节点H)的电位,这就使得TFT Tpd的栅极一直处于高电平状态,因此TFT Tpd的栅极会受到过偏压,使得其阈值电压发生变化,这对移位寄存器的稳定性有很大影响。

发明内容

[0009](一)要解决的技术问题

[0010] 本发明要解决的技术问题是:提供一种至少能够有效地降低下拉TFT的栅极过偏压的移位寄存器、栅极驱动器及显示装置。

[0011] (二)技术方案

[0012] 为解决上述问题,本发明提供了一种移位寄存器,包括:上拉模块、下拉模块、以及控制模块,所述上拉模块分别与第一时钟信号输入端、信号输出端以及控制模块相连,在所述控制模块的控制下,向信号输出端输出所述第一时钟信号输入端输入的信号;所述下拉模块分别与信号输出端、低电平直流信号输入端以及控制模块相连,在所述控制模块的控制下,向所述信号输出端输出所述低电平直流信号输入端输入的信号;所述控制模块进一步包括:上拉控制单元、第一下拉控制单元、第二下拉控制单元、反相单元以及复位控制单元;所述上拉控制单元分别与信号输入端以及上拉模块相连,用于根据所述信号输入端输入的信号,向所述上拉模块发送驱动信号;所述第一下拉控制单元分别与第二时钟信号输入端、上拉模块、下拉模块以及低电平直流信号输入端相连,用于根据所述第二时钟信号输入端输入的信号,向下拉模块发送驱动信号;所述第二下拉控制单元分别与上拉模块、下拉模块以及低电平直流信号输入端相连,并通过反相单元与所述第二时钟信号输入端相连,用于根据所述第二时钟信号输入端输入的信号,向下拉模块发送驱动信号;所述反相单元用于对所述第二时钟信号输入端输入的信号的相位进行反转;所述复位控制单元分别与复位信号输入端、低电平直流信号输入端以及上拉模块相连,用于根据所述复位信号输入端输入的信号向所述上拉模块发送复位信号。所述第一下拉控制单元和所述第二下拉控制单元不同时向下拉模块发送驱动信号。

[0013] 优选地,所述下拉模块包括:第二薄膜晶体管以及第三薄膜晶体管;所述第二薄膜晶体管的栅极分别连接至第一下拉控制单元和第二下拉控制单元,漏极与所述信号输出端相连,源极与所述低电平直流信号输入端相连;所述第三薄膜晶体管的栅极分别连接至第一下拉控制单元和第二下拉控制单元,漏极与所述输出端相连,源极与所述低电平直流信号输入端相连;第二薄膜晶体管以及第三薄膜晶体管根据所述第一下拉控制单元和所述第二下拉控制单元不同时驱动。

[0014] 优选地,所述上拉控制单元包括第四薄膜晶体管;所述第四薄膜晶体管的栅极和漏极分别连接至所述信号输入端,源极与所述上拉模块相连。

[0015] 优选地,所述复位控制单元包括第五薄膜晶体管,所述第五薄膜晶体管的栅极与所述复位信号输入端相连,漏极与所述上拉模块相连,源极与所述低电平直流信号输入端相连。

[0016] 优选地,所述第一下拉控制单元包括第六薄膜晶体管以及第十二薄膜晶体管;所述第六薄膜晶体管的栅极和漏极分别与所述第二时钟信号输入端相连,源极与所述下拉模块相连;所述第十二薄膜晶体管的栅极连接至所述上拉模块,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。

[0017] 优选地,所述第二下拉控制单元包括第七薄膜晶体管以及第十三薄膜晶体管;所述第七薄膜晶体管的栅极和漏极与所述反相单元的输出端相连,源极连接至所述下拉模块;所述第十三薄膜晶体管的栅极连接至所述上拉模块,漏极连接至所述下拉模块,源极与所述低电平直流信号输入端相连;所述反向单元的输入端与所述第二时钟信号输入端相连。

[0018] 优选地,所述第一下拉控制单元还包括第十薄膜晶体管,所述第十薄膜晶体管的栅极与所述信号输入端相连,漏极连接至所述第一下拉节点,源极与所述低电平直流信号输入端相连。

[0019] 优选地,所述第一下拉控制单元还包括第十四薄膜晶体管,所述第十四薄膜晶体管的栅极与所述第二时钟信号输入端或下拉模块相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。

[0020] 优选地,所述第二下拉控制单元还包括第十五薄膜晶体管,所述第十五薄膜晶体管的栅极与所述反相单元的输出端或下拉模块相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。

[0021] 优选地,所述控制模块还包括第十一薄膜晶体管,所述第十一薄膜晶体管的栅极与所述信号输入端相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。

[0022] 优选地,所述移位寄存器还包括第二下拉模块,所述第二下拉模块分别与所述控下拉模块、上拉模块以及低电平直流信号输入端相连,用于对所述上拉模块输入所述低电平直流信号输入端输入的信号。

[0023] 优选地,所述上拉模块包括:第一薄膜晶体管以及电容;所述第一薄膜晶体管的栅极连接至所述控制模块,漏极与所述第一时钟信号输入端相连,源极与所述信号输出端相连,所述电容连接在所述第一薄膜晶体管的栅极和源极之间。

[0024] 优选地,所述反相单元为非门或反相器。

[0025] 本发明还提供了一种栅极驱动器,包括多级上述的移位寄存器,除第一级移位寄存器和最后一级移位寄存器外,其余每一级的移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连,每一级移位寄存器的复位信号输入端与下一级移位寄存器的信号输出端相连,第一级移位寄存器的信号输出端与第二级移位寄存器的信号输入端连接,最后一级移位寄存器的信号输出端与其上一级移位寄存器的复位信号输入端。

[0026] 本发明还提供了一种显示装置,包括上述栅极驱动器。

[0027](三)有益效果

[0028] 本发明移位寄存器、栅极驱动器及显示装置保证了在第二时钟输入信号的高低电平对上拉TFT栅极由于电容耦合产生电荷的有效释放,另一方面两组放电TFT轮流工作有效地降低了采用一个下拉TFT时该下拉TFT的栅极过偏压,进而能够有效地提高了移位寄存器的稳定性。

附图说明

[0029] 图1为传统的栅极驱动器的结构示意图;

[0030] 图2为传统的移位寄存器的结构示意图;

[0031] 图3为依照本发明一种实施方式的移位寄存器的结构框图;

[0032] 图4为实施例1的移位寄存器的结构不意图;

[0033] 图5为图4所示的移位寄存器的工作时序图;

[0034] 图6为实施例2的移位寄存器的结构不意图;

[0035] 图7为实施例3的移位寄存器的结构示意图;

[0036] 图8为图7所示的移位寄存器的工作时序图;

[0037] 图9为实施例4的移位寄存器的结构不意图;

[0038] 图10为实施例5的移位寄存器的结构不意图。

具体实施方式

[0039] 本发明提出的移位寄存器、栅极驱动器及显示装置,结合附图及实施例详细说明如下。

[0040] 如图3所示,依照本发明一种实施方式的移位寄存器包括上拉模块、下拉模块、以及控制模块。其中:

[0041] 上拉模块分别与第一时钟信号输入端CLK1、信号输出端Out_i以及控制模块相连,在控制模块的控制下,向信号输出端Out」输出第一时钟信号输入端CLKl输入的信号。

[0042] 下拉模块分别与信号输出端Out_1、低电平直流信号输入端VSS以及控制模块相连,在控制模块的控制下,向信号输出端Out」输出低电平直流信号输入端VSS输入的信号。

[0043] 控制模块进一步包括上拉控制单元、第一下拉控制单元、第二下拉控制单元、反相单元以及复位控制单元。其中:

[0044] 上拉控制单元分别与信号输入端Out_i_l以及上拉模块相连,用于根据信号输入端Out_1-l输入的信号,向上拉模块发送驱动信号。

[0045] 第一下拉控制单元分别与第二时钟信号输入端CLK2、上拉模块、下拉模块以及低电平直流信号输入端VSS相连,用于根据第二时钟信号输入端CLK2输入的信号,分别向上拉模块以及下拉模块发送关断信号,即低电平直流信号输入端VSS输入的信号。

[0046] 第二下拉控制单元分别与上拉模块、下拉模块以及低电平直流信号输入端VSS相连,并通过反相单元与第二时钟信号输入端CLK2相连,用于根据第二时钟信号输入端CLK2输入的信号,分别向上拉模块以及下拉模块发送关断信号,即低电平直流信号输入端输入的信号。反相单元用于对二时钟信号输入端CLK2输入的信号的相位进行反转。

[0047] 复位控制单元分别与复位信号输入端Out_i+l、低电平直流信号输入端VSS以及上拉模块相连,用于根据复位信号输入端Out_i+l输入的信号向上拉模块发送复位信号,即低电平直流信号输入端VSS输入的信号。

[0048] 优选的,第一下拉控制单元和第二下拉控制单元不同时向下拉模块发送驱动信号。

[0049] 第二时钟信号可以为一单独交流电平信号,由于可以通过反相单元保证有一下拉控制单元可以工作即可,因此其变化周期可以与第一时钟信号不同。

[0050] 优选的,第二时钟信号与第一时钟信号周期相同,相位相反。

[0051] 以下,通过具体实施例来进一步说明本发明的移位寄存器。

[0052] 实施例1

[0053] 如图4所示,在本实施例的移位寄存器中:

[0054] 上拉模块包括:第一 TFT T2以及电容Cb,TFT T2的栅极连接至上拉节点PU,漏极与第一时钟信号输入端CLKl相连,源极与输出端Out」相连;电容Cb连接在TFT T2的栅极和源极之间。

[0055] 下拉模块包括:第二 TFT T6_P以及第三TFT T6_N。TFT Τ6_Ρ的栅极连接至第一下拉节点PD_P,漏极与信号输出端Out」相连,源极与低电平直流信号输入端VSS相连;第三TFT T6_N的栅极连接至第二下拉节点PD_N,漏极与信号输出端Out」相连,源极与低电平直流信号输入端VSS相连,当下拉节点PD_P、PD_N 二者其一为高电平时,TFT T6_P和TFTΤ6_Ν使得输出端Out_i输出VSS输入的信号。

[0056] 本实施例的移位寄存器还包括第二下拉模块,包括第八TFT T5_P—级第九TFTΤ5_Ν。其中,TFT 了5_?的漏极连接至上拉节点PU,栅极连接至第一下拉节点PD_P,源极与低电平直流信号输入端VSS相连。TFT T5_N的漏极连接至上拉节点PU,栅极连接至第二下拉节点PD_N,源极与低电平直流信号输入端VSS相连。TFT T5_P*TFT T5_N用于对上拉节点PU进行放电,尤其是在下拉模块对信号输出端下拉的同时对进行下拉放电。

[0057] 上拉控制单元包括第四TFT Tl ;复位控制单元包括第五TFT T3 ;第一下拉控制单元包括第六TFT T4_P、第十二TFT Τ8_Ρ、以及第十四TFT Τ9_Ρ ;第二下拉控制单元包括第七TFT Τ4_Ν、第十三TFT Τ8_Ν、第十五TFT Τ9_Ν。控制模块还包括第十TFT Τ7_Ρ以及第^^一TFT Τ7_Νο 其中:

[0058] TFT Tl的栅极和漏极分别连接至信号输入端Out_i_l,源极连接至上拉节点PU,其在输入端Out_1-l为高电平时给上拉节点I3U充电。

[0059] TFT T3的栅极与复位信号输入端Out_i+l相连,漏极与上拉节点I3U相连,源极与低电平直流信号输入端VSS相连,其在复位信号输入端Out_i+l为高电平时对上拉节点I3U进行放电。

[0060] TFT T4_P的栅极和漏极分别与CLK2相连,源极连接至第一下拉节点PD_P。TFTT4_N的栅极和漏极分别与反相单元的输出端相连,源极连接至第二下拉节点PD_N。

[0061] TFT T7_P的漏极连接至第一下拉节点PD_P,栅极与信号输入端Out_i_l相连,源极与低电平直流信号输入端VSS相连。TFT T7_N的漏极连接至第二下拉节点PD_N,栅极与信号输入端Out_1-l相连,源极与低电平直流信号输入端VSS相连。TFT T7_P*TFT T7_N实现在Out_1-l为高电平时对下拉节点PD_P、PD_N的放电。

[0062] TFT T8_P的漏极连接至第一下拉节点PD_P,栅极连接至上拉节点PU,源极与低电平直流信号输入端VSS相连。TFT T8_N的漏极连接至第二下拉节点PD_N,栅极连接至上拉节点PU,源极与低电平直流信号输入端VSS相连。TFT T8_P*TFT T8_N*别在上拉节点PU为高电平时对下拉节点PD_P、PD_N进行放电,以维持上拉节点I3U的高电位状态。

[0063] TFT T9_P的漏极连接至第二下拉节点PD_N,栅极与CLK2相连,源极与低电平直流信号输入端VSS相连。TFT T9_N的漏极连接至第一下拉节点PD_P,栅极与反相单元的输出端相连,源极与低电平直流信号输入端VSS相连。TFT T9_P*TFT T9_N在CLK2为高、低电平时轮流对节点PD_P、PD_N进行充电与放电。

[0064] 在本实施例中,反相单元为非门NOG,也可以为反相器等其他相同作用的器件或电路,其输入端与CLK2相连,非门NOG的作用是为了实现在CLK2高、低电平时都可以通过控制下拉模块的驱动,实现对信号输出端放电。下拉模块可以包括第二 TFT T6_P*/或第三TFT Τ6_Ν,其可以在第一下拉控制单元和/或第一下拉控制单元控制下分别实现对信号输出端放电。

[0065] 优选的,下拉模块包括:第二 TFT Τ6_Ρ以及第三TFT Τ6_Ν,通过非门NOG的作用是为了实现两组放电TFT (TFT T4_P、Τ8_Ρ和Τ6_Ρ与Τ4_Ν、Τ8_Ν和Τ6_Ν)在CLK2信号分别在CLK2高、低电平时轮流工作。电容Cb的作用是在CLKl为高电平并进行输出时,提高TFT Τ2的自举作用,使得TFT Τ2的栅极处于极高电平,输出端Out」输出CLKl的高电平信号。

[0066] 为了方便理解和描述,上拉模块和上拉控制模块之间连接的节点为上拉节点PU,第三TFT T6_P的栅极与第一下拉控制单元和第二下拉控制单元连接的节点为第一下拉节点PD_P,第三TFT T6_N的栅极与第一下拉控制单元和第二下拉控制单元连接的节点为第二下拉节点PD_N。

[0067] 如图5所示,在t0时间段:0ut_1-l与CLK2处于高电平,CLKl处于低电平,再如图4所示,此时TFT Tl开启,对上拉节点I3U及电容Cb充电,上拉节点I3U处于高电平状态,TFT T8_P、TFT T8_N的栅极与上拉节点PU相连,因此TFT T8_P、TFT T8_N*别将第一下拉节点PD_P、第二下拉节点PD_N放电至低电平VSS。另外,0ut_1-l的高电平也使得TFT T7_P、TFT Τ7_Ν开启,将第一下拉节点PD_P、第二下拉节点PD_N放电至低电平VSS,因此TFTT5_P、TFT T5_N、TFT T6_P以及TFT T6_N均关断,使得上拉节点I3U的电位得到保持,由于TFT T2的栅极与上拉节点I3U相连,因此TFT T2开启,输出端Out」输出CLKl的低电平。

[0068] 在第二时间段tl:0ut_1-l与CLK2均处于低电平,CLK I处于高电平,TFT Tl关断,上拉节点PU仍处于高电平,TFT T2继续开启,输出端Out」输出CLKl的高电平,由于TFT T2的自举作用,上拉节点PU处于更高电平状态,TFT T8_P*TFT T8_N继续开启,此时,CLK2的低电平使得TFT T4_P、TFT T9_P关断,CLK2的低电平经过非门NOG输出高电平到 TFT T4_N*TFT T9_N,TFT T4_N、TFT T9_N 开启,TFT T8_P 和 TFT T8_N 分别将第一下拉节点PD_P和第二下拉节点PD_N进行放电至低电平VSS(尽管TFT T9_N对第一下拉节点PD_N进行放电,TFT T4_N对第二下拉节点PD_N进行充电),TFT T5_P、TFT T5_N、TFT Τ6_P以及TFT T6_N均关断。此外,0ut_1-l的低电平也使得TFT T7_P、TFT T7_N关断;此时,0ut_i输出高电平。

[0069] 在第三时间段t2:0ut_1-l处于低电平,CLK2均处于高电平,CLKl处于低电平,TFT Tl继续关断。但此时下一级的移位寄存器输出高电平使得Out_i+l处于高电平,因此TFT T3开启,使得上拉节点PU放电至低电平VSS,因此TFT T2、TFT T8_P和TFT Τ8_Ν关断。CLK2处于高电平使得TFT T4_P*TFT T9_P开启,分别使得第一下拉节点PD_P充电至高电平以及使得第二下拉节点PD_N放电至低电平VSS,第一下拉节点PD_P的高电位使得TFT T5_P、TFT Τ6_Ρ开启,进一步使得与电容Cb的一端连接的上拉节点I3U放电以及使得输出端Out_i输出低电平VSSo这时,和非门NOG连接的TFT T4_N、TFT T9_N以及和第二下拉节点PD_N连接的TFT T5_N、TFT T6_N均处于关断状态。此外,Out_i_l的低电平也使得 TFT T7_P、TFT T7_N 关断。

[0070] 在第四时间段t3:0ut_1-l处于低电平,CLK2均处于低电平,CLKl处于高电平,TFTTl仍然关断。CLK2的低电平经过非门NOG输出高电平,因此TFT T4_N、TFT T9_N开启,分别使得第二下拉节点PD_N充电至高电平以及第一下拉节点PD_P放电至低电平VSS,栅极与第二下拉节点PD_N连接的TFT T5_N、TFT T6_N开启,进而使得上拉节点I3U放电以及输出端Out」输出低电平VSS。这时,栅极与CLK2连接的TFT T4_P、TFT T9_P以及栅极与第一下拉节点H) P连接的T5_P、TFT T6_P均处于关断状态。此外,0ut_1-l的低电平也使得TFT T7_P、TFT T7_N 关断。

[0071] 同理,在第五时间段t4,移位寄存器的工作状态与第三时间段t2很相似,除了在t2时间段Out」+ I处于高电平,使得节点进行放电的过程。

[0072] 通过上述的移位寄存器的工作时序分析知道,在后续的放电时间段(如图5所示的时间段t2、t3和t4),反相单元输入端与CLK2相连,其作用是为了实现两组放电TFT(TFTT4_P、T8_P和Τ6Ρ与Τ4_Ν、Τ8_Ν和Τ6_Ν)在CLK2信号分别在CLK2高、低电平时轮流工作。即TFT Τ4_Ρ、Τ8_Ρ使得能在CLK2信号为高电平,使得PD_P为高电平时,进而控制T6P开启,对信号输出端进行放电;而T4_N、T8_N使得能在CLK2信号为低电平,使得PD_N为高电平时,进而控制T6_N开启,对信号输出端进行放电。

[0073]优选的,TFT T4_P、T8_P、TFT T9_P、TFT T5_P 和 TFT T6_P 与 TFT T4_N、T8_N、TFTT9_N、TFT T5_N* TFT T6_N分别在CLK2的高低电平轮流工作,使得上拉节点I3U放电以及使得输出端Out」输出低电平VSS。这种近似对称设计一方面保证了在CLK2的高低电平对TFT T2栅极由于电容耦合产生电荷的有效释放,另一方面两组放电TFT轮流工作有效地降低了采用一个下拉TFT时该下拉TFT的栅极过偏压,这两个方面都有效地提高了移位寄存器的稳定性。

[0074] 实施例2

[0075] 如图6所示,本实施例的移位寄存器与实施例1的移位寄存器相比去掉了 TFT T7_Ρ、Τ7_Ν以及相应的连接线。其工作时序图与图5给出的完全相同,但是相对于图4,TFT T7_Ρ、Τ7_Ν的减少会降低在图5中所示的t0时间段初期对节点PD_P、PD_N的放电程度,在t0时间段对节点PD_P、PD_N的放电由TFT T8_P、Τ8_Ν来完成。

[0076] 实施例3

[0077] 如图7所示,本实施例的移位寄存器与实施例1的移位寄存器相比第一下拉控制单元增加了第十六TFT Τ10_Ρ,第二下拉控制单元增加了第十七TFT Τ10_Ν以及相应的连接线。图8给出了其工作时序图,与图5相比,变化发生在时间段t0时,PD_P的电平由图5给出的高电平变为图8所示的低电平,其他时间段均相同。这是由于在图7中,TFT T10_P、T10_N的栅极均与Out_i+l端点相连,在图8所示的t2时间段,Out_i+l处于高电平,因此栅极与其相连的TFT T10_P、T10_N均开启,将节点PD_P、PD_N均与低电平线VSS相连,使得节点PD_P、PD_N均为低电平,尽管这时有CLK2为高电平,TFT T4_P开启,对节点PD_P处于充电状态。在后续时间段(如t3、t4,...),两组TFT T4_P、Τ9_Ρ、Τ5_Ρ和Τ6_Ρ与Τ4_Ν、Τ9_Ν、Τ5_Ν和Τ6_Ν与图5给出的时序完全相同。

[0078] 实施例4

[0079] 如图9所示,本实施例的移位寄存器与实施例1的移位寄存器相比TFT Τ9_Ρ、Τ9_N的连线发生变化。如图9所示,TFT Τ9_Ρ、Τ9_Ν的栅极由图4所示的分别与CLK2以及经过非们后的CLK2线相连,变化为分别与节点PD_P、PD_N相连。其工作时序图与图5所示的完全相同。

[0080] 实施例5

[0081] 在本发明中提出的TFT在位置对称的TFT数字相同,用字母P和N来区分,合理的交换这些对称的TFT的位置,可能其工作的时序图与图5有所不同,但是不会改变本专利中提到的在后续时段TFT轮流工作的特点。如图10所示,本实施例中的移位寄存器与图4的相比对调了TFT T8_N的位置以及相应的连线。在交换后,TFT T8_P*TFT T8_N的作用仍然是在I3U为高电平时分别对节点PD_P和PD_N进行放电,交换后的时序图与图5完全相同。

[0082] 此外,另外,TFT T5_P与Τ5_Ν、Τ6_Ρ与Τ6_Ν两对TFT在地位上对等,但在空间上不对称,单独交换Τ5_Ρ与Τ5_Ν或者Τ6_Ρ与Τ6_Ν意义不大;交换TFT Τ7_Ρ与Τ7_Ν及其连线其工作时序图也与图5相同;但是,交换TFT Τ4_Ρ与Τ4_Ν或者同时交换TFT Τ4_Ρ与Τ4_Ν,Τ9_Ρ与Τ9_Ν&其连线,其工作时序图与图5不同,具体过程不在赘述,但交换的电路在后续时段TFT轮流工作的特点仍然保留。

[0083] 本发明还提供了一种包括由多级上述移位寄存器构成的栅极驱动器,其中,

[0084] 除第一级移位寄存器和最后一级移位寄存器外,其余每一级的移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连,每一级移位寄存器的复位信号输入端与下一级移位寄存器的信号输出端相连,第一级移位寄存器的信号输出端与第二级移位寄存器的信号输入端连接,最后一级移位寄存器的信号输出端与其上一级移位寄存器的复位信号输入端。

[0085] 优选的,最后一级移位寄存器的信号输出端与其上一级移位寄存器的复位信号输入端以及自身的复位信号输入端连接。

[0086] 本发明还提供了包括该栅极驱动器的一种显示装置。所述显示装置可以为:液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

[0087] 以上实施方式仅用于说明本发明,而并非对本发明的限制,有关技术领域的普通技术人员,在不脱离本发明的精神和范围的情况下,还可以做出各种变化和变型,因此所有等同的技术方案也属于本发明的范畴,本发明的专利保护范围应由权利要求限定。

Claims (14)

1.一种移位寄存器,其特征在于,包括:上拉模块、下拉模块、以及控制模块, 所述上拉模块分别与第一时钟信号输入端、信号输出端以及控制模块相连,在所述控制模块的控制下,向信号输出端输出所述第一时钟信号输入端输入的信号; 所述下拉模块分别与信号输出端、低电平直流信号输入端以及控制模块相连,在所述控制模块的控制下,向所述信号输出端输出所述低电平直流信号输入端输入的信号; 所述控制模块进一步包括:上拉控制单元、第一下拉控制单元、第二下拉控制单元、反相单元以及复位控制单元; 所述上拉控制单元分别与信号输入端以及上拉模块相连,用于根据所述信号输入端输入的信号,向所述上拉模块发送驱动信号; 所述第一下拉控制单元分别与第二时钟信号输入端、上拉模块、下拉模块以及低电平直流信号输入端相连,用于根据所述第二时钟信号输入端输入的信号,向下拉模块发送驱动信号; 所述第二下拉控制单元分别与上拉模块、下拉模块以及低电平直流信号输入端相连,并通过反相单元与所述第二时钟信号输入端相连,用于根据所述第二时钟信号输入端输入的信号,向下拉模块发送驱动信号; 所述反相单元用于对所述第二时钟信号输入端输入的信号的相位进行反转; 所述复位控制单元分别与复位信号输入端、低电平直流信号输入端以及上拉模块相连,用于根据所述复位信号输入端输入的信号向所述上拉模块发送复位信号, 所述下拉模块包括:第二薄膜晶体管以及第三薄膜晶体管;所述第二薄膜晶体管的栅极分别连接至第一下拉控制单元和第二下拉控制单元,漏极与所述信号输出端相连,源极与所述低电平直流信号输入端相连;所述第三薄膜晶体管的栅极分别连接至第一下拉控制单元和第二下拉控制单元,漏极与所述输出端相连,源极与所述低电平直流信号输入端相连。
2.如权利要求1所述的移位寄存器,其特征在于,所述上拉控制单元包括第四薄膜晶体管;所述第四薄膜晶体管的栅极和漏极分别连接至所述信号输入端,源极与所述上拉模块相连。
3.如权利要求1所述的移位寄存器,其特征在于,所述复位控制单元包括第五薄膜晶体管,所述第五薄膜晶体管的栅极与所述复位信号输入端相连,漏极与所述上拉模块相连,源极与所述低电平直流信号输入端相连。
4.如权利要求1所述的移位寄存器,其特征在于,所述第一下拉控制单元包括第六薄膜晶体管以及第十二薄膜晶体管;所述第六薄膜晶体管的栅极和漏极分别与所述第二时钟信号输入端相连,源极与所述下拉模块相连;所述第十二薄膜晶体管的栅极连接至所述上拉模块,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。
5.如权利要求1所述的移位寄存器,其特征在于,所述第二下拉控制单元包括第七薄膜晶体管以及第十三薄膜晶体管;所述第七薄膜晶体管的栅极和漏极与所述反相单元的输出端相连,源极连接至所述下拉模块;所述第十三薄膜晶体管的栅极连接至所述上拉模块,漏极连接至所述下拉模块,源极与所述低电平直流信号输入端相连。
6.如权利要求4所述的移位寄存器,其特征在于,所述第一下拉控制单元还包括第十薄膜晶体管,所述第十薄膜晶体管的栅极与所述信号输入端相连,漏极连接至下拉模块,源极与所述低电平直流信号输入端相连。
7.如权利要求4所述的移位寄存器,其特征在于,所述第一下拉控制单元还包括第十四薄膜晶体管,所述第十四薄膜晶体管的栅极与所述第二时钟信号输入端或下拉模块相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。
8.如权利要求5所述的移位寄存器,其特征在于,所述第二下拉控制单元还包括第十五薄膜晶体管,所述第十五薄膜晶体管的栅极与所述反相单元的输出端或下拉模块相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。
9.如权利要求1所述的移位寄存器,其特征在于,所述控制模块还包括第十一薄膜晶体管,所述第十一薄膜晶体管的栅极与所述信号输入端相连,漏极与所述下拉模块相连,源极与所述低电平直流信号输入端相连。
10.如权利要求1所述的移位寄存器,其特征在于,所述移位寄存器还包括第二下拉模块,所述第二下拉模块分别与所述下拉模块、上拉模块以及低电平直流信号输入端相连,用于对所述上拉模块输入所述低电平直流信号输入端输入的信号。
11.如权利要求1所述的移位寄存器,其特征在于,所述上拉模块包括:第一薄膜晶体管以及电容;所述第一薄膜晶体管的栅极连接至所述控制模块,漏极与所述第一时钟信号输入端相连,源极与所述信号输出端相连,所述电容连接在所述第一薄膜晶体管的栅极和源极之间。
12.如权利要求1-11任一项所述的移位寄存器,其特征在于,所述反相单元为非门或反相器。
13.一种栅极驱动器,其特征在于,包括多级权利要求1-12任一项所述的移位寄存器,除第一级移位寄存器和最后一级移位寄存器外,其余每一级的移位寄存器的信号输入端与上一级移位寄存器的信号输出端相连,每一级移位寄存器的复位信号输入端与下一级移位寄存器的信号输出端相连,第一级移位寄存器的信号输出端与第二级移位寄存器的信号输入端连接,最后一级移位寄存器的信号输出端与其上一级移位寄存器的复位信号输入端。
14.一种显示装置,其特征在于,包括权利要求13所述的栅极驱动器。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456365A (zh) * 2013-08-30 2013-12-18 合肥京东方光电科技有限公司 移位寄存器单元、移位寄存器及显示装置
CN103489484B (zh) * 2013-09-22 2015-03-25 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路
CN104091573B (zh) * 2014-06-18 2016-08-17 京东方科技集团股份有限公司 一种移位寄存单元、栅极驱动装置、显示面板和显示装置
TWI563482B (en) * 2014-10-21 2016-12-21 Ind Tech Res Inst Driver circuit with device variation compensation and operation method thereof
CN104299589B (zh) 2014-10-29 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、驱动方法及显示装置
CN104835475B (zh) * 2015-06-08 2017-03-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105139825B (zh) * 2015-10-20 2017-08-25 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置、显示装置、控制方法
CN105336291B (zh) * 2015-12-04 2018-11-02 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法与显示装置
CN105575329B (zh) * 2016-03-16 2017-12-01 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN105845183B (zh) * 2016-03-21 2019-08-13 京东方科技集团股份有限公司 移位寄存器电路、阵列基板和显示装置
CN105810251A (zh) * 2016-04-08 2016-07-27 京东方科技集团股份有限公司 移位寄存器、显示基板和显示装置
CN105702297B (zh) * 2016-04-15 2019-12-31 京东方科技集团股份有限公司 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN106128379B (zh) * 2016-08-08 2019-01-15 武汉华星光电技术有限公司 Goa电路
CN106782335B (zh) * 2016-12-26 2018-07-17 深圳市华星光电技术有限公司 扫描驱动电路及显示面板
CN106782282A (zh) * 2017-02-23 2017-05-31 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示面板及驱动方法
CN108172170B (zh) * 2017-11-30 2019-12-13 南京中电熊猫平板显示科技有限公司 一种触发驱动电路及有机发光显示装置
CN108766336A (zh) * 2018-05-30 2018-11-06 京东方科技集团股份有限公司 移位寄存器、反相器制作方法、栅极驱动电路及显示装置
CN109166542A (zh) * 2018-09-26 2019-01-08 合肥鑫晟光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
WO2020146997A1 (zh) * 2019-01-15 2020-07-23 深圳市柔宇科技有限公司 扫描驱动单元、扫描驱动电路、阵列基板与显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1480952A (zh) * 2002-09-05 2004-03-10 三星电子株式会社 移位寄存器和具有同样移位寄存器的液晶显示器
CN1705042A (zh) * 2004-05-31 2005-12-07 Lg.菲利浦Lcd株式会社 移位寄存器
CN101261881A (zh) * 2007-03-05 2008-09-10 三菱电机株式会社 移位寄存器电路以及具有该电路的图像显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1480952A (zh) * 2002-09-05 2004-03-10 三星电子株式会社 移位寄存器和具有同样移位寄存器的液晶显示器
CN1705042A (zh) * 2004-05-31 2005-12-07 Lg.菲利浦Lcd株式会社 移位寄存器
CN101261881A (zh) * 2007-03-05 2008-09-10 三菱电机株式会社 移位寄存器电路以及具有该电路的图像显示装置

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