CN105096819B - 一种显示装置及其像素电路 - Google Patents

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Abstract

一种显示装置及其像素电路,像素电路通过源级跟随的形式产生驱动管的阈值电压信息,通过第一电容和第二电容的分压在第一电容两端产生驱动管的阈值电压和灰度信息有关的基准电压,发光过程中,该基准电压保持不变,使得流过发光器件的驱动电流与驱动晶体管和发光器件的阈值电压无关,从而补偿驱动晶体管和发光器件的阈值电压偏移,解决显示面板显示不均匀问题。显示装置采用逐行发光方式时,采用扫描控制信号交叠的形式,以减少电路的行编程时间,在获得高精度的同时满足高分辨率、高帧频显示面板的需求;采用集中发光方式时,像素电路采用分组编程、分组发光的方式,以减小电路复杂度的同时增加发光时间。

Description

一种显示装置及其像素电路

技术领域

[0001] 本申请涉及显示技术领域,具体涉及一种显示装置及其像素电路。

背景技术

[0002] 有机发光二极管(0LED,0rganic Light-Emitting Diode)显示因具有高亮度、高 发光效率、宽视角、低功耗、低制造成本等优点,近年来被人们广泛研究,并迅速应用到新一 代的显示器件中。OLED显示按像素驱动方式可以分为PMOLED (Passive Matrix 0LED,无源 矩阵0LED)和AMOLED (Active Matrix OLED,有源矩阵0LED)两种。PMOLED虽然制造成本低, 但其具有交叉串扰、需要的驱动电流大,因而存在使用寿命短、功耗高等缺点,不能满足大 面积、高分辨率的显示要求。相比之下,AMOLED避免了占空比和交叉串扰等问题,所需要的 驱动电流较小、功耗较低,因而寿命更长。AMOLED更容易满足大面积、高分辨率、高灰度级显 示的需要。

[0003] 传统的AMOLED像素电路由两个薄膜晶体管(TFT,Thin Film Transistor)和一个 存储电容构成,如图1所示,该像素电路包括驱动晶体管11、开关晶体管12、存储电容13和发 光器件0LED14,扫描控制信号线15上的信号控制开关晶体管12,采样数据信号线16上的数 据信号,提供给驱动晶体管11的栅极,使得驱动晶体管11产生0LED14所需要的电流,从而产 生所需要的灰度,并将该灰度信息存储在存储电容13中,存储电容13保持采样到的数据信 息直到下一帧。该像素电路中流过OLED14的电流可以表示为:

Figure CN105096819BD00071

[0005] 其中,μ4Ραχ分别为驱动晶体管11的有效场效应迀移率和单位面积的栅电容,W和 L分别为TFT器件的有效沟道宽度和沟道长度。Vg为驱动晶体管11的栅极电位,Vqled为OLED 14发光过程中两端的偏压,Vth为驱动晶体管11的阈值电压。这种电路结构虽然简单,但是当 驱动晶体管11的阈值电压Vth漂移、OLED 14随着时间而退化造成Vqled增加或采用多晶硅材 料导致面板各处驱动晶体管阈值电压不均匀时,流过0LED14的电流会随着时间或空间位置 的变化而变化,从而导致显示的不均匀问题。

发明内容

[0006] 本申请提供一种显示装置及其像素电路,能够补偿驱动晶体管和发光器件的阈值 电压偏移,还能够解决因显示面板各处驱动晶体管阈值电压不同而导致的显示不均匀问 题。

[0007] 根据本申请的第一方面,本申请提供了 一种像素电路,包括:

[0008] 所述像素电路的一帧周期依次包括初始化阶段、阈值提取阶段、数据写入阶段和 发光阶段;所述像素电路包括:

[0009] 串联在高电位和低电位之间的第一晶体管和发光器件,第一晶体管用于在发光阶 段导通为发光器件提供驱动电流,发光器件用于发射强度与流过电流相关的光;所述高电 位由第一电压源信号端提供,所述低电位由第二电压源信号端提供;

[0010] 第二晶体管,其连接在数据信号端和第一晶体管的控制极之间,第二晶体管的控 制极连接到第一扫描控制信号端,第一扫描控制信号端用于输入控制该像素电路选通的第 一扫描控制信号,第二晶体管用于在第一扫描控制信号的控制下导通,将数据信号端的数 据电压施加到第一晶体管的控制极,以控制第一晶体管为发光器件提供与数据信号端的数 据电压相关的驱动电流;

[0011] 存储单元,其连接在第一晶体管的控制极和第二电压源信号端之间,或连接在第 一晶体管的控制极和第五电压源信号端之间,第二电压源信号端和第五电压源信号端用于 提供一低电位,用于存储数据信号端的数据电压;存储单元包括第一电容、第二电容和第三 晶体管,第一电容和第二电容串联在第一晶体管的控制极和低电位之间,并在初始化阶段 和阈值提取阶段,为第一晶体管的控制极提供一参考电压;第三晶体管的第一极连接在第 一电容和第二电容的串联节点,第二极连接在第一晶体管和发光器件的串联节点上,并在 初始化阶段,将一初始电压耦合到第三晶体管的第二极,第三晶体管的控制极连接到第二 扫描控制信号端,第二扫描控制信号端用于输入第二扫描控制信号,第二扫描控制信号在 数据写入阶段控制第三晶体管截止。

[0012] 在第一种实施例中,第二晶体管用于在第一扫描控制信号的控制下在初始化阶 段、阈值提取阶段和数据写入阶段导通,所述参考电压由数据信号端提供,并在第一扫描控 制信号的作用下,通过第二晶体管将参考电压耦合到第一晶体管的控制极;所述初始电压 由第一电压源信号端提供,并通过第一晶体管将初始电压耦合到第三晶体管的第二极。

[0013] 在第二种实施例中,所述参考电压由数据信号端提供,第二晶体管用于在初始化 阶段和阈值提取阶段将数据信号端输入的参考电压耦合到第一晶体管的控制极;所述像素 电路还包括第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连 接到第三电压源信号端,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输 入第三扫描控制信号,第三扫描控制信号在初始化阶段控制第四晶体管导通,以将第三电 压源信号端上的初始电压耦合到第一晶体管和发光器件的串联节点上。

[0014] 在第三种实施例中,所述第一晶体管用于在初始化阶段将第一电压源信号端输入 的初始电压耦合到第一晶体管和发光器件的串联节点上,所述像素电路还包括第五晶体 管,其第一极连接到第四电压源信号端,第二极连接到第一晶体管的控制极,控制极连接到 第四扫描控制信号端;第四扫描控制信号端用于输入第四扫描控制信号;第五晶体管用于 在初始化阶段和阈值提取阶段将第四电压源信号端上的参考电压耦合到第一晶体管的控 制极。

[0015] 在第四种实施例中,所述像素电路还包括:

[0016] 第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连接 到第三电压源信号端,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入 第三扫描控制信号;第四晶体管用于在初始化阶段将第三电压源信号端上的初始电压耦合 到第一晶体管和发光器件的串联节点上;

[0017] 第五晶体管,其第一极连接到第四电压源信号端,第二极连接到第一晶体管的控 制极,控制极连接到第四扫描控制信号端;第四扫描控制信号端用于输入第四扫描控制信 号;第五晶体管用于在初始化阶段和阈值提取阶段将第四电压源信号端上的参考电压耦合 到第一晶体管的控制极。

[0018] 在第五种实施例中,所述初始电压和参考电压由数据信号端提供,第二晶体管用 于在初始化阶段将数据信号端输入的初始电压耦合到第一晶体管的控制极,在阈值提取阶 段将数据信号端输入的参考电压耦合到第一晶体管的控制极;所述像素电路还包括第四晶 体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连接到第一晶体管的 控制极,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制 信号,第三扫描控制信号在初始化阶段控制第四晶体管导通,以将第一晶体管控制极上的 初始电压耦合到第一晶体管和发光器件的串联节点上。

[0019] 在第六种实施例中,所述初始电压和参考电压由数据信号端提供,第二晶体管用 于在阈值提取阶段将数据信号端输入的参考电压耦合到第一晶体管的控制极;所述像素电 路还包括第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连接 到数据信号端,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫 描控制信号,第三扫描控制信号在初始化阶段控制第四晶体管导通,以将数据信号端的初 始电压耦合到第一晶体管和发光器件的串联节点上;

[0020] 或者,所述初始电压和参考电压由数据信号端提供,第二晶体管用于在阈值提取 阶段将数据信号端输入的参考电压耦合到第一晶体管的控制极;所述像素电路还包括第四 晶体管,其第一极连接到第一电容和第二电容的串联节点上,第二极连接到数据信号端,控 制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三 扫描控制信号在初始化阶段控制第四晶体管导通,以将数据信号端的初始电压耦合到第一 电容和第二电容的串联节点上。

[0021] 进一步,所述初始电压小于所述发光器件的阈值电压,所述参考电压与第一晶体 管的阈值电压的差小于所述发光器件的阈值电压,所述数据电压中的最大值与第一晶体管 的阈值电压的差小于所述发光器件的阈值电压。

[0022] 根据本申请的第二方面,本申请提供了一种显示装置,包括:显示面板,其包括以M 列*N行阵列式排布的上述任意一种像素电路,M和N为正整数;

[0023] 栅极驱动电路,其用于为像素电路提供第一扫描控制信号和第二扫描控制信号; 栅极驱动电路包括N根第一扫描控制信号线、N根第二扫描控制信号线、第η根第一扫描控制 信号线连接到第η行像素电路的第一扫描控制信号端,第η根第二扫描控制信号线连接到第 η行像素电路的第二扫描控制信号端;其中,η为大于等于1小于等于N的整数;所述第一扫描 控制信号线用于为相应行的像素电路提供第一扫描控制信号;所述第二扫描控制信号线用 于为相应行的像素电路提供第二扫描控制信号;所述第一电源线用于为相应行的像素电路 在初始化阶段提供初始电压;

[0024] 数据驱动电路,其用于为M根数据信号线和X根第一电源电压信号线提供电压信号 和第一电源电压控制信号;其中,第m根数据信号线连接到第m列像素电路的数据信号端,m 为大于等于1小于等于M的整数;所述数据信号线用于为相应列的像素电路在初始化阶段和 阈值提取阶段提供参考电压以及为数据写入阶段提供灰度有关的数据电压。其中,X为大于 等于1小于等于N的正整数,X的大小取决于面板上同时进行初始化和阈值提取的像素电路 的多少;如果每次有X行像素电路进行初始化,则X=N/x;如果X=N,则该面板上的像素电路 是逐行发光的;如果X= 1,则面板上所有的像素电路是同时发光的,如果X为大于1小于N的 正整数,则面板上所有的像素电路被分成了 X组,每组内的像素电路同时完成初始化,阈值 提取和发光过程;所述第一电源电压信号线为像素电路提供第一电压源信号。

[0025] 所述像素电路中,第二晶体管用于在第一扫描控制信号的控制下在初始阶段、阈 值提取阶段和数据写入阶段导通,所述参考电压由数据信号线提供,并在第一扫描控制信 号的作用下,通过第二晶体管将参考电压耦合到第一晶体管的控制极;所述初始电压由第 一电压源信号端提供,并通过第一晶体管将初始电压耦合到第三晶体管的第二极以及第一 电容和第二电容的串联节点;

[0026] 第二电源线以及可能存在的第五电源线上恒定的电源信号由外部恒压电路统一 提供;

[0027] 在第二种实施例中,所述像素电路还包括:

[0028] 第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连接 到第三电压源信号端,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入 第三扫描控制信号;第四晶体管用于在初始化阶段将第三电压源信号端上的初始电压耦合 到第一晶体管和发光器件的串联节点上;

[0029] 第五晶体管,其第一极连接到第四电压源信号端,第二极连接到第一晶体管的控 制极,控制极连接到第四扫描控制信号端;第四扫描控制信号端用于输入第四扫描控制信 号;第五晶体管用于在初始化阶段和阈值提取阶段将第四电压源信号端上的参考电压耦合 到第一晶体管的控制极;

[0030] 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫 描控制信号线、N根第四扫描控制信号线提供扫描控制信号,第η根第一扫描控制信号线连 接到第η行像素电路的第一扫描控制信号端,第η根第二扫描控制信号线连接到第η行像素 电路的第二扫描控制信号端,第η根第三扫描控制信号线连接到第η行像素电路的第三扫描 控制信号端,第η根第四扫描控制信号线连接到第η行像素电路的第四扫描控制信号端其 中,η为大于等于1小于等于N的整数;所述第一扫描控制信号线用于为相应行的像素电路提 供第一扫描控制信号,所述第二扫描控制信号线用于为相应行的像素电路提供第二扫描控 制信号,所述第三扫描控制信号线用于为相应行的像素电路提供第三扫描控制信号,所述 第四扫描控制信号线用于为相应行的像素电路提供第四扫描控制信号;

[0031] 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线 连接到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号 线用于为相应列的像素电路在初始化阶段和阈值提取阶段以及数据写入阶段分别为电路 提供参考电压和灰度有关的数据电压。

[0032] 所述第一电源线、第二电源线、第三电源线,第四电源线和可能存在的第五电源线 上恒定的电源信号由外部恒压电路统一提供。

[0033] 在第四种实施例中,根据上述第二种实施例提供的显示装置,进一步,所述栅极驱 动电路不包括第三扫描控制信号线和第四扫描控制信号线,第η行像素电路的第四扫描控 制信号端连接到第n-a行像素电路的第一扫描控制信号线上,第η行像素电路的第三扫描控 制信号端连接到第n-a-b行像素电路的第一扫描控制信号线上,其中,a为大于等于1小于η 的整数,b为大于等于1小于n-a的整数。

[0034] 在第四种实施例中,所述像素电路还包括:

[0035] 第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第二极连接 到数据信号线,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫 描控制信号;第一电源电压信号不再为电路提供初始化电压,初始化电压改有源极驱动电 路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的初始电压耦合到第一晶体 管和发光器件的串联节点以及第一电容和第二电容的串联节点上;

[0036] 或者所述第四晶体管,其第一极连接到第一电容和第二电容的串联节点上,第二 极连接到数据信号线,控制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入 第三扫描控制信号;第一电源电压信号不再为电路提供初始化电压,初始化电压改有源极 驱动电路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的初始电压耦合到第 一晶体管和发光器件的串联节点以及第一电容和第二电容的串联节点上;

[0037] 或者所述第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点上,第 二极连接到第一晶体管的控制极,其控制极连接到第三扫描控制信号端;第三扫描控制信 号端用于输入第三扫描控制信号;第一电源电压信号不再为电路提供初始化电压,初始化 电压改有源极驱动电路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的初始 电压耦合到第一晶体管和发光器件的串联节点以及第一电容和第二电容的串联节点上;

[0038] 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫 描控制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到第η行像素电路的第一 扫描控制信号端,第η根第二扫描控制信号线连接到第η行像素电路的第二扫描控制信号 端,第η根第三扫描控制信号线连接到第η行像素电路的第三扫描控制信号端;其中,η为大 于等于1小于等于N的整数;

[0039] 所述第一扫描控制信号线用于为相应行的像素电路提供第一扫描控制信号,所述 第二扫描控制信号线用于为相应行的像素电路提供第二扫描控制信号,所述第三扫描控制 信号线用于为相应行的像素电路提供第三扫描控制信号;

[0040] 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线 连接到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号 线用于为相应列的像素电路在初始化阶段,阈值提取阶段和数据写入阶段分别为电路提供 初始化电压,参考电压和灰度有关的数据电压。

[0041] 所述第一电源线、第二电源线、第三电源线,第四电源线和可能存在的第五电源线 上恒定的电源信号由外部恒压电路统一提供;

[0042] 本申请提供的显示装置及其像素电路,像素电路通过源级跟随的形式产生驱动管 的阈值电压信息,通过第一电容和第二电容的分压在第一电容两端产生驱动管的阈值电压 和灰度信息有关的基准电压,发光过程中,该基准电压保持不变,使得流过发光器件的驱动 电流与驱动晶体管和发光器件的阈值电压无关,从而补偿驱动晶体管和发光器件的阈值电 压偏移,解决显示面板各处驱动晶体管阈值电压不同而导致的显示不均匀问题。显示装置 采用逐行发光方式时,采用扫描控制信号交叠的形式,以减少电路的行编程时间,在获得高 精度的同时满足高分辨率、高帧频显示面板的需求;采用集中发光方式时,像素电路采用分 组编程、分组发光的方式,以减小电路复杂度的同时增加发光时间。

附图说明

[0043] 图1为现有技术中一种像素电路的结构图;

[0044] 图2为本申请实施例一中像素电路的结构图;

[0045] 图3为本申请实施例一中像素电路的驱动信号波形图;

[0046] 图4为本申请实施例二中像素电路的结构图;

[0047] 图5为本申请实施例二中像素电路的驱动信号波形图;

[0048] 图6为本申请实施例三中像素电路的结构图;

[0049] 图7为本申请实施例三中像素电路的驱动信号波形图;

[0050] 图8为本申请实施例三中像素电路组成的显示装置的结构图;

[0051] 图9为本申请实施例四中像素电路的结构图;

[0052] 图10为本申请实施例四中像素电路的驱动信号波形图;

[0053] 图11为本申请实施例五中像素电路的结构图;

[0054] 图12为本申请实施例五中像素电路的驱动信号波形图;

[0055] 图13为本申请实施例六中像素电路的结构图;

[0056] 图14为本申请实施例六中像素电路的驱动信号波形图;

[0057] 图15为本申请实施例七中像素电路的结构图;

[0058] 图16为本申请实施例七中像素电路的驱动信号波形图;

[0059] 图17为本申请实施例八中所有像素电路作为一组时驱动示意图;

[0060] 图18为本申请实施例八中所有像素电路分为两组时驱动示意图;

[0061] 图19为本申请实施例八中所有像素电路分为四组时驱动示意图;

[0062] 图20为本申请实施例八中像素电路的结构图;

[0063] 图21为本申请实施例八中像素电路的驱动信号波形图;

[0064] 图22为本申请实施例八中显示装置的结构图;

[0065] 图23为本申请实施例九中像素电路的结构图;

[0066] 图24为本申请实施例九中像素电路的驱动信号波形图;

[0067] 图2 5为本申请实施例十中像素电路的结构图;

[0068] 图26为本申请另一种实施例中像素电路的结构图;

[0069] 图27为本申请实施例十中显示装置的结构图。

具体实施方式

[0070] 首先对本申请中用到的一些术语进行说明。本申请实施例中使用的晶体管可以是 任何结构的晶体管,如场效应晶体管(FET,Field Effect Transistor),或者双极型晶体管 (BJT,Bipolar Junction Transistor)。当晶体管为FET时,控制极指栅极,第一电极指漏 极,第二电极指源极;当晶体管为BJT时,控制极指基极,第一电极指集电极,第二电极指发 射极。当晶体管作为开关使用时,其漏极和源极可以互换。显示装置中的晶体管通常采用 TFT器件,本申请实施例主要以TFT为例进行说明。在本申请实施例中,以有机发光二极管 OLED为发光器件,除特别说明外,本申请中所用的晶体管为N型管。

[0071] 下面通过具体实施方式结合附图对本申请作进一步详细说明。

[0072] 实施例一

[0073] 请参考图2,本实施例提供了 一种像素电路,包括第一晶体管21、第二晶体管22、第 三晶体管23、第一电容26、第二电容27和发光器件25,

[0074] 第一晶体管21和发光器件25顺次串联在第一电压源信号端VDD[n]和第二电压源信 号端Vss之间。第一晶体管21的控制极连接至第二晶体管22的第二极,第一晶体管21的第一 极连接至第一电压源信号端,第一晶体管21的第二极连接至发光器件25的阳极;

[0075] 第二晶体管22的控制极连接至第一扫描控制信号端VSCAN[n],用于接收当前行的第 一扫描控制信号,第二晶体管22的第一极连接至数据信号端Data Line,用于接收数据信号 端Data Line上的数据信息(数据电压),第二晶体管22的第二极连接至第一晶体管21的控 制极。第二晶体管22用于响应当前行的第一扫描控制信号,以传递参考电压及与灰度信息 有关的数据电压。

[0076] 第三晶体管23的控制极连接至第二扫描控制信号线VEM[n],用于接收当前行的第二 扫描控制信号,第三晶体管23的第一极连接至发光器件25的阳极,第三晶体管23的第二极 连接至第一电容26的第二极。第三晶体管23用于响应当前行的第二扫描控制信号,在初始 化阶段、阈值提取阶段和发光阶段打开。

[0077] 第一电容26的第一极连接至第一晶体管21的控制极,第二极连接至第二电容27的 第一极;第二电容27的第二极连接至第二电压源信号端Vss。阈值提取阶段,第一电容26两端 产生的电压差为驱动管(第一晶体管21)的阈值电压信息,数据写入阶段通过第一电容26和 第二电容27的分压形式将与灰度信息和驱动管的阈值电压有关的信息存储在第一电容26 的两端,以形成基准电压,发光阶段通过自举的形式将OLED (发光器件25)两端的电压信息 耦合到第一晶体管21的控制极,保持第一电容26两端的基准电压不变。需要说明的是,本实 施例中,第二电容27的第二极连接在第二电压源信号端Vss,在其他实施例中,第二电容27的 第二极也可以连接在单独的第五电压源信号端。

[0078] 本实施例中像素电路的驱动信号波形图如图3所示,该像素电路工作过程中一帧 时间T (一帧周期)可分为四个阶段:初始化阶段、阈值提取阶段、数据写入阶段和发光阶段, 为了方便说明,设第一晶体管21控制极和第二晶体管22的第二极连接于第一节点A,第一电 容26第二极和第二电容27的第一极连接于第二节点B,第一晶体管21的第二极和发光器件 25的阳极连接于第三节点C。

[0079] ⑴初始化阶段

[0080] 当前像素被选通,当前像素的第一扫描控制信号端VSCAN[n]输入的第一扫描控制信 号从低电平变为高电平,第二扫描控制信号端VEM[n]输入的第二扫描控制信号保持为高电 平,则所有晶体管都开启,第一电压源信号端VDD[n]输入的信号从高电平Vddh转换为低电平 Vddl。数据信号端Data Line上的电压为参考电压Vref,则图2中第一节点A被充电至参考电压 Vref。由于第三晶体管23被打开,此时第二节点B和第三节点C被开关管(第三晶体管23)连 通,第二节点B和第三节点C被放电至某一低电平Vddl (初始电压),VDDL<VTH_QLED,其中VTH_0LED 为发光器件25的阈值电压,因此,发光器件25不发光,电路完成了初始化。

[0081] ⑵阈值提取阶段

[0082] 当前像素的第一扫描控制信号和第二扫描控制信号保持为高电平,则所有晶体管 都开启,第一电压源信号端Vddw输入的信号从低电平转换为高电平。数据信号端Data Line 上的电压保持为参考电压Vref,因此,第一节点A保持参考电压VREF,第二节点B和第三节点C 通过第一晶体管21和第三晶体管23被第一电压源信号端VDD[n]充电,直至第一晶体管21关 断,此时13点和0点的电压为:Vb = Vc = Vref-Vthjti,Vref-Vthjti <Vth_qled,其中Vthjti为第一晶体 管21的阈值电压,此时,发光器件25不发光。

[0083] (3)数据写入阶段

[0084] 当前像素的第一扫描控制信号端VSCAN[n]输入的第一扫描控制信号保持为高电平, 第二扫描控制信号端Vemw输入的第二扫描控制信号从高电平转换为低电平,从而关断第三 晶体管23,因此,第二节点B和第三节点C断开;第一电压源信号端VDD[n]输入的信号保持为高 电平。数据信号端Data Line上的电压变化为与灰度有关的数据电压VDATA,图2中第一节点A 也变化为Vdata,由于第一电容26和第二电容27串联,因此B点的电压刷新至:

Figure CN105096819BD00141

[0086] 其中,Cl和C2分别为第一电容26和第二电容27的电容值。

[0087] 为了保证在编程的过程中OLED不发光,因此,数据电压应该满足[VDATA] max-VTH_T1 < νΤΗ_〇ίΕϋ,其中[VDATA]max为数据电压中的最大值。这样,在整个编程过程中OLED都不发光,增加 了显示器的对比度。

[0088] 经过数据写入以后,第一电容25两端产生的与驱动管的阈值电压信息和灰度信息 有关的基准电压为:

Figure CN105096819BD00142

[0090] ⑷发光阶段

[0091] 当前像素第一扫描控制信号端Vscanw输入的第一扫描控制信号从高电平变为低 电平,则第二晶体管22关断。第二扫描控制信号端Vemw输入的第二扫描控制信号从低电平 变为高电平,则第三晶体管23打开。第二节点B和第三节点C连通,由于此时的第一节点A开 始悬空,则第三节点C随着OLED发光开始抬高至发光时所对应的阳极电压Vqled,则第一节点 A也抬高了相应的电压而维持第一节点A和第二节点B之间的电压差保持不变,所以流过 OLED的电流不变,该电流的表达式如下:

Figure CN105096819BD00151

[0093] 从公式⑷可以看出流过OLED的电流与第一晶体管21的阈值电压VTH_T1和OLED两端 的第二阈值电压Vthj^ed无关,只跟当前像素点灰度有关的数据电压Vdata、已知的参考电压 Vref、第一电容26电容值Cl和第二电容27电容值C2有关。通过合理设计参考电压Vref,可以使 得在整个编程过程中OLED都不发光,以获得高对比度的显示器。

[0094] 本实施例中提供的像素电路能够补偿驱动晶体管和发光器件的阈值电压漂移,还 可以解决显示面板各处像素电路的驱动晶体管阈值电压不同而导致的显示不均匀问题,合 理设计的参考电压Vref可以使OLED器件在非发光周期不发光,增加了对比度。此外,当TFT阈 值电压变化为负值时,传统的采用二极管连接进行放电从而产生阈值电压信息的电压型补 偿电路无法再提供补偿,而本实施中的像素电路由于采用源级跟随的形式,可以同时补偿 正负阈值电压,因此更优越,这一点在采用耗尽型晶体管作为驱动管的显示装置中极为有 利。

[0095] 实施例二

[0096] 如图4所示,本实施例提供了另一种像素电路,其与实施例一的主要区别在于增加 了一个第四晶体管24,第四晶体管24在第三扫描信号的控制作用下对电路中的第二节点B 和第三节点C进行初始化;此时的第一电压源信号端Vdd输入的不再是脉冲信号,而是恒定的 高电平,初始化由第四晶体管24完成。

[0097] 第四晶体管24的控制极连接至第三扫描控制信号端VR[n]上,第一极连接至发光器 件25的阳极,第二极连接至第三电压源信号端V™,用于响应第三扫描控制信号,在初始化阶 段将第二节点B和第三节点C的电压初始化到某一低电平。

[0098] 本实施例中,像素电路的驱动信号波形图如图5所示,一帧时间T也分为四个阶段: 初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。各个阶段的工作原理与实施例一类 似,此处不再赘述。

[0099] 在其他实施例中,第二电容27的第二极也可以连接在单独的第五电压源信号端。 本实施例中提供的像素电路与实施例二相比,其他的器件的连接关系一致,驱动过程也一 致,此处不再赘述。

[0100] 本实施例中,由于引入了第三扫描控制信号和第四晶体管,使得整个面板上的像 素电路可以共用同一第一电压源信号端输入的信号,更易于控制。

[0101] 实施例三

[0102] 请参考图6,本实施例提供了另一种像素电路,其与实施例二的主要区别在于增加 了第五晶体管28,第五晶体管28的控制极连接在第四扫描信号端VSN[n],第一极连接至第四 电压源信号端,用于输入恒定的参考电压VREF,第二极连接至第一晶体管21的控制极。第五 晶体管28在第四扫描信号的控制作用下在电路初始化阶段和阈值提取阶段为驱动管的栅 极提供恒定的参考电压Vref,这样做的有益之处是可以大大减少行编程时间,使的该像素电 路更适合大面积、高分辨率、高帧频的显示器。

[0103] 本实施例中像素电路的驱动信号波形图如图7所示,一帧时间T也分为四个阶段: 初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。各个阶段的工作原理与实施例一类 似,此处不再赘述。

[0104] 在其他实施例中,第二电容27的第二极也可以连接在单独的第五电压源信号端。

[0105] 在其他实施例中,电路的初始化由第一电压源信号端输入的初始电压完成,而不 需要第四晶体管24,此时第一电压源信号端输入的信号为脉冲信号;结合实施例一和实施 例三,可知该实施例中像素电路的驱动过程,此处不再赘述。

[0106] 请参考图8,本实施例还提供了一种显示装置,包括显示面板、栅极驱动电路30和 数据驱动电路40。显示面板包括若干像素阵列,其中像素阵列由M列*N行像素电路50按矩阵 的形式排列而成,其中M和N均为正整数,像素电路50采用本实施例中提供的像素电路。

[0107] 栅极驱动电路30为包括N根第一扫描控制信号线、N根第二扫描控制信号线、N根第 三扫描控制信号线和N根第四扫描控制信号线提供扫描控制信号;第η根第一扫描控制信号 线连接到第η行像素电路的第一扫描控制信号端,第η根第二扫描控制信号线连接到第η行 像素电路的第二扫描控制信号端,第η根第三扫描控制信号线连接到第η行像素电路的第三 扫描控制信号端,第η根第四扫描控制信号线连接到第η行像素电路的第四扫描控制信号 端;其中,η为大于等于1小于等于N的整数。

[0108] 数据驱动电路40,为M根数据信号线提供电压信号,第m根数据信号线连接到第m列 像素电路的数据信号端,其中,m为大于等于1小于等于M的整数。

[0109] 像素阵列中,同一行的像素电路50均连接到同一根第一扫描控制信号线31、第二 扫描控制信号线32、第三扫描控制信号线34和第四扫描控制信号线35上,该第一扫描控制 信号线31、第二扫描控制信号线32,第三扫描控制信号线34和第四扫描控制信号线35可以 为当前行的像素电路提供所需要的第一扫描控制信号、第二扫描控制信号,第三扫描控制 信号和第四扫描控制信号。同一列的像素电路均连接至同一根数据信号线41上,当第四扫 描控制信号从低电平转变为高电平时表示该行被选通,接下来对选通的当前行进行操作。 数据信号线41在数据写入阶段为像素电路提供参考电平Vref与灰度有关的数据电压Vdata。

[0110] 需要说明的是,本实施例中,为了方便说明,像素阵列以3*3矩阵的形式给出,实际 的像素阵列可以根据情况进行选择布置;本实施例中的开关管也可以是可以为P型管,但是 需要根据P型管的特性对电路连接关系及驱动信号做相应的改变,此处不再赘述。

[0111] 本实施例提供的显示装置及其像素电路,其初始化阶段和阈值提取阶段不影响电 路的行编程时间,每行的行编程时间只包括数据写入时间(两电容的分压所需的时间),阈 值提取是在第四扫描控制信号的控制作用下在行内完成的,其占用的是发光时间(阈值提 取时间远远小于发光时间),因此在获得高帧频和高分辨率的同时不影响阈值提取的精度。

[0112] 实施例四

[0113] 本实施例中不包括第四扫描控制信号线,第η行像素电路的第四扫描控制信号端 连接到第η-1行像素电路的第一扫描控制信号线上。

[0114] 请参考图9和图10,分别为本实施例中的像素电路的结构图和驱动波形图。本实施 例中,像素电路与实施例三的不同之处在于,第五晶体管的控制极连接至上一行的第一扫 描信号线上。利用上一行的第一扫描信号对本行电路进行初始化和阈值提取,此时,每行的 行编程时间包括初始化和阈值提取的时间(数据写入的时间小于初始化和阈值提取的时间 之和)。其具体的驱动过程与实施例三相同,唯一不同的是当每次第四扫描信号工作的时候 此时为上一行的第一扫描信号工作。栅极驱动电路只需要产生第一扫描控制信号、第二扫 描控制信号和第三扫描控制信号。与实施例三相比,这样做的好处是可以减小外围电路的 复杂度,同时也减少了像素电路的扫描控制信号,开口率更大。

[0115] 在其他实施例中,像素电路的初始化是由第一电压源信号端输入的信号控制完成 的,第一电压源信号为脉冲信号;像素电路不包括初始化晶体管,即第四晶体管24。因此,在 实施例中,像素电路只包括第一扫描控制信号和第二扫描控制信号。

[0116] 实施例五

[0117] 本实施例与实施例四的区别在于,第η行像素电路的第四扫描控制信号端连接到 第η-3行像素电路的第一扫描控制信号线上。

[0118] 请参考图11,分别为本实施例中显示装置的像素电路的结构图。本实施例中,像素 电路与实施例三中的像素电路的主要区别是第五晶体管28的控制极连接至第η-3行的像素 电路的第一扫描控制信号线上,第五晶体管28在第η-3行的像素电路的第一扫描控制信号 作用下,在电路初始化和阈值提取的过程给为驱动管的栅极提供恒定的参考电平Vref,这样 做的有益之处在于利用每行第一扫描信号的交叠,可以大大减少行时间,在数据写入时间 不变的情况下,此时等效的行时间减少为实施例一和实施例二中行编程时间的1/4,此时阈 值提取时间为两倍的行时间,使得该像素电路更适合大面积,高分辨率,高帧频的显示器。

[0119] 第五晶体管28的控制极连接至第η-3行的第一扫描控制信号线上,第一极连接至 第四电压源信号端,第二极连接至第一晶体管21的控制极,用于响应第η-3行的第一扫描控 制信号,在初始化和阈值提取阶段为驱动管的控制极提供稳定的参考电平Vref。

[0120] 本实施例中像素电路的驱动信号波形图如图12所示,一帧时间T也分为四个阶段: 初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。各个阶段的工作原理与实施例一类 似,此处不再赘述。

[0121] 在其他实施例中,第二电容27的第二极也可以连接在单独的第五电压源信号端, 第五电压源信号端连接到栅极驱动电路的第五电源线。

[0122] 在其他实施例中,像素电路的初始化由第一电压源信号端输入的信号完成,而不 需要第四晶体管24,此时所需的第一电压源信号端输入的信号为脉冲信号;结合实施例一 和实施例五,可知该实施例中像素电路的驱动方式,此处不再赘述。

[0123] 相比于实施例三,本实施例的主要优势在于,在获得减少的行编程时间的同时,可 以减少一根扫描控制信号线,使外围电路更简单。其显示面板跟实施例四相近,此处不再赘 述。只是此时第η行像素电路的第五晶体管的控制极连接至第η-3行的第一扫描信号线 VsCAN[n-3]上而非第η-1行的第一扫描信号线VsGAN[n-1]上。

[0124] 当然,在具体实施例中,第η行像素电路的第四扫描控制信号端可以连接到第n-a 行像素电路的第一扫描控制信号线上,其中,a为大于等于1小于η的整数。

[0125] 实施例六

[0126] 本实施例提供了另一种显示装置,其与实施例三的区别在于,栅极驱动电路不包 括第三扫描控制信号线和第四扫描控制信号线,第η行像素电路的第四扫描控制信号端连 接到第n-a行像素电路的第一扫描控制信号线上,第η行像素电路的第三扫描控制信号端连 接到第n-a-b行像素电路的第一扫描控制信号线上,其中,a为大于等于1小于η的整数,b为 大于等于1小于n-a的整数。为了保证每一行像素电路具有初始化阶段,第n-a行像素电路的 第一扫描控制信号和第n-a-b行像素电路的第一扫描控制信号具有一段高电平叠加期,该 高电平叠加期即为第η行像素电路的初始化阶段。

[0127] 请参考图13,为本实施例中显示装置的像素电路的结构图。本实施例中的像素电 路与实施例三中的像素电路的主要区别是第四晶体管24和第五晶体管28的控制极都连接 至前面某行的像素电路的第一扫描控制信号线上,如,当前行是第η行,第四晶体管24控制 极连接至第η-5行的像素电路的第一扫描控制信号线上,第五晶体管28的控制极连接至第 η-3行的像素电路的第一扫描控制信号线上,第四晶体管24在第η-5行的像素电路的第一扫 描控制信号线VSCAN[n-5]提供的第一扫描控制信号的作用下,在电路初始化阶段给连通的第 二节点B和第二节点C提供初始化的低电平V^,第五晶体管28在第η-3行的像素电路的第一 扫描控制信号线VSCAN[n-3]提供的第一扫描控制信号的作用下,在电路初始化阶段和阈值提 取阶段为驱动管的栅极提供恒定的参考电平Vref,这样做的有益之处在于可以去掉当前行 的第三扫描控制信号线和第四扫描控制信号线,大大减小了外围电路的复杂度;利用行第 一扫描信号的交叠,可以大大减少行时间,在数据写入时间不变的情况下,此时等效的行时 间减少为实施例一和实施例二中行编程时间的1/4,此时阈值提取时间为两倍的行时间,使 得该像素电路更适合大面积,高分辨率,高帧频的显示器。

[0128] 第四晶体管24的控制极连接至第η-5行的第一扫描控制信号线上,第一极连接至 发光器件的阳极,第二极连接至第一晶体管21的第二极,第四晶体管24在第η-5行的第一扫 描控制信号的作用下为电路进行初始化;第五晶体管28的控制极连接至第η-3行的第一扫 描控制信号线,第一极连接至第四电源线,第二极连接至第一晶体管21的控制极,用于响应 第η-3行的第一扫描控制信号,在初始化阶段和阈值提取阶段为驱动管的控制极提供稳定 的参考电平Vref。

[0129] 本实施例中像素电路的驱动信号波形图如图14所示,一帧时间T也分为四个阶段: 初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。各个阶段的工作原理与实施例一类 似,此处不再赘述。

[0130] 本实施例相比于实施例三有益之处是更充分的利用了前面行的第一扫描信号,使 电路的行扫描信号只包括第一扫描信号和第二扫描信号,对于逐行发光的像素电路来讲, 外围电路得到了最大限度的简化。利用第一扫描信号的交叠,可以在获得较长阈值提取时 间的同时减少行编程时间,使得像素电路更适合大面积,高分辨率和高帧频的显示器的需 求。

[0131] 以上实施例提供的显示装置均采用逐行发光的形式来实现,外围电路相对复杂, 以下介绍的两实施例均采用集中发光的形式。实施例七采用的是普通的集中发光形式,整 个面板上所有的像素电路的初始化和阈值提取过程是同时进行的,当面板上所有的像素电 路完成初始化和阈值提取以后,为了使整个编程过程中OLED不发光,第一电源线Vdd提供的 信号变为低电平,所有的像素电路的第三晶体管都关断,逐行开始进行数据的写入,当数据 写入完成以后,第一电源线Vdd提供的信号从低电平转换为高电平,面板上所有的像素电路 的第三晶体管都打开,像素电路进入发光模式。由于采用了集中初始化和阈值提取,以及集 中发光的形式,整个面板上所有的像素电路只需要一根第一电源线Vdd和第二扫描控制信号 线。集中发光的缺点是:发光时间短,发光器件发光时所需要的发光电流较大,而较大的发 光电流会使发光器件退化更明显。为了增加发光时间,实施例八给出了分组编程的驱动方 式。如果采用分组发光的形式,首先,面板上所有的像素电路从上到下分成c (c为大于等于1 小于N的整数)组,此时电路的编程和发光是按组为模块化进行的,即组内同时进行初始化 和阈值提取,并进行数据的逐行写入,完成数据写入以后,该组进行发光;一组进行编程的 时候不影响其他组的发光,这样可以使发光的时间大幅度增加。

[0132]实施例七:

[0133]请参考图15,为本实施例中显示装置的像素电路的结构图。本实施例中的像素电 路与实施例一的主要区别在于,第一电源线Vdd提供的信号和第二扫描信号线Vem提供的信 号不再区分是哪一行的,所有的行共用相同的第一电源线Vdd和第二扫描信号线Vem。

[0134] 第一晶体管21的第一极连接至第一电源线上VDD,第二极连接至发光器件的阳极; 第三晶体管23的控制极连接至统一的第二扫描控制线Vem上,第一极连接至发光器件的阳 极,第二极连接至第一电容的第二极,第三晶体管23响应第二扫描控制线Vem提供的控制信 号,在初始化阶段、阈值提取阶段和发光阶段导通。

[0135] 本实施例中像素电路的驱动信号波形图如图16所示,一帧时间T也分为四个阶段: 初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。

[0136] ⑴初始化阶段

[0137] 面板上所有行的第一扫描信号线Vscan都为高电平,第一电源线Vdd从高电平转换为 低电平,第二扫描控制信号线Vem为高电平,面板上所有的第二晶体管22和第三晶体管23都 打开,所有像素电路的第一节点A被充电至参考电压VREF,此时第二节点B和第三节点C被第 三晶体管23连通,第二节点B和第三节点C被放电至第二电源线Vdd提供的某一低电平VLL,VLL < Vth_qled。其中Vthjiled为发光器件25的阈值电压,因此,发光器件25不发光,面板上所有的像 素电路都完成了初始化。

[0138] ⑵阈值提取阶段

[0139] 面板上所有行的第一扫描信号线Vscan保持为高电平,第一电源线Vdd从低电平转换 为高电平,第二扫描控制信号线Vem为高电平,第二晶体管22和第三晶体管23都打开,所有像 素电路的第一节点A保持为参考电压VREF,此时第二节点B和第三节点C被开关管连通,第一 电源线Vdd对第二节点B和第三节点C充电直至第一晶体管21关断,停止对B点和C点充电,此 时第二节点 B 和第二节点 C 的电压为:Vb = Vc = Vref-Vthjti,Vref-Vthjti < Vth_qled,其中 Vthjti 为第 一晶体管21的阈值电压,因此发光器件25不发光,此时面板上所有的像素电路完成了阈值 提取。

[0140] ⑶数据写入阶段:

[0141] 第二扫描控制信号线Vem为从高电平转换为低电平,面板上所有像素电路的第三晶 体管关断,因此,第二节点B和第三节点C断开;第一电源线Vdd从高电平转换为低电平,以防 止在长时间编程过程中OLED发光并使得OLED处于负偏置状态以减少OLED的退化;面板上所 有的像素电路开始逐行进行数据的写入。当当前行的第一扫描控制信号线VSCAN[n]从低电平 转换为高电平时,当前行的第一晶体管21打开,开始对当前行进行数据写入,此时数据线 Data Line上的电压为当前行灰度有关的数据电压VDATA。由于第一电容26和第二电容27串 联,图15中的第二节点B的电压最后刷新至:

Figure CN105096819BD00201

[0143]经过数据写入以后,第一电容25两端产生的与驱动管的阈值电压信息和灰度信息 有关的基准电压为:

Figure CN105096819BD00202

[0145] ⑷发光阶段:

[0146] 逐行进行数据写入之后,所有行的第一扫描控制信号线VSCAN都变为低电平,则所 有的第二晶体管22都关断;第一电源线Vdd从低电平转换为高电平,第二扫控制信号线Vem从 低电平变为高电平,则所有像素电路的第三晶体管23都打开,第二节点B和第三节点C连通, 第三节点C随着OLED发光开始抬高至发光时所对应的阳极电压Vqled,由于此时所有的第一 节点A开始悬空,第一节点A也抬高了相应的电压,第一节点A和第二节点B之间的电压差保 持不变,所以流过OLED的电流不变,该电流的表达式如下:

[0147]

Figure CN105096819BD00203

[0148] 从公式⑵可以看出流过OLED的电流与第一晶体管21的阈值电压VTH_T1和OLED两端 的阈值电压Vtoled无关,只跟当前像素点灰度有关的数据电压VDATA、已知的参考电压VREF、第 一电容26电容值Cl和第二电容27电容值C2有关,因此,可以补偿驱动管的阈值电压VTH_T1和 OLED阈值电压VTH_QLED的变化,也可以补偿整个显示面板上各处驱动晶体管的阈值电压不同 而导致的显示不均匀问题。通过合理设计参考电压Vref和第一电源线VDD,可以使得在整个编 程过程中OLED都不发光,以获得高对比度的显示器;OLED在数据写入阶段处于负偏置状态, 可以减少OLED的退化。

[0149] 实施例八

[0150] 本实施例中,面板上所有的像素电路从上到下被分成c (c为大于等于1小于N的整 数)组,一组为一个模块,同一组内,所有像素电路的编程和发光是同时进行的,某一组进行 编程的时候,不影响其他组的发光。同一组内,所有的像素电路共用第一电源线和第二扫描 控制信号线。

[0151] 当c取值为1时,本实施例提供的显示装置与实施例七相同。

[0152] 图17示意性的表示了未分组时,即实施例七中面板上像素电路的编程和发光情 况,其中1为初始化阶段,2为阈值提取阶段,3为数据写入阶段,4为发光阶段。如果不改变像 素电路的初始化、阈值提取和数据写入的时间,采用分组的形式以后,面板上所有像素电路 的编程和发光情况如图18和图19所示,其中图18为将像素电路分成两组的情况,图19为将 像素电路分成四组的情况。

[0153] 本实施例中,以分成两组的形式进行说明。面板上所有的像素电路分成2组,第一 组的第一电源线为Vddi,第二扫描控制信号线为Vemi。第二组的第一电源线为Vdd2,第二扫描 控制信号线为VEM2。请参考图20和图21,与实施例七相比,电路中连接关系没有发生变化,整 个面板上像素电路的数据线没有发生变化。

[0154] 本实施例中像素电路的驱动信号波形图如图21所示,同一组内,像素电路的驱动 过程包括以下四个阶段:初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。同组内,所 有像素电路的初始化和阈值提取是同时进行的,组内各行像素电路在数据写入时逐行进 行,当组内各行完成数据写入之后,该组进入发光模式;每次最多只有一组在编程,一组的 编程不会影响到其他组进行发光。各个阶段的工作原理与实施七例类似,不同的是实施例 七中面板上所有的像素电路的编程是同时进行的,该实施例八中同组内的像素电路的编程 是同时进行的,因此不再赘述。

[0155] 在其他实施例中,第二电容27的第二极也可以连接在单独的第五电压源信号端。

[0156] 图22给出了一种由本实施例中的像素电路组成的显示装置,该显示装置包括显示 面板、栅极驱动电路30及数据驱动电路40。显示面板包括若干像素阵列,其中像素阵列由M 列*N行像素电路50按矩阵的形式排列而成,其中M和N均为正整数,像素电路50采用24提供 的像素电路。一般地,像素阵列中,同一行的像素电路50均连接到同一组第一扫描控制信号 线31,该第一扫描控制信号线31可以为当前行的像素电路提供所需要的第一扫描控制信 号。同一列的像素电路均连接至同一数据信号线41上,数据信号线41可以提供初始化阶段 和阈值提取阶段所需要的参考电压Vref;当第一扫描控制信号线从低电平转变为高电平时 表示该行被选通,接下来对当前行进行数据写入的操作。数据信号线41可以提供数据写入 阶段所需要的灰度有关的数据电压Vdata。第一组的第一电源线37和第二扫描控制信号线 38,分别为第一组提供信号Vdd1和第二扫描控制信号Vem1,该信号也由数据驱动电路提供。第 二组的第一电源线39和第二扫描控制信号线310,分别为第二组提供信号Vdd2和第二扫描控 制信号VeM2。

[0157] 需要说明的是,本实施例中,为了方便说明,像素阵列以4*4矩阵的形式给出,实际 的像素阵列可以根据情况进行选择布置;本实施例中的开关管也可以是可以为P型管,但是 需要根据P型管的特性对电路连接关系及驱动信号做相应的改变。

[0158] 实施例九

[0159] 请参考图23,本实施例提供了另一种像素电路,初始电压和参考电压由数据信号 端提供,第二晶体管用于在初始化阶段将数据信号端输入的初始电压耦合到第一节点A,在 阈值提取阶段将数据信号端输入的参考电压耦合到第一节点A;像素电路还包括第四晶体 管,其第一极连接到第三节点C,第二极连接到第一节点A,控制极连接到第三扫描控制信号 端;第三扫描控制信号端用于输入第三扫描控制信号,第三扫描控制信号在初始化阶段控 制第四晶体管导通,以将第一节点A上的初始电压耦合到第三节点C上。

[0160] 本实施例与实施例二的主要区别在于,初始电压由数据信号端提供,而非由第三 电压源信号端提供。

[0161] 本实施例中,像素电路的驱动信号波形图如图24所示,一帧时间T也分为四个阶 段:初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。各个阶段的工作原理与实施例 一类似,此处不再赘述。

[0162] 在其他实施例中,第二电容27的第二极也可以连接在单独的第五电压源信号端。

[0163] 实施例十

[0164] 请参考图25,本实施例提供了另一种像素电路,初始电压和参考电压由数据信号 端提供,第二晶体管用于在阈值提取阶段将数据信号端输入的参考电压耦合到第一节点A; 像素电路还包括第四晶体管,其第一极连接到第三节点C上,第二极连接到数据信号端,控 制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三 扫描控制信号在初始化阶段控制第四晶体管导通,以将数据信号端的初始电压耦合到第三 节点C上。

[0165] 本实施例与实施例二的主要区别在于,初始电压由数据信号端提供,而非由第三 电压源信号端提供。

[0166] 本实施例中,像素电路的驱动信号波形图如图24所示,一帧时间T也分为四个阶 段:初始化阶段、阈值提取阶段、数据写入阶段和发光阶段。其驱动过程与实施例九相同,这 里将不再赘述。

[0167] 由于在初始化阶段,第三晶体管23处于打开状态,所以,在某些实施例中,如图26 所示,第四晶体管24的第一极也可以连接到第二节点B,第二极连接到数据信号端,同样可 以实现初始化的作用。该实施例中,像素电路的驱动信号波形图与图24相同,驱动过程与实 施例九相同,这里不再赘述。

[0168] 本实施例还相应提供了一种显示装置,请参考图27,本显示装置,包括显示面板、 栅极驱动电路30和数据驱动电路40。显示面板包括若干像素阵列,其中像素阵列由M列*N行 像素电路50按矩阵的形式排列而成,其中M和N均为正整数,像素电路50采用本实施例中提 供的像素电路。

[0169] 栅极驱动电路30为包括N根第一扫描控制信号线、N根第二扫描控制信号线、N根第 三扫描控制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到第η行像素电路的 第一扫描控制信号端,第η根第二扫描控制信号线连接到第η行像素电路的第二扫描控制信 号端,第η根第三扫描控制信号线连接到第η行像素电路的第三扫描控制信号端;其中,η为 大于等于1小于等于N的整数。

[0170] 数据驱动电路40,为M根数据信号线提供电压信号,第m根数据信号线连接到第m列 像素电路的数据信号端,其中,m为大于等于1小于等于M的整数。

[0171] 像素阵列中,同一行的像素电路50均连接到同一根第一扫描控制信号线31、第二 扫描控制信号线32、第三扫描控制信号线34上,该第一扫描控制信号线31、第二扫描控制信 号线32,第三扫描控制信号线34可以为当前行的像素电路提供所需要的第一扫描控制信 号、第二扫描控制信号,第三扫描控制信号。同一列的像素电路均连接至同一根数据信号线 41上,当第一扫描控制信号从低电平转变为高电平时表示该行被选通,接下来对选通的当 前行进行操作。数据信号线41在数据写入阶段为像素电路提供初始化电压Va,参考电平Vref 与灰度有关的数据电压Vdata。

[0172] 第一电源电压信号和第二电源电压信号由外围恒压电路统一提供。

[0173] 需要说明的是,本实施例中,为了方便说明,像素阵列以3*3矩阵的形式给出,实际 的像素阵列可以根据情况进行选择布置;本实施例中的开关管也可以是可以为P型管,但是 需要根据P型管的特性对电路连接关系及驱动信号做相应的改变,此处不再赘述。

[0174] 以上内容是结合具体的实施方式对本申请所作的进一步详细说明,不能认定本申 请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说,在不脱 离本申请发明构思的前提下,还可以做出若干简单推演或替换。

Claims (17)

1. 一种像素电路,其特征在于,所述像素电路的一帧周期依次包括初始化阶段、阈值提 取阶段、数据写入阶段和发光阶段;所述像素电路包括: 串联在高电位和低电位之间的第一晶体管和发光器件,第一晶体管用于在发光阶段导 通为发光器件提供驱动电流,发光器件用于发射强度与流过电流相关的光;所述高电位由 第一电压源信号端提供,所述低电位由第二电压源信号端提供; 第二晶体管,其连接在数据信号端和第一晶体管的控制极之间,第二晶体管的控制极 连接到第一扫描控制信号端,第一扫描控制信号端用于输入控制该像素电路选通的第一扫 描控制信号,第二晶体管用于在第一扫描控制信号的控制下导通,将数据信号端的数据电 压施加到第一晶体管的控制极,以控制第一晶体管为发光器件提供与数据信号端的数据电 压相关的驱动电流; 存储单元,其连接在第一晶体管的控制极和第二电压源信号端之间,或连接在第一晶 体管的控制极和第五电压源信号端之间,第二电压源信号端和第五电压源信号端用于提供 一低电位,用于存储数据信号端的数据电压;存储单元包括第一电容、第二电容和第三晶体 管,第一电容和第二电容串联在第一晶体管的控制极和低电位之间,并在初始化阶段和阈 值提取阶段,为第一晶体管的控制极提供一参考电压;第三晶体管的第一极连接在第一电 容和第二电容的串联节点,第二极连接在第一晶体管和发光器件的串联节点上,并在初始 化阶段,将一初始电压耦合到第三晶体管的第二极,第三晶体管的控制极连接到第二扫描 控制信号端,第二扫描控制信号端用于输入第二扫描控制信号,第二扫描控制信号在数据 写入阶段控制第三晶体管截止; 第五晶体管,其第一极连接到第四电压源信号端,第二极连接到第一晶体管的控制极, 控制极连接到第四扫描控制信号端;第四扫描控制信号端用于输入第四扫描控制信号;第 五晶体管用于在初始化阶段和阈值提取阶段将第四电压源信号端上的参考电压耦合到第 一晶体管的控制极。
2. 如权利要求1所述的像素电路,其特征在于,所述像素电路还包括第四晶体管,其第 一极连接到第一晶体管和发光器件的串联节点上,第二极连接到第三电压源信号端,控制 极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三扫 描控制信号在初始化阶段控制第四晶体管导通,以将第三电压源信号端上的初始电压耦合 到第一晶体管和发光器件的串联节点上。
3. 如权利要求1所述的像素电路,其特征在于,所述像素电路还包括第四晶体管,其第 一极连接到第一晶体管和发光器件的串联节点上,第二极连接到第一晶体管的控制极,控 制极连接到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三 扫描控制信号在初始化阶段控制第四晶体管导通,以将第一晶体管控制极上的初始电压耦 合到第一晶体管和发光器件的串联节点上以及第一电容和第二电容的节点上。
4. 如权利要求1所述的像素电路,其特征在于,所述像素电路还包括第四晶体管,其第 一极连接到第一晶体管和发光器件的串联节点上,第二极连接到数据信号端,控制极连接 到第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三扫描控制 信号在初始化阶段控制第四晶体管导通,以将数据信号端的初始电压耦合到第一晶体管和 发光器件的串联节点上。
5. 如权利要求1所述的像素电路,其特征在于,所述像素电路还包括第四晶体管,其第 一极连接到第一电容和第二电容的串联节点上,第二极连接到数据信号端,控制极连接到 第三扫描控制信号端;第三扫描控制信号端用于输入第三扫描控制信号,第三扫描控制信 号在初始化阶段控制第四晶体管导通,以将数据信号端的初始电压耦合到第一电容和第二 电容的串联节点上。
6. 如权利要求2所述的像素电路,其特征在于,所述第五晶体管的控制极直接连接到当 前行的上一行的第一扫描控制信号线上。
7. 如权利要求2所述的像素电路,其特征在于,所述第五晶体管的控制极连接到某一行 的第一扫描控制信号线。
8. 如权利要求7所述的像素电路,其特征在于,所述第四晶体管的控制极连接到某一行 的第一扫描控制信号线。
9. 一种显示装置,其特征在于,包括: 显示面板,其包括以M列*N行阵列式排布的像素电路,所述像素电路采用如权利要求1 所述的像素电路,M和N为正整数; 栅极驱动电路,其用于为N根第一扫描控制信号和N根第二扫描控制信号提供电压扫描 控制信号; 数据驱动电路,其用于为M根数据信号线和X根第一电源电压信号线提供电压信号和第 一电源电压控制信号;其中,第m根数据信号线连接到第m列像素电路的数据信号端,m为大 于等于1小于等于M的整数;所述数据信号线用于为相应列的像素电路在初始化阶段和阈值 提取阶段提供参考电压以及为数据写入阶段提供灰度有关的数据电压。其中,X为大于等于 1小于等于N的正整数,X的大小取决于面板上同时进行初始化和阈值提取的像素电路的多 少;如果每次有X行像素电路进行初始化,则X=N/x;如果X=N,则该面板上的像素电路是逐 行发光的;如果X= 1,则面板上所有的像素电路是同时发光的,如果X为大于1小于N的正整 数,则面板上所有的像素电路被分成了 X组,每组内的像素电路同时完成初始化,阈值提取 和发光过程;所述第一电源电压信号线为像素电路提供第一电压源信号。 所述像素电路中,第二晶体管用于在第一扫描控制信号的控制下在初始阶段、阈值提 取阶段和数据写入阶段导通,所述参考电压由数据信号线提供,并在第一扫描控制信号的 作用下,通过第二晶体管将参考电压耦合到第一晶体管的控制极;所述初始电压由第一电 压源信号端提供,并通过第一晶体管将初始电压耦合到第三晶体管的第二极以及第一电容 和第二电容的串联节点; 第二电源线以及可能存在的第五电源线上恒定的电源信号由外部恒压电路统一提供。
10. 如权利要求9所述的显示装置,其特征在于, 所述像素电路还包括第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点 上,第二极连接到第三电压源信号端,控制极连接到第三扫描控制信号端;第三扫描控制信 号端用于输入第三扫描控制信号;第四晶体管用于在初始化阶段将第三电压源信号端上的 初始电压耦合到第一晶体管和发光器件的串联节点上; 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫描控 制信号线、N根第四扫描控制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到 第η行像素电路的第一扫描控制信号端,第η根第二扫描控制信号线连接到第η行像素电路 的第二扫描控制信号端,第η根第三扫描控制信号线连接到第η行像素电路的第三扫描控制 信号端,第η根第四扫描控制信号线连接到第η行像素电路的第四扫描控制信号端;其中,η 为大于等于1小于等于N的整数; 所述第一扫描控制信号线用于为相应行的像素电路提供第一扫描控制信号,所述第二 扫描控制信号线用于为相应行的像素电路提供第二扫描控制信号,所述第三扫描控制信号 线用于为相应行的像素电路提供第三扫描控制信号,所述第四扫描控制信号线用于为相应 行的像素电路提供第四扫描控制信号,所述第三电源线用于为每一行像素电路提供初始电 压,所述第四电源线用于为每一行像素电路提供参考电压; 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线连接 到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号线用 于为相应列的像素电路在初始化阶段和阈值提取阶段以及数据写入阶段分别为电路提供 参考电压和灰度有关的数据电压; 所述第一电源线、第二电源线、第三电源线,第四电源线和第五电源线上恒定的电源信 号由外部恒压电路统一提供。
11. 如权利要求10所述的显示装置,其特征在于,所述第五晶体管的控制极直接连接到 当前行的上一行的第一扫描控制信号线上。
12. 如权利要求10所述的显示装置,其特征在于,所述第五晶体管的控制极连接到某一 行的第一扫描控制信号线。
13. 如权利要求12所述的显示装置,其特征在于,所述第四晶体管的控制极连接到某一 行的第一扫描控制信号线。
14. 如权利要求11至13任一项所述的显示装置,其特征在于,所述栅极驱动电路不包括 第四扫描控制信号线或/和第三扫描控制信号线,第η行像素电路的第四扫描控制信号端连 接到第n-a行像素电路的第一扫描控制信号线上,第η行像素电路的第三扫描控制信号端连 接到第n-a-b行像素电路的第一扫描控制信号线上,其中,a为大于等于1小于η的整数,b为 大于等于1小于n-a的整数。
15. 如权利要求9所述的显示装置,其特征在于, 所述像素电路还包括第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点 上,第二极连接到数据信号线,控制极连接到第三扫描控制信号端;第三扫描控制信号端用 于输入第三扫描控制信号;第一电源电压信号不再为电路提供初始化电压,初始化电压改 有源极驱动电路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的初始电压耦 合到第一晶体管和发光器件的串联节点以及第一电容和第二电容的串联节点上; 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫描控 制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到第η行像素电路的第一扫描 控制信号端,第η根第二扫描控制信号线连接到第η行像素电路的第二扫描控制信号端,第η 根第三扫描控制信号线连接到第η行像素电路的第三扫描控制信号端;其中,η为大于等于1 小于等于N的整数; 所述第一扫描控制信号线用于为相应行的像素电路提供第一扫描控制信号,所述第二 扫描控制信号线用于为相应行的像素电路提供第二扫描控制信号,所述第三扫描控制信号 线用于为相应行的像素电路提供第三扫描控制信号; 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线连接 到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号线用 于为相应列的像素电路在初始化阶段,阈值提取阶段和数据写入阶段分别为电路提供初始 化电压,参考电压和灰度有关的数据电压。 所述第一电源线、第二电源线、第三电源线,第四电源线和可能存在的第五电源线上恒 定的电源信号由外部恒压电路统一提供。
16. 如权利要求9所述的显示装置,其特征在于, 所述像素电路还包括第四晶体管,其第一极连接到第一电容和第二电容的串联节点 上,第二极连接到数据信号线,控制极连接到第三扫描控制信号端;第三扫描控制信号端用 于输入第三扫描控制信号;第一电源电压信号不再为电路提供初始化电压,初始化电压改 有源极驱动电路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的初始电压耦 合到第一晶体管和发光器件的串联节点以及第一电容和第二电容的串联节点上; 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫描控 制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到第η行像素电路的第一扫描 控制信号端,第η根第二扫描控制信号线连接到第η行像素电路的第二扫描控制信号端,第η 根第三扫描控制信号线连接到第η行像素电路的第三扫描控制信号端;其中,η为大于等于1 小于等于N的整数; 所述第一扫描控制信号线用于为相应行的像素电路提供第一扫描控制信号,所述第二 扫描控制信号线用于为相应行的像素电路提供第二扫描控制信号,所述第三扫描控制信号 线用于为相应行的像素电路提供第三扫描控制信号; 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线连接 到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号线用 于为相应列的像素电路在初始化阶段,阈值提取阶段和数据写入阶段分别为电路提供初始 化电压,参考电压和灰度有关的数据电压。 所述第一电源线、第二电源线、第三电源线,第四电源线和可能存在的第五电源线上恒 定的电源信号由外部恒压电路统一提供。
17. 如权利要求9所述的显示装置,其特征在于, 所述像素电路还包括第四晶体管,其第一极连接到第一晶体管和发光器件的串联节点 上,第二极连接到第一晶体管的控制极,其控制极连接到第三扫描控制信号端;第三扫描控 制信号端用于输入第三扫描控制信号;第一电源电压信号不再为电路提供初始化电压,初 始化电压改有源极驱动电路为电路提供。第四晶体管用于在初始化阶段将数据信号线上的 初始电压耦合到第一晶体管和发光器件的串联节点以及第一电容和第二电容的串联节点 上; 栅极驱动电路,为N根第一扫描控制信号线、N根第二扫描控制信号线、N根第三扫描控 制信号线提供扫描控制信号;第η根第一扫描控制信号线连接到第η行像素电路的第一扫描 控制信号端,第η根第二扫描控制信号线连接到第η行像素电路的第二扫描控制信号端,第η 根第三扫描控制信号线连接到第η行像素电路的第三扫描控制信号端;其中,η为大于等于1 小于等于N的整数; 所述第一扫描控制信号线用于为相应行的像素电路提供第一扫描控制信号,所述第二 扫描控制信号线用于为相应行的像素电路提供第二扫描控制信号,所述第三扫描控制信号 线用于为相应行的像素电路提供第三扫描控制信号; 数据驱动电路,为M根数据信号线提供所需要的电压信号,其中第m根数据信号线连接 到第m列像素电路的数据信号端,其中,m为大于等于1小于等于M的整数;所述数据信号线用 于为相应列的像素电路在初始化阶段,阈值提取阶段和数据写入阶段分别为电路提供初始 化电压,参考电压和灰度有关的数据电压。 所述第一电源线、第二电源线、第三电源线,第四电源线和可能存在的第五电源线上恒 定的电源信号由外部恒压电路统一提供。
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