CN104900192A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于解决在OLED显示装置中由于采用绑定工艺导致成本增加且不利于窄边框的设计的问题。移位寄存器单元包括复位信号子单元和扫描信号子单元，复位信号子单元包括第一输入模块、第一输出模块以及第一控制模块。扫描信号子单元包括第二输入模块、第二输出模块以及第二控制模块。第一输入模块连接第一控制模块以及第一输出模块以及信号输入端；第一输出模块和第一控制模块均连接扫描信号子单元和复位信号端；第二输入模块还连接第二输出模块以及第二控制模块；第二输出模块和第二控制模块均连接信号输出端。用于显示器制造。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
随着显示技术的急速进步，作为显示装置核心的半导体元件技术也随之得到了飞跃性的进步。对于现有的显示装置而言，有机发光二极管(英文全称：Organic Light Emitting Diode，英文缩写OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。
采用OLED器件构成的OLED显示面板为电流驱动器件，通过控制流入每个像素单元中的OLED器件的电流，来控制像素单元的发光亮度。所述像素单元内设置有像素电路，该像素电路如图1所示，至少可以包括用于接收行扫描信号GATE的开关晶体管M1(英文全称：Thin Film Transistor，英文缩写：TFT)、用于驱动OLED器件发光的驱动晶体管M2，以及用于存储电荷的存储电容C’。具体的，当开关晶体管M1导通时，可以将数据信号DATA输出至驱动晶体管M2的栅极，并在电源电压VDD的作用下，使得驱动晶体管M2驱动OLED器件发光。
然而，OLED显示面板在显示的过程中，为了避免残留于驱动晶体管M2的栅极，以及存储电容C’两端的电压对本帧画面显示的影响，需要向上述像素电路输入复位信号RESET，以对驱动晶体管M2的栅极，以及存储电容两端C’的电压进行释放。现有技术中，需要通过绑定(Bonding)工艺，在OLED显示面板非显示区域绑定能够提供上述行扫描信号GATE的驱动电路的同时，还需要绑定能够提供复位信号RESET的驱动电路。并且还需要分别向上述两个驱动电路提供电压信号以及时钟信号。因此会使得驱动部分的电路结构复杂，成本增加且不利于窄边框的设计。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于解决在OLED显示装置中由于采用绑定工艺导致成本增加且不利于窄边框的设计的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括：复位信号子单元和扫描信号子单元；其中，所述复位信号子单元包括：第一输入模块、第一输出模块以及第一控制模块；所述第一输入模块连接信号输入端、第一时钟信号端、所述第一控制模块以及所述第一输出模块，用于在所述第一时钟信号端的控制下，将所述信号输入端的信号输出至所述第一输出模块和所述第一控制模块；所述第一输出模块还连接第二时钟信号端、第一电压端、复位信号端以及所述扫描信号子单元，用于在所述第一电压端和所述第一输入模块的控制下，将所述第二时钟信号端的信号输出至所述扫描信号子单元以及所述复位信号端；所述第一控制模块还连接所述第一电压端、所述第一时钟信号端、第二电压端、所述复位信号端以及所述扫描信号子单元，用于在所述第一电压端和所述第一时钟信号端以及所述第一输入模块的控制下，将所述第二电压端的电压信号输出至所述扫描信号子单元以及所述复位信号端；所述扫描信号子单元包括：第二输入模块、第二输出模块以及第二控制模块；所述第二输入模块连接所述第一输出模块、所述第一控制模块、所述复位信号端、所述第二时钟信号端、所述第二输出模块以及所述第二控制模块；用于在所述第二时钟信号端的控制下，将所述第一输出模块、所述第一控制模块或所述复位信号端的信号输出至所述第二输出模块和所述第二控制模块；所述第二输出模块还连接所述第一时钟信号端、所述第一电压端以及信号输出端，用于在所述第一电压端和所述第二输入模块的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；所述第二控制模块还连接所述第二电压端、所述第一电压端、所述第二时钟信号端以及所述信号输出端，用于在所述第一电压端、所述第二时钟信号端以及所述第二输入模块的控制下，将所述第二电压端的电压信号输出至所述信号输出端。
优选的，所述第一输入模块包括：第一晶体管，其栅极连接所述第一时钟信号端、第一极连接所述信号输入端，第二极与所述第一输出模块和所述第一控制模块相连接。
优选的，所述第一输出模块包括：第二晶体管、第三晶体管以及第一电容；所述第二晶体管的栅极连接所述第一电压端，第一极连接所述第一输入模块，第二极与所述第三晶体管的栅极相连接；所述第三晶体管的第一极连接所述第二时钟信号端，第二极连接所述扫描信号子单元以及复位信号端；所述第一电容的一端连接所述第三晶体管的栅极，另一端与所述第三晶体管的第二极相连接。
优选的，所述第一控制模块包括：第四晶体管、第五晶体管、第六晶体管以及第二电容；所述第四晶体管的栅极连接所述第一输入模块，第一极连接所述第一时钟信号端，第二极与所述第五晶体管的第二极相连接；所述第五晶体管的栅极连接所述第一时钟信号端，第一极与所述第一电压端相连接；所述第六晶体管的栅极连接所述第四晶体管的第二极，第一极连接所述第二电压端，第二极与所述扫描信号子单元以及所述复位信号端相连接；所述第二电容的一端连接所述第六晶体管的栅极，另一端与所述第六晶体管的第一极相连接。
优选的，所述第二输入模块包括：第七晶体管，其栅极连接所述第二时钟信号端，第一极连接所述第一输出模块、所述第一控制模块以及所述复位信号端。
优选的，所述第二输出模块包括：第八晶体管、第九晶体管以及第三电容；所述第八晶体管的栅极连接所述第一电压端，第一极连接所述第二输入模块，第二极与所述第九晶体管的栅极相连接；所述第九晶体管的第一极连接所述第一时钟信号端，第二极与所述信号输出端相连接；所述第三电容的一端连接所述第九晶体管的栅极，另一端与所述第九晶体管的第二极相连接。
优选的，所述第二控制模块包括：第十晶体管、第十一晶体管、第十二晶体管以及第四电容；所述第十晶体管的栅极连接所述第二输入模块，第一极连接所述第二时钟信号端，第二极与所述第十一晶体管的第二极相连接；所述第十一晶体管的栅极连接所述第二时钟信号端，第一极与所述第一电压端相连接；所述第十二晶体管的栅极连接所述第十晶体管的第二极，第一极与所述第二电压端相连接，第二极与所述信号输出端相连接；所述第四电容的一端连接所述第十二晶体管的栅极，另一端与所述第十二晶体管的第一极相连接。
本发明实施例的另一方面，提供一种栅极驱动电路，包括至少两级如上所述的任意一种移位寄存器单元；第一极移位寄存器单元的信号输入端与起始信号端相连接；除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。
本发明实施例的另一方面，提供一种显示装置包括如上所述的栅极驱动电路。
本发明实施例的又一方面，提供一种移位寄存器单元的驱动方法，包括：第一阶段，第一输入模块将信号输入端的信号输出至第一输出模块和第一控制模块；所述第一输出模块将所述信号输入端的信号进行存储，并将第二时钟信号端的信号输出至第二输入模块和复位信号端；所述第一控制模块将第一时钟信号端的信号进行存储，并将第二电压端的电压信号输出至所述第二输入模块和所述复位信号端；所述第二输入模块关闭，无信号输入至第二输出模块和第二控制模块，信号输出端无信号输出；第二阶段，第一输入模块关闭，所述第一输出模块在所述第一阶段存储的信号控制下，将所述第二时钟信号端的信号输出至所述第二输入模块和所述复位信号端；所述第一控制单元向所述第二输入模块和所述复位信号端无信号输出；所述第二输入模块将接收到的第二时钟信号端的信号输出至所述第二输出模块和所述第二控制模块；所述第二输出模块将所述第二时钟信号端的信号进行存储，并在所述第二时钟信号端的控制下，将所述第一时钟信号端的信号输出至信号输出端；所述第二控制模块在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号进行存储，并将所述第二电压端的电压信号输出至所述信号输出端；第三阶段，所述第一输入模块将所述信号输入端的信号输出至所述第一输出模块和第一控制模块；所述第一输出模块将所述信号输入端的信号进行存储；所述第一控制模块将所述第一电压端的电压信号进行存储，并在所述第一电压端的控制下，将所述第二电压端的电压信号输出至所述第二输入模块和所述复位信号端；所述第二输入模块关闭，所述第二输出模块在所述第二阶段存储的信号的控制下，将所述第一时钟信号端的信号输出至信号输出端；所述第二控制模块向所述信号输出端无信号输出；
第四阶段，所述第一输入模块关闭，所述第一输出模块在所述第三阶段存储的信号的控制下，向所述第二输入模块无信号输出；所述第一控制模块在所述第一时钟信号端的控制下，将所述第一电压端的电压信号进行存储，并在所述第一电压端的控制下，将所述第二电压端的电压信号输出至第二输入模块和所述复位信号端；所述第二输入模块将接收到的所述第二电压端的电压信号输出至所述第二输出模块和所述第二控制模块；所述第二输出模块在所述第二电压端的控制下，向所述信号输出端无信号输出；所述第二控制模块在所述第二电压端和所述第一电压端的控制下，将所述第二电压端的信号输出至所述信号输出端。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。所述移位寄存器单元包括复位信号子单元和扫描信号子单元。其中，复位信号子单元包括：第一输入模块、第一输出模块以及第一控制模块；第一输入模块连接信号输入端、第一时钟信号端、第一控制模块以及第一输出模块，用于在第一时钟信号端的控制下，将信号输入端的信号输出至第一输出模块和第一控制模块；第一输出模块还连接第二时钟信号端、第一电压端、复位信号端以及扫描信号子单元，用于在第一电压端和第一输入模块的控制下，将第二时钟信号端的信号输出至扫描信号子单元以及复位信号端；第一控制模块还连接第一电压端、第一时钟信号端、第二电压端、复位信号端以及扫描信号子单元，用于在第一电压端和第一时钟信号端以及第一输入模块的控制下，将第二电压端的电压信号输出至扫描信号子单元以及复位信号端；扫描信号子单元包括：第二输入模块、第二输出模块以及第二控制模块；第二输入模块连接第一输出模块、第一控制模块、复位信号端、第二时钟信号端、第二输出模块以及第二控制模块；用于在第二时钟信号端的控制下，将第一输出模块、第一控制模块或复位信号端的信号输出至第二输出模块和第二控制模块；第二输出模块还连接第一时钟信号端、第一电压端以及信号输出端，用于在第一电压端和第二输入模块的控制下，将第一时钟信号端的信号输出至信号输出端；第二控制模块还连接第二电压端、第一电压端、第二时钟信号端以及信号输出端，用于在第一电压端、第二时钟信号端以及第二输入模块的控制下，将第二电压端的电压信号输出至信号输出端。
这样一来，一方面，复位信号子单元可以根据信号输入端输入的信号，向复位信号端输出复位信号，以对与该移位寄存器单元相连接的像素单元中的驱动晶体管的栅极和存储电容的两端进行复位，避免残留于驱动晶体管的栅极，以及存储电容C’两端的电压对本帧画面显示的影响，另一方面，由于复位信号子单元的输出端与扫描信号子单元相连接，因此上述复位信号还可以作为扫描信号子单元的输入信号，使得扫描信号子单元根据该输入信号，向信号输出端输出行扫描信号，以对与该移位寄存器单元相连接的像素单元进行扫描。综上所述，上述移位寄存器单元不仅可以向与其相连的像素电路提供行扫描信号，还可以提供复位信号，并且该移位寄存器单元只需要通过两个时钟信号端就可以同时向复位信号子单元和扫描信号子单元提供时钟信号，因此电路结构简单，利于降低成本和窄边框的设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种像素电路的结构示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的一种用于控制图2所述的移位寄存器单元的信号时序图；
图4为图2所示的移位寄存器单元的详细结构示意图；
图5为在图3中第一阶段P1，图4所示的移位寄存器单元的等效电路图；
图6为在图3中第二阶段P2，图4所示的移位寄存器单元的等效电路图；
图7为在图3中第三阶段P3，图4所示的移位寄存器单元的等效电路图；
图8为在图3中第四阶段P4，图4所示的移位寄存器单元的等效电路图；
图9为由图2所示的移位寄存器单元级联而成的栅极驱动电路的结构示意图。
附图说明：
10-复位信号子单元；101-第一输入模块；102-第一输出模块；103-第一控制模块；20-扫描信号子单元；201-第二输入模块；202-第二输出模块；203-第二控制模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图2所示，可以包括：复位信号子单元10和扫描信号子单元20。
其中，复位信号子单元10可以包括：第一输入模块101、第一输出模块102以及第一控制模块103。
第一输入模块101连接信号输入端INPUT、第一时钟信号端CK、第一控制模块103以及第一输出模块102，用于在第一时钟信号端CK的控制下，将信号输入端INPUT的信号输出至第一输出模块102和第一控制模块103。
第一输出模块102还连接第二时钟信号端CKB、第一电压端VGL、复位信号端RESET以及扫描信号子单元20，用于在第一电压端VGL和第一输入模块101的控制下，将第二时钟信号端CKB的信号输出至扫描信号子单元20以及所述复位信号端RESET。
第一控制模块103还连接第一电压端VGL、第一时钟信号端CK、第二电压端VGH、复位信号端RESET以及扫描信号子单元20，用于在第一电压端VGL和第一时钟信号端CK以及第一输入模块101的控制下，将第二电压端VGH的电压信号输出至扫描信号子单元20以及复位信号端RESET。
扫描信号子单元20可以包括：第二输入模块201、第二输出模块202以及第二控制模块203。
第二输入模块201连接第一输出模块102、第一控制模块103、复位信号端RESET、第二时钟信号端CKB、第二输出模块202以及第二控制模块203；用于在第二时钟信号端CKB的控制下，将第一输出模块102、第一控制模块103或复位信号端RESET的信号输出至第二输出模块202和第二控制模块203。
第二输出模块202还连接第一时钟信号端CK、第一电压端VGL以及信号输出端OUTPUT，用于在第一电压端VGL和第二输入模块201的控制下，将第一时钟信号端CK的信号输出至信号输出端OUTPUT。
第二控制模块202还连接第二电压端VGH、第一电压端VGL、第二时钟信号端CKB以及信号输出端OUTPUT，用于在第一电压端VGL、第二时钟信号端CKB以及第二输入模块201的控制下，将第二电压端VGH的电压信号输出至信号输出端OUTPUT。
需要说明的是，第一、本发明实施例是以第一电压端VGL输入低电平或接地，第二电压端VGH输入高电平为例进行的说明。
第二、第一时钟信号端CK输入的信号与第二时钟信号端CKB输入的信号如图3所示，宽度相等，方向相反。
本发明实施例提供的移位寄存器单元，包括复位信号子单元和扫描信号子单元。其中，复位信号子单元包括：第一输入模块、第一输出模块以及第一控制模块；第一输入模块连接信号输入端、第一时钟信号端、第一控制模块以及第一输出模块，用于在第一时钟信号端的控制下，将信号输入端的信号输出至第一输出模块和第一控制模块；第一输出模块还连接第二时钟信号端、第一电压端、复位信号端以及扫描信号子单元，用于在第一电压端和第一输入模块的控制下，将第二时钟信号端的信号输出至扫描信号子单元以及复位信号端；第一控制模块还连接第一电压端、第一时钟信号端、第二电压端、复位信号端以及扫描信号子单元，用于在第一电压端和第一时钟信号端以及第一输入模块的控制下，将第二电压端的电压信号输出至扫描信号子单元以及复位信号端；扫描信号子单元包括：第二输入模块、第二输出模块以及第二控制模块；第二输入模块连接第一输出模块、第一控制模块、复位信号端、第二时钟信号端、第二输出模块以及第二控制模块；用于在第二时钟信号端的控制下，将第一输出模块、第一控制模块或复位信号端的信号输出至第二输出模块和第二控制模块；第二输出模块还连接第一时钟信号端、第一电压端以及信号输出端，用于在第一电压端和第二输入模块的控制下，将第一时钟信号端的信号输出至信号输出端；第二控制模块还连接第二电压端、第一电压端、第二时钟信号端以及信号输出端，用于在第一电压端、第二时钟信号端以及第二输入模块的控制下，将第二电压端的电压信号输出至信号输出端。
这样一来，一方面，复位信号子单元可以根据信号输入端输入的信号，向复位信号端输出复位信号，以对与该移位寄存器单元相连接的像素单元中的驱动晶体管的栅极和存储电容的两端进行复位，避免残留于驱动晶体管的栅极，以及存储电容C’两端的电压对本帧画面显示的影响，另一方面，由于复位信号子单元的输出端与扫描信号子单元相连接，因此上述复位信号还可以作为扫描信号子单元的输入信号，使得扫描信号子单元根据该输入信号，向信号输出端输出行扫描信号，以对与该移位寄存器单元相连接的像素单元进行扫描。综上所述，上述移位寄存器单元不仅可以向与其相连的像素电路提供行扫描信号，还可以提供复位信号，并且该移位寄存器单元只需要通过两个时钟信号端就可以同时向复位信号子单元和扫描信号子单元提供时钟信号，因此电路结构简单，利于降低成本和窄边框的设计。
以下对移位寄存器单元的结构进行详细的举例说明。
具体的，第一输入模块101，如图4所示，可以包括：
第一晶体管T1，其栅极连接第一时钟信号端CK、第一极连接信号输入端INPUT，第二极与第一输出模块102和第一控制模块103相连接。
第一输出模块102可以包括：第二晶体管T2、第三晶体管T3以及第一电容C1。
第二晶体管T2的栅极连接第一电压端VGL，第一极连接第一输入模块101，第二极与第三晶体管T3的栅极相连接。当第一输入模块101的结构如上所述时，第二晶体管T2的第一极连接第一晶体管T1的第二极。
第三晶体管T3的第一极连接第二时钟信号端CKB，第二极连接扫描信号子单元20以及复位信号端RESET。
第一电容C1的一端连接第三晶体管T3的栅极，另一端与第三晶体管T3的第二极相连接。
第一控制模块103可以包括：第四晶体管T4、第五晶体管T5、第六晶体管T6以及第二电容C2。
第四晶体管T4的栅极连接第一输入模块101，第一极连接第一时钟信号端CK，第二极与第五晶体管T5的第二极相连接。当第一输入模块101的结构如上所述时，第四晶体管T4的栅极与第一晶体管T1的第二极相连接。
第五晶体管T5的栅极连接第一时钟信号端CK，第一极与第一电压端VGL相连接。
第六晶体管T6的栅极连接第四晶体管T4的第二极，第一极连接第二电压端VGH，第二极与扫描信号子单元20和复位信号端RESET相连接。
第二电容C2的一端连接第六晶体管T6的栅极，另一端与第六晶体管T6的第一极相连接。
第二输入模块201可以包括：
第七晶体管T7，其栅极连接第二时钟信号端CKB，第一极连接第一输出模块102、复位信号端RESET以及第一控制模块103。当所述第一输出模块102和第一控制模块103的结构如上所述时，第七晶体管T7的栅极连接第六晶体管T6的第二极和第三晶体管T3的第二极。
第二输出模块202可以包括：第八晶体管T8、第九晶体管T9以及第三电容C3。
其中，第八晶体管T8的栅极连接第一电压端VGL，第一极连接第二输入模块201，第二极与第九晶体管T9的栅极相连接。当第二输入模块201的结构如上所述时，该第八晶体管T8的第一极与第七晶体管T7的第二极相连接。
第九晶体管T9的第一极连接第一时钟信号端CK，第二极与信号输出端OUTPUT相连接。
第三电容C3的一端连接第九晶体管T9的栅极，另一端与第九晶体管T9的第二极相连接。
第二控制模块203可以包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12以及第四电容C4。
其中，第十晶体管T10的栅极连接第二输入模块201，第一极连接第二时钟信号端CKB，第二极与第十一晶体管T11的第二极相连接。当第二输入模块201的结构如上所述时，第十晶体管T10的栅极与第七晶体管T7的第二极相连接。
第十一晶体管T11的栅极连接第二时钟信号端CKB，第一极与第一电压端VGL相连接。
第十二晶体管T12的栅极连接第十晶体管T10的第二极，第一极与第二电压端VGH相连接，第二极与信号输出端OUTPUT相连接。
第四电容C4的一端连接第十二晶体管T12的栅极，另一端与第十二晶体管T12的第一极相连接。
在此基础上，根据图3所示的信号时序图，对上述移位寄存器单元的工作原理进行详细的描述。
第一阶段P1，INPUT＝0；CK＝0；CKB＝1；RESET＝1；OUTPUT＝1。需要说明的是，以下实施例中，“0”表示低电平；“1”表示高电平。此外，导通的电路采用实线表示，未导通的电路采用虚线表示。
在此情况下，等效电路图如图5所示，复位信号子单元10中的所有晶体管：第一晶体管T1、第二晶体管T2，第三晶体管T3、第五晶体管T5以及第六晶体管T6均处于导通状态，从而可以通过第三晶体管T3和第六晶体管T6分别将第二时钟信号端CKB输出的高电平、第二电压端VGH输出的高电平输出至复位信号端RESET和第七晶体管T7的第一极。并且，信号输入端INPUT输入的低电平通过第一晶体管T1和第二晶体管T2存储至第一电容C1；第一时钟信号端CK输入的低电平通过第四晶体管T4存储至第二电容C2。
此外，由于第七晶体管T7处于截止状态，因此扫描信号子单元20的输入端无信号输入，从而使得信号输出端OUTPUT无信号输出。因此，在该阶段移位寄存器单元不会向与该移位寄存器单元相连接的像素单元输出行扫描信号GATE。
第二阶段P2，INPUT＝1；CK＝1；CKB＝0；RESET＝0；OUTPUT＝1。
在此情况下，等效电路图如图6所示，第一晶体管T1截止。第一电容C1将第一阶段P1存储的低电平通过节点A和第二晶体管T2输出至第四晶体管T4的栅极，从而将第四晶体管T4导通。此时，第一时钟信号端CK输出的高电平输出至第五晶体管T5和第六晶体管T6的栅极，第五晶体管T5和第六晶体管T6截止。此外，第一电容C1存储的低电平通过节点A输出至第三晶体管T3的栅极，使得第三晶体管T3处于导通状态，从而将第二时钟信号端CKB的低电平输出至复位信号端RESET以及第七晶体管T7的第一极。
由于复位信号端RESET为低电平，从而可以对与该移位寄存器相连的像素单元中的像素电路输入复位信号，以对该像素电路中的驱动晶体管M2的栅极，以及存储电容两端C’的电压进行释放，从而可以避免残留于驱动晶体管M2的栅极，以及存储电容C’两端的电压对本帧画面显示的影响。
与此同时，由于第二时钟信号端CKB输入低电平，从而将第七晶体管T7导通，在此情况下，复位信号子单元10通过复位信号端RESET输出的低电平能够输出至扫描信号子单元20，并使得扫描信号子单元20中的所有晶体管(T7、T8、T9、T10、T11以及T12)均处于导通状态。此时，由第七晶体管T7的第一极输入的低电平通过第八晶体管T8存储至第三电容C3中。并且第一时钟信号端CK输入的高电平通过第九晶体管输出至信号输出端OUTPUT。
此外，第二时钟信号端CKB输入的低电平通过第十晶体管T10，第一电压端VGL输入的低电平通过第十一晶体管T11存储至第四电容。并且第二电压端VGH输入的高电平通过第十二晶体管T12输出至信号输出端OUTPUT。
综上所述，由于该阶段复位信号端RESET输出低电平，因此该移位寄存器用于向与其相连接的像素单元输入复位信号。信号输出端OUTPUT输出高电平，因此在该阶段移位寄存器单元不会向与该移位寄存器单元相连接的像素单元输出行扫描信号GATE。
第三阶段P3，INPUT＝1；CK＝0；CKB＝1；RESET＝1；OUTPUT＝0。
在此情况下，等效电路图如图7所示，第一晶体管T1和第二晶体管T2处于导通状态，使得信号输入端INPUT输入的高电平存储至第一电容C1中，并输出至第三晶体管T3的栅极，使得第三晶体管T3处于截止状态。并且，信号输入端INPUT输入的高电平使得第四晶体管T4处于截止状态。第五晶体管T5导通，将第一电压端VGL输入的低电平存储至第二电容C2，并将第六晶体管T6导通，使得第二电压端VGH输入的高电平输出至复位信号端RESET以及第七晶体管T7的第一极。
在此情况下，由于第七晶体管T7处于截止状态，第七晶体管T7第一极的高电平不能够输入至扫描信号子单元20中。此时，第八晶体管T8导通，第三电容C3将第二阶段P2存储的低电平通过节点E和第八晶体管T8输出至第十晶体管T10的栅极，使得第十晶体管T10处于导通状态，从而将第二时钟信号端CKB输入的高电平通过所述第十晶体管T10输出至第十二晶体管T12的栅极，使得第十二晶体管T12截止。与此同时，第三电容C3将第二阶段P2存储的低电平通过节点E输出第九晶体管T9的栅极，使得第一时钟信号端CK输入的低电平通过所述第九晶体管T9输出至信号输出端OUTPUT。此外，第十一晶体管T11处于截止状态。
综上所述，由于该阶段信号输出端OUTPUT输出低电平，因此能够向与该移位寄存器单元相连接的像素单元输出行扫描信号GATE。
第四阶段P4，INPUT＝1；CK＝1；CKB＝0；RESET＝1；OUTPUT＝1。
在此情况下，等效电路图如图8所示，第一晶体管T1处于截止状态，第二晶体管T2导通，第一电容C1将在第三阶段P3存储的高电平通过节点A输出至第三晶体管T3，使得第三晶体管T3处于截止状态。与此同时，第一电容C1将在第三阶段P3存储的高电平通过节点A和第二晶体管T2输出至第四晶体管T4的栅极，使得第四晶体管T4处于截止状态。由于第一时钟信号端CK输出高电平，因此第五晶体管T5处于截止状态。此外，第二电容C2将在第三阶段P3存储的低电平输出至第六晶体管T6的栅极，使得第六晶体管T6导通，从而将第二电压端VGH输入的高电平输出至复位信号端RESET以及第七晶体管T7的第一极。
此外，第七晶体管T7、第八晶体管T8处于导通状态，从而将上述高电平通过第七晶体管T7和第八晶体管T8输出至第九晶体管T9的栅极，该第九晶体管T9截止。与此同时，输入至第七晶体管T7第一极的高电平还输出至第十晶体管T10的栅极，使得第十晶体管T10处于截止状态。由于第二时钟信号端CKB输入低电平，第十一晶体管T11导通，将第一电压端VGL输入的低电平通过节点D存储至第四电容C4，并将该低电平输出至第十二晶体管T12的栅极，所述第十二晶体管T12导通，将第二电压端VGH输入的高电平通过该第十二晶体管T12输出至信号输出端OUTPUT。
综上所述，在该阶段，移位寄存器单元的复位信号端RESET和信号输出端OUTPUT均输出高电平。从而该移位寄存器单元向与其相连的像素单元既不会输出复位信号，又不会输出行扫描信号。
此后，在下一帧画面显示之前，该移位寄存器单元的复位信号端RESET和信号输出端OUTPUT均输出高电平。
需要说明的是，本发明上述实施例中是以移位寄存器单元，以及与该移位寄存器单元相连接的像素单元中的所有晶体管均为P型晶体管为例进行的说明。当然本发明实施例提供的所有晶体管可以均为N型。在此情况下，需要将图2、4中与第一电压端VGL相连接的模块或晶体管与第二电压端VGH相连接，并且将与第二电压端VGH相连接的模块或晶体管与第一电压端VGL相连接。此外，还需要将图4中的控制信号进行翻转。当上述所有晶体管为N型时，该移位寄存器单元的工作过程与所有晶体管为P型时，移位寄存器单元的工作过程原理相同，此处不再赘述。
在此基础上，上述至少两级移位寄存器单元可以构成栅极驱动电路(以下简称GOA电路)。具体的，如图9所示，
其中，第一极移位寄存器单元RS1的信号输入端INPUT与起始信号端STV相连接。当启示信号端STV输入启示信号时，代表一帧画面开始显示，栅极驱动电路对每一行栅线进行逐行扫描。
除第一级移位寄存器单元RS1外，其余每个移位寄存器单元(RS2、RS3……RSn)的信号输入端INPUT与其相邻的上一级移位寄存器单元的信号输出端OUTPUT相连接。
这样一来，每一级移位寄存器单元可以向位于同一行的像素单元提供行扫描信号GATE和复位信号RESET。例如第一极移位寄存器单元RS1可以向位于第一行的像素单元提供行扫描信号GATE1和复位信号RESET1，从而可以逐行驱动像素单元进行发光。
需要说明的是，上述栅极驱动电路中的移位寄存器单元与前述实施例提供的移位寄存器单元的结构和有益效果相同，由于前述实施例对移位寄存器单元的结构和有益效果进行了详细的描述，此处不再赘述。
本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于前述实施例已经对该栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体可以包括有机发光二极管显示装置，例如该显示装置可以为电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本发明实施例提供一种移位寄存器单元的驱动方法，可以包括：
在如图3所示的第一阶段P1，如图2所示的第一输入模块101将信号输入端INPUT的信号输出至第一输出模块102和第一控制模块103。第一输出模块102将信号输入端INPUT的信号进行存储，并将第二时钟信号端CKB的信号输出至第二输入模块201和复位信号端RESET。第一控制模块103将第一时钟信号端CK的信号进行存储，并将第二电压端VGH的电压信号输出至第二输入模块和复位信号端RESET。
第二输入模块201关闭，无信号输入至第二输出模块202和第二控制模块203，信号输出端OUTPUT无信号输出。
第二阶段P2，第一输入模块101关闭，第一输出模块102在第一阶段P1存储的信号控制下，将第二时钟信号端CKB的信号输出至第二输入模块201和复位信号端RESET；所述第一控制单元103向第二输入模块201和复位信号端RESET无信号输出。
在该阶段，当与该移位寄存器单元相连接的像素电路中的晶体管均为P型晶体管时，由于第二时钟信号端CKB输出低电平，从而使得该移位寄存器单元通过复位信号端RESET向与该移位寄存器单元相连接的像素电路输入低电平，以对该像素电路进行复位操作。当与该移位寄存器单元相连接的像素电路中的晶体管均为N型晶体管时，可以将如图3所示的控制信号的方向进行反转，其移位寄存器单元的工作原理同上所述。
第二输入模块201将接收到的第二时钟信号端CKB的信号输出至第二输出模块202和第二控制模块203。第二输出模块202将第二时钟信号端CKB的信号进行存储，并在第二时钟信号端CKB的控制下，将第一时钟信号端CK的信号输出至信号输出端OUTPUT。第二控制模块203在第二时钟信号端CKB的控制下，将第二时钟信号端CKB的信号进行存储，并将第二电压端VGH的电压信号输出至信号输出端OUTPUT。
综上所述，该阶段移位寄存器单元可以向与其相连的像素电路输出复位信号。
第三阶段P3，第一输入模块101将信号输入端INPUT的信号输出至第一输出模块102和第一控制模块103。第一输出模块102将信号输入端INPUT的信号进行存储。第一控制模块103将第一电压端VGL的电压信号进行存储，并在第一电压端VGL的控制下，将第二电压端VGH的电压信号输出至第二输入模块201和复位信号端RESET。
第二输入模块201关闭，第二输出模块202在第二阶段P2存储的信号的控制下，将第一时钟信号端CK的信号输出至信号输出端OUTPUT。所述第二控制模块203向信号输出端OUTPUT无信号输出。
如图3所示，在该阶段第一时钟信号端CK输出低电平，信号输出端OUTPUT输出低电平，从而使得该移位寄存器单元能够像与其相连接的像素电路输出行扫描信号GATE。
第四阶段P4，第一输入模块101关闭，第一输出模块102在第三阶段P3存储的信号的控制下，向第二输入模块201无信号输出。第一控制模块203在第一时钟信号端CK的控制下，将第一电压端VGL的电压信号进行存储，并在第一电压端VGL的控制下，将第二电压端VGH的电压信号输出至第二输入模块201和复位信号端RESET。由于第二电压端VGH输出高电平，因此该阶段移位寄存器单元的复位信号端RESET输出高电平。
第二输入模块201将接收到的第二电压端VGH的电压信号输出至第二输出模块202和第二控制模块203。第二输出模块202在第二电压端VGH的控制下，向信号输出端OUTPUT无信号输出。第二控制模块203在第二电压端VGH和第一电压端VGL的控制下，将第二电压端VGH的信号输出至信号输出端OUTPUT。由于第二电压端VGH输出高电平，因此该阶段移位寄存器单元的信号输出端OUTPUT输出高电平。
此后，在下一帧画面显示之前，该移位寄存器单元的复位信号端RESET和信号输出端OUTPUT均输出高电平。
本发明实施例提供的移位寄存器单元的驱动方法，一方面，能够根据信号输入端输入的信号，向移位寄存器单元的复位信号端输出复位信号，以对与该移位寄存器单元相连接的像素单元中的驱动晶体管的栅极和存储电容的两端进行复位，避免残留于驱动晶体管的栅极，以及存储电容C’两端的电压对本帧画面显示的影响，另一方面，由于上述复位信号端与第二输入模块相连接，因此上述复位信号还可以作为第二输入模块的输入信号，使得该移位寄存器单元能够根据该输入信号，向信号输出端输出行扫描信号，以对与该移位寄存器单元相连接的像素单元进行扫描。综上所述，上述移位寄存器单元不仅可以向与其相连的像素电路提供行扫描信号，还可以提供复位信号，并且该移位寄存器单元只需要通过两个时钟信号端就可以同时向复位信号子单元和扫描信号子单元提供时钟信号，因此电路结构简单，利于降低成本和窄边框的设计。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：复位信号子单元和扫描信号子单元；
其中，所述复位信号子单元包括：第一输入模块、第一输出模块以及第一控制模块；
所述第一输入模块连接信号输入端、第一时钟信号端、所述第一控制模块以及所述第一输出模块，用于在所述第一时钟信号端的控制下，将所述信号输入端的信号输出至所述第一输出模块和所述第一控制模块；
所述第一输出模块还连接第二时钟信号端、第一电压端、复位信号端以及所述扫描信号子单元，用于在所述第一电压端和所述第一输入模块的控制下，将所述第二时钟信号端的信号输出至所述扫描信号子单元以及所述复位信号端；
所述第一控制模块还连接所述第一电压端、所述第一时钟信号端、第二电压端、所述复位信号端以及所述扫描信号子单元，用于在所述第一电压端和所述第一时钟信号端以及所述第一输入模块的控制下，将所述第二电压端的电压信号输出至所述扫描信号子单元以及所述复位信号端；
所述扫描信号子单元包括：第二输入模块、第二输出模块以及第二控制模块；
所述第二输入模块连接所述第一输出模块、所述第一控制模块、所述复位信号端、所述第二时钟信号端、所述第二输出模块以及所述第二控制模块；用于在所述第二时钟信号端的控制下，将所述第一输出模块、所述第一控制模块或所述复位信号端的信号输出至所述第二输出模块和所述第二控制模块；
所述第二输出模块还连接所述第一时钟信号端、所述第一电压端以及信号输出端，用于在所述第一电压端和所述第二输入模块的控制下，将所述第一时钟信号端的信号输出至所述信号输出端；
所述第二控制模块还连接所述第二电压端、所述第一电压端、所述第二时钟信号端以及所述信号输出端，用于在所述第一电压端、所述第二时钟信号端以及所述第二输入模块的控制下，将所述第二电压端的电压信号输出至所述信号输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括：
第一晶体管，其栅极连接所述第一时钟信号端、第一极连接所述信号输入端，第二极与所述第一输出模块和所述第一控制模块相连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块包括：第二晶体管、第三晶体管以及第一电容；
所述第二晶体管的栅极连接所述第一电压端，第一极连接所述第一输入模块，第二极与所述第三晶体管的栅极相连接；
所述第三晶体管的第一极连接所述第二时钟信号端，第二极连接所述扫描信号子单元以及复位信号端；
所述第一电容的一端连接所述第三晶体管的栅极，另一端与所述第三晶体管的第二极相连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括：第四晶体管、第五晶体管、第六晶体管以及第二电容；
所述第四晶体管的栅极连接所述第一输入模块，第一极连接所述第一时钟信号端，第二极与所述第五晶体管的第二极相连接；
所述第五晶体管的栅极连接所述第一时钟信号端，第一极与所述第一电压端相连接；
所述第六晶体管的栅极连接所述第四晶体管的第二极，第一极连接所述第二电压端，第二极与所述扫描信号子单元以及所述复位信号端相连接；
所述第二电容的一端连接所述第六晶体管的栅极，另一端与所述第六晶体管的第一极相连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入模块包括：
第七晶体管，其栅极连接所述第二时钟信号端，第一极连接所述第一输出模块、所述第一控制模块以及所述复位信号端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第八晶体管、第九晶体管以及第三电容；
所述第八晶体管的栅极连接所述第一电压端，第一极连接所述第二输入模块，第二极与所述第九晶体管的栅极相连接；
所述第九晶体管的第一极连接所述第一时钟信号端，第二极与所述信号输出端相连接；
所述第三电容的一端连接所述第九晶体管的栅极，另一端与所述第九晶体管的第二极相连接。
7.根据权利要求1-6任一项所述的移位寄存器单元，其特征在于，所述第二控制模块包括：第十晶体管、第十一晶体管、第十二晶体管以及第四电容；
所述第十晶体管的栅极连接所述第二输入模块，第一极连接所述第二时钟信号端，第二极与所述第十一晶体管的第二极相连接；
所述第十一晶体管的栅极连接所述第二时钟信号端，第一极与所述第一电压端相连接；
所述第十二晶体管的栅极连接所述第十晶体管的第二极，第一极与所述第二电压端相连接，第二极与所述信号输出端相连接；
所述第四电容的一端连接所述第十二晶体管的栅极，另一端与所述第十二晶体管的第一极相连接。
8.一种栅极驱动电路，其特征在于，包括至少两级如权利要求1-7任一项所述的移位寄存器单元；
第一极移位寄存器单元的信号输入端与起始信号端相连接；
除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段，第一输入模块将信号输入端的信号输出至第一输出模块和第一控制模块；所述第一输出模块将所述信号输入端的信号进行存储，并将第二时钟信号端的信号输出至第二输入模块和复位信号端；所述第一控制模块将第一时钟信号端的信号进行存储，并将第二电压端的电压信号输出至所述第二输入模块和所述复位信号端；
所述第二输入模块关闭，无信号输入至第二输出模块和第二控制模块，信号输出端无信号输出；
第二阶段，第一输入模块关闭，所述第一输出模块在所述第一阶段存储的信号控制下，将所述第二时钟信号端的信号输出至所述第二输入模块和所述复位信号端；所述第一控制单元向所述第二输入模块和所述复位信号端无信号输出；
所述第二输入模块将接收到的第二时钟信号端的信号输出至所述第二输出模块和所述第二控制模块；所述第二输出模块将所述第二时钟信号端的信号进行存储，并在所述第二时钟信号端的控制下，将所述第一时钟信号端的信号输出至信号输出端；所述第二控制模块在所述第二时钟信号端的控制下，将所述第二时钟信号端的信号进行存储，并将所述第二电压端的电压信号输出至所述信号输出端；
第三阶段，所述第一输入模块将所述信号输入端的信号输出至所述第一输出模块和第一控制模块；所述第一输出模块将所述信号输入端的信号进行存储；所述第一控制模块将所述第一电压端的电压信号进行存储，并在所述第一电压端的控制下，将所述第二电压端的电压信号输出至所述第二输入模块和所述复位信号端；
所述第二输入模块关闭，所述第二输出模块在所述第二阶段存储的信号的控制下，将所述第一时钟信号端的信号输出至信号输出端；所述第二控制模块向所述信号输出端无信号输出；
第四阶段，所述第一输入模块关闭，所述第一输出模块在所述第三阶段存储的信号的控制下，向所述第二输入模块无信号输出；所述第一控制模块在所述第一时钟信号端的控制下，将所述第一电压端的电压信号进行存储，并在所述第一电压端的控制下，将所述第二电压端的电压信号输出至第二输入模块和所述复位信号端；
所述第二输入模块将接收到的所述第二电压端的电压信号输出至所述第二输出模块和所述第二控制模块；所述第二输出模块在所述第二电压端的控制下，向所述信号输出端无信号输出；所述第二控制模块在所述第二电压端和所述第一电压端的控制下，将所述第二电压端的信号输出至所述信号输出端。
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