CN109616056A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开的实施例提出了移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括：输入模块，被配置为将来自输入端的输入信号传输至第一节点；第一节点控制模块，被配置为将来自第一电压信号端的第一电压信号传输至第一节点；第二节点控制模块，被配置为将来自第一时钟信号端的第一时钟信号传输至第二节点；第三节点控制模块，被配置为将来自第二电压信号端的第二电压信号传输至第三节点；以及输出模块，被配置为将来自第一电压信号端的第一电压信号或来自第二电压信号端的第二电压信号之一传输至输出端。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，且更具体地涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
随着OLED(有机发光二极管)已广泛应用于显示领域，它具备主动发光、轻薄便携、视角大、色域广等特点。控制OLED发光亮度的方式通常为变更数据电压的方式。然而，这种方式对集成电路(IC)的输出有很高的要求，通常要求IC的数据电压范围在1.5v以内。此外，在低亮度显示模式下，IC的数据电压范围会进一步降低，灰阶与灰阶间的电压精度被要求的特别高，因此对IC制程提出了很高的要求。
发明内容
根据本公开一些实施例，提供了移位寄存器及其驱动方法、栅极驱动电路和显示装置。
根据一个方面，本公开的实施例提供了一种移位寄存器。该移位寄存器包括：输入模块，与第一时钟信号端、输入端和第一节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述输入端的输入信号传输至所述第一节点；第一节点控制模块，与所述第一节点、第二时钟信号端、第一电压信号端和第二节点耦接，且被配置为能够在所述第二节点和来自所述第二时钟信号端的第二时钟信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述第一节点；第二节点控制模块，与所述第一时钟信号端、所述第一节点和所述第二节点耦接，且被配置为能够在所述第一节点的控制下将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点；第三节点控制模块，与所述第二节点、所述第一时钟信号端、所述第二时钟信号端、第二电压信号端和第三节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号、来自所述第二时钟信号端的第二时钟信号、以及所述第二节点的控制下将来自所述第二电压信号端的第二电压信号传输至所述第三节点；以及输出模块，与所述第一节点、所述第三节点、所述第一电压信号端、所述第二电压信号端和输出端耦接，且被配置为能够在所述第一节点和所述第三节点的控制下将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号之一传输至所述输出端。
在一些实施例中，所述输入模块包括：第一晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述输入端耦接，以及第二端与所述第一节点耦接。在一些实施例中，所述第一节点控制模块包括：第二晶体管，其控制端与所述第二节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第三晶体管的第一端耦接；所述第三晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二晶体管的第二端耦接，以及第二端与所述第一节点耦接；以及第一电容，其第一端与所述第一节点耦接，以及第二端与所述第二时钟信号端耦接。在一些实施例中，所述第一节点控制模块包括：第二晶体管，其控制端与所述第二节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第三晶体管的第一端耦接；所述第三晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二晶体管的第二端耦接，以及第二端与所述第一节点耦接；第十二晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第一节点耦接，以及第二端与第五节点耦接；以及所述第一电容，其第一端与所述第五节点耦接，以及第二端与所述第二时钟信号端耦接。
在一些实施例中，所述第二节点控制模块包括：第四晶体管，其控制端与所述第一节点耦接，第一端与所述第一时钟信号端耦接，以及第二端与所述第二节点耦接。在一些实施例中，所述第三节点控制模块包括：第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述第二节点耦接；第六晶体管，其控制端与所述第二节点耦接，第一端与所述第二电压信号端耦接，以及第二端与第七晶体管的第一端耦接；所述第七晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第六晶体管的第二端耦接，以及第二端与所述第三节点耦接；以及第二电容，其第一端与所述第二时钟信号端耦接，以及第二端与所述第二节点耦接。
在一些实施例中，所述第三节点控制模块包括：第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述第二节点耦接；第十一晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第二节点耦接，以及第二端与第四节点耦接；第六晶体管，其控制端与所述第四节点耦接，第一端与所述第二电压信号端耦接，以及第二端与第七晶体管的第一端耦接；所述第七晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第六晶体管的第二端耦接，以及第二端与所述第三节点耦接；以及第二电容，其第一端与所述第二时钟信号端耦接，以及第二端与所述第四节点耦接。在一些实施例中，所述输出模块包括：第一电压信号输出子模块，与所述第一节点、所述第三节点、所述第一电压信号端和所述输出端耦接，且被配置为能够在所述第一节点和所述第三节点的控制下将来自所述第一电压信号端的第一电压信号传输至所述输出端；以及第二电压信号输出子模块，与所述第一节点、所述第二电压信号端和所述输出端耦接，且被配置为能够在所述第一节点的控制下将来自所述第二电压信号端的第二电压信号传输至所述输出端。
在一些实施例中，所述第一电压信号输出子模块包括：第八晶体管，其控制端与所述第一节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接；第九晶体管，其控制端与所述第三节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述输出端耦接；以及第三电容，其第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接。在一些实施例中，所述第一电压信号输出子模块包括：第八晶体管，其控制端与所述第一节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接；第九晶体管，其控制端与所述第三节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第十三晶体管的第一端耦接；第十三晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第九晶体管的第二端耦接，以及第二端与所述输出端耦接；以及第三电容，其第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接。在一些实施例中，所述第二电压信号输出子模块包括：第十晶体管，其控制端与所述第一节点或第五节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出端耦接。在一些实施例中，所有晶体管均为P型晶体管，以及所述第一电压信号为高电平信号，所述第二电压信号为低电平信号。
根据另一方面，本公开的实施例提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的前述移位寄存器。
根据再一方面，本公开的实施例提供了一种显示装置。该显示装置包括前述栅极驱动电路。
根据又一方面，本公开的实施例提供了一种用于驱动前述移位寄存器的方法。在一帧周期中，所述方法包括：在准备阶段，输入端输入低电平，第一时钟信号端输入低电平或高电平，第二时钟信号端相应输入高电平或低电平，输出端输出低电平；在第一阶段，输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出端输出低电平；在第二阶段，输入端输入高电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出高电平；在第三阶段，输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出端输出高电平；以及在第四阶段，输入端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出低电平。
附图说明
通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：
图1是示出了根据本公开实施例的移位寄存器的示例构造的示意图。
图2是示出了图1所示的移位寄存器的示例具体构造的示意图。
图3是示出了根据本公开实施例的栅极驱动电路的示例构造的示意图。
图4是示出了根据图2所示的移位寄存器的示例工作时序图。
图5A～5D是示出了图1所示的移位寄存器的其它示例具体构造的示意图。
图6是示出了根据图5D所示的移位寄存器的示例工作时序图。
图7是示出了根据本公开实施例的驱动移位寄存器的示例方法的流程图。
图8是示出了根据相关技术的示例OLED像素电路的构造示意图。
具体实施方式
下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。
在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其他位置关系，例如“左”/“右”等。
以下，以本公开实施例应用于显示装置的栅极驱动电路为例来详细说明。然而本领域技术人员应当理解本公开的应用领域不限于此。事实上，根据本公开实施例的移位寄存器等可以应用于其它需要使用移位寄存器的领域中。
此外，尽管在以下描述中以晶体管为P型晶体管为例进行了描述，然而本公开不限于此。事实上，如本领域技术人员所能够理解的：当以下提及的各个晶体管中的一个或多个为N型晶体管时同样可以实现本申请的技术方案，只需对电平设置/耦接关系进行相应的调整即可。
首先将结合图8来大致介绍用于驱动OLED像素阵列的像素电路的工作原理。图8是示出了根据相关技术的示例OLED像素电路的构造示意图。如图8所示，该OLED驱动电路针对位于第n行第m列的像素设置，并与多根信号线电连接。该多根信号线包括：针对当前行(第n行)的像素的扫描线Sn 151、针对前一行(第n-1行)的像素的扫描线Sn-1 152、针对当前行的像素的发光控制线EM 153、针对当前行的像素的旁路控制线BP 158、针对当前列(第m列)的像素的数据线Dm 171、驱动电压线172以及初始化电压线192。该驱动电路采用了7个晶体管和3个电容的设计，其工作周期大体上可分为三个时段：初始化阶段、充电阶段以及发光阶段。
在初始化阶段中，由针对前一行像素的扫描线Sn-1 152提供的低电平信号使得晶体管T4导通，从而使得节点GN被重置为初始化电压线192的初始化电压，进而使得晶体管T1被初始化。之后扫描线Sn-1 152提供的低电平信号在后续阶段变为高电平信号，从而使得初始化阶段结束。
在充电阶段中，由针对当前行的像素的扫描线Sn 151提供的低电平信号使得晶体管T2和T3导通。T2的导通使数据线Dm 171的数据信号传输至晶体管T1的源极S1。此外，T3的导通使得晶体管T1的漏极D1和栅极G1电位相同，使得晶体管T1的正向偏置，进而使得对晶体管T1的栅极G1施加Dm+Vth电压(其中，Dm为数据信号的电压，而Vth为晶体管T1的阈值电压且为负值)。
接下来，在发光阶段中，发光控制线EM 153提供低电平，使得晶体管T5和T6导通，进而使得OLED驱动电流从ELVDD闯过T5、T1和T6到达OLED器件，并使得其发光。最后，回到初始化阶段开始下一帧的循环。
因此，除了需要提供用于像素电路的扫描信号Sn/Sn-1之外，还需要提供发光信号Em。例如，图1是示出了根据本公开实施例的移位寄存器100的示例构造的示意图。该移位寄存器100可以提供上述发光信号Em。
如图1所示，该移位寄存器100可以包括：输入模块110、第一节点控制模块120、第二节点控制模块130、第三节点控制模块140以及输出模块150。然而，本公开不限于此。事实上可以省略这些模块中的一个或多个，或者新增其它模块，或者对各个模块进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
如图1所示，输入模块110可以与第一时钟信号端CLKA、输入端INPUT和第一节点N1耦接，且被配置为能够在来自第一时钟信号端CLKA的第一时钟信号的控制下将来自输入端INPUT的输入信号传输至第一节点N1。此外，如图1所示，第一节点控制模块120可以与第一节点N1、第二时钟信号端CLKB、第一电压信号端VGH和第二节点N2耦接，且被配置为能够在第二节点N2和来自第二时钟信号端CLKB的第二时钟信号的控制下将来自第一电压信号端VGH的第一电压信号传输至第一节点N1。此外，如图1所示，第二节点控制模块130可以与第一时钟信号端CLKA、第一节点N1和第二节点N2耦接，且被配置为能够在第一节点N1的控制下将来自第一时钟信号端CLKA的第一时钟信号传输至第二节点N2。此外，如图1所示，第三节点控制模块140可以与第二节点N2、第一时钟信号端CLKA、第二时钟信号端CLKB、第二电压信号端VGL和第三节点N3耦接，且被配置为能够在来自第一时钟信号端CLKA的第一时钟信号、来自第二时钟信号端CLKB的第二时钟信号、以及第二节点N2的控制下将来自第二电压信号端VGL的第二电压信号传输至第三节点N3。此外，如图1所示，输出模块150可以与第一节点N1、第三节点N3、第一电压信号端VGH、第二电压信号端VGL和输出端OUTPUT耦接，且被配置为能够在第一节点N1和第三节点N3的控制下将来自第一电压信号端VGH的第一电压信号或来自第二电压信号端VGL的第二电压信号之一传输至输出端OUTPUT。
需要注意的是：由于各个模块之间的导电线路的电阻可忽略，且因此各个节点可被视为相应导电线路上的任何一点。例如，如图1所示的两个节点N1都是等价的。因此，实际的电路完全可以不按照图1所示的具体方式来连接，而只需与其拓扑等价即可。
接下来，将参考图2来更详细地说明根据本公开实施例的移位寄存器的构造。
图2是示出了根据本公开实施例的移位寄存器200的具体构造的示意图。该移位寄存器200可以是图1所示的移位寄存器100的一种具体实现，然而移位寄存器100的具体实现不限于此。
与图1所示移位寄存器100类似，移位寄存器200也可类似包括：输入模块210、第一节点控制模块220、第二节点控制模块230、第三节点控制模块240以及输出模块250。然而，本公开不限于此。事实上可以省略这些模块中的一个或多个，或者新增其它模块，或者对各个模块进行修改，或者前述各项的任意组合，这些都落入本公开的保护范围内。
如图2所示，输入模块210可以具体包括第一晶体管T1，其控制端与第一时钟信号端CLKA耦接，第一端与输入端INPUT耦接，以及第二端与第一节点N1耦接。需要注意的是：在本公开的上下文中，如无相反声明，否则术语“控制端”通常用来指代晶体管的栅极或基极等；晶体管的“第一端”和“第二端”可以分别指晶体管的源极和漏极或反之，或者可以指晶体管的集电极和发射极或反之；而电容的“第一端”和“第二端”可以分别指代其两个电极。
此外，第一节点控制模块220可以具体包括：第二晶体管T2，其控制端与第二节点N2耦接，第一端与第一电压信号端VGH耦接，以及第二端与第三晶体管T3的第一端耦接；第三晶体管T3，其控制端与第二时钟信号端CLKB耦接，第一端与第二晶体管T2的第二端耦接，以及第二端与第一节点N1耦接；以及第一电容C1，其第一端与第一节点N1耦接，以及第二端与第二时钟信号端CLKB耦接。
此外，如图2所示，第二节点控制模块230可具体包括：第四晶体管T4，其控制端与第一节点N1耦接，第一端与第一时钟信号端CLKA耦接，以及第二端与第二节点N2耦接。此外，第三节点控制模块240可具体包括：第五晶体管T5，其控制端与第一时钟信号端CLKA耦接，第一端与第二电压信号端VGL耦接，以及第二端与第二节点N2耦接；第六晶体管T6，其控制端与第二节点N2耦接，第一端与第二电压信号端VGL耦接，以及第二端与第七晶体管T7的第一端耦接；第七晶体管T7，其控制端与第二时钟信号端CLKB耦接，第一端与第六晶体管T6的第二端耦接，以及第二端与第三节点N3耦接；以及第二电容C2，其第一端与第二时钟信号端CLKB耦接，以及第二端与第二节点N2耦接。
此外，如图2所示，输出模块250可以具体包括：第一电压信号输出子模块251，与第一节点N1、第三节点N3、第一电压信号端VGH和输出端OUTPUT耦接，且被配置为能够在第一节点N1和第三节点N3的控制下将来自第一电压信号端VGH的第一电压信号传输至输出端OUTPUT；以及第二电压信号输出子模块253，与第一节点N1、第二电压信号端VGL和输出端OUTPUT耦接，且被配置为能够在第一节点N1的控制下将来自第二电压信号端VGL的第二电压信号传输至输出端OUTPUT。
此外，第一电压信号输出子模块251可具体包括：第八晶体管T8，其控制端与第一节点N1耦接，第一端与第一电压信号端VGH耦接，以及第二端与第三节点N3耦接；第九晶体管T9，其控制端与第三节点N3耦接，第一端与第一电压信号端VGH耦接，以及第二端与输出端OUTPUT耦接；以及第三电容C3，其第一端与第一电压信号端VGH耦接，以及第二端与第三节点N3耦接。此外，第二电压信号输出子模块253可具体包括：第十晶体管T10，其控制端与第一节点N1耦接，第一端与第二电压信号端VGL耦接，以及第二端与输出端OUTPUT耦接。
在图2所示实施例中，若移位寄存器200中的所有晶体管均为P型晶体管时，则来自第一电压信号端VGH的第一电压信号可为高电平信号，而来自第二电压信号端VGL的第二电压信号可为低电平信号。然而，本公开不限于此。若移位寄存器200中的所有晶体管均为N型晶体管时，则来自第一电压信号端VGH的第一电压信号可为低电平信号，而来自第二电压信号端VGL的第二电压信号可为高电平信号。
接下来，将参照图3来描述根据本公开实施例的栅极驱动电路的示例构造的示意图。图3是示出了根据本公开实施例的栅极驱动电路300的示例构造的示意图。栅极驱动电路300可以包括多个级联的移位寄存器310、320、330等。尽管在图3所示实施例中仅示出三个移位寄存器，但本公开实施例不限于此，而是可以采用任意数目的移位寄存器。在一些实施例中，图3所示的每个移位寄存器可以是如图1所示的移位寄存器100、图2所示的移位寄存器200等，然而本公开不限于此。在另一些实施例中，在图3所示的栅极驱动电路300中，也可以部分采用根据本公开实施例的移位寄存器100和/或200，而另一部分可以采用其它已有的或将来开发出来的其它移位寄存器。
如图3所示，针对每个移位寄存器(例如，第n级移位寄存器320)，其输入端INPUT(n)耦接前一级移位寄存器(例如，第n-1级移位寄存器310)的输出端OUTPUT(n-1)，其输出端OUTPUT(n)耦接下一级移位寄存器(例如，第n+1级移位寄存器330)的输入端INPUT(n+1)。此外，第一个移位寄存器的输入端INPUT可以例如连接垂直扫描开始(StarT Vertical，或STV)信号线，以接收指示一帧画面的扫描开始的STV信号，例如如第n-1级移位寄存器310所示。
此外，如图3所示，相邻的两个移位寄存器(例如，第n级移位寄存器320和第n-1级移位寄存器310或第n+1级移位寄存器330)的时钟信号端CLKA和CLKB可以以不同顺序分别耦接到时钟信号线CLKA和CLKB上。例如，第n-1级移位寄存器310的CLKA可以耦接到第一时钟信号线(端)CLKA且第n-1级移位寄存器310的CLKB可以耦接到第二时钟信号线(端)CLKB。相对地，第n级移位寄存器320的CLKA可以耦接到第二时钟信号线(端)CLKB且第n级移位寄存器320的CLKB可以耦接到第一时钟信号线(端)CLKA，且以此类推。换言之，在图3所示实施例中，相邻的移位寄存器的CLKA和CLKB是以相反的连接顺序来连接相应的时钟信号线的。
在一些实施例中，第一时钟信号线CLKA和第二时钟信号线CLKB可提供波形相差例如半个时钟周期的时钟信号(相位相差nπ)，从而可以实现如下面图4所示的工作时序。此外，同样如图3所示，每个移位寄存器的第一电压信号端VGH和第二电压信号端VGL可以分别耦接到VGH线和VGL线上，以分别接收第一电压信号和第二电压信号。
以下将在参考图1～3的基础上结合图4来详细说明移位寄存器200的工作时序。图4是示出了根据图2所示的移位寄存器的示例工作时序图。
如图4所示，在t1时段，第一时钟信号端CLKA为低电平，第一晶体管T1导通，所以输入端INPUT的低电平输入信号传输到第一节点N1，进而使得第十晶体管T10导通，最终使得输出端OUTPUT输出来自第二电压信号端VGL的低电平。此外，同样由于第一节点N1为低电平，使得第八晶体管T8导通，第一电压信号端VGH的高电平信号传输到第三节点N3，进而使得第九晶体管T9关闭。此外，由于第二时钟信号端CLKB为高电平，第七晶体管T7关闭。
在t2时段，第二时钟信号端CLKB为低电平，其通过第一电容C1的自举作用使得第一节点N1的电平更低，第十晶体管T10完全导通，进而使得输出端OUTPUT继续输出来自第二电压信号端VGL的低电平信号。此外，同样由于第一节点N1仍为低电平，第一电压信号端VGH通过第八晶体管T8使得第三节点N3点仍为高电平，第九晶体管T9关闭。此外，同样由于第一节点N1仍为低电平，第四晶体管T4导通，且此时第一时钟信号端CLKA为高电平，因此使得第二节点N2为高电平，从而使得第六晶体管T6关闭。
在t3时段，第一时钟信号端CLKA为低电平，第一晶体管T1导通，输入端INPUT为高电平，所以第一节点N1点为高电平，从而使得第十晶体管T10关闭，输出端OUTPUT上由显示区的负载保持着上一时段的低电平。此外，由于第二时钟信号端CLKB为高电平，所以第七晶体管T7关闭。此外，由于第一时钟信号端CLKA为低电平，所以第五晶体管T5导通，从而使得来自第二电压信号端VGL的低电平信号传输到第二节点N2。
在t4时段，第二时钟信号端CLKB为低电平，所以第三晶体管T3导通，且由于此时第二节点N2为低电平，所以第二晶体管T2也导通，从而使得来自第一电压信号端VGH的高电平信号传输到第一节点N1。此外，处于低电平的第二时钟信号端CLKB通过第二电容C2使得第二节点N2为更低的电平，第二电压信号端VGL通过被第二节点N2所导通的第六晶体管T6以及通过被第二时钟信号端CLKB导通的第七晶体管T7使得第三节点N3为低电平，进而使得第九晶体管T9导通，最终使得来自第一电压信号端VGH的高电平第一电压信号传输到输出端OUTPUT。此外，由于第一节点N1为高电平，所以第四晶体管T4、第八晶体管T8和第十晶体管T10关闭。
在t5时段，由于第一时钟信号端CLKA为低电平且输入端INPUT为高电平，所以第一节点N1仍为高电平，因此第八晶体管T8和第十晶体管T10仍关闭。此外，由于第二时钟信号端CLKB为高电平，所以第七晶体管T7关闭，而第三节点N3通过第三电容C3仍保持低电平，因此第九晶体管T9仍导通。所以，来自第一电压信号端VGH的高电平第一电压信号通过第九晶体管T9使得输出端OUTPUT为高电平输出。此外，第五晶体管T5由于第一时钟信号端CLKA的低电平而导通，所以来自第二电压信号端VGL的低电平第二电压信号传输到第二节点N2。
在t6时段，由于第二节点N2为低电平且第二时钟信号端CLKB为低电平，所以第一电压信号端VGH通过第二晶体管T2和第三晶体管T3使得第一节点N1为高电平，进而使得第十晶体管T10关闭。此外，由于第二时钟信号端CLKB为低电平以及第二电容C2的自举作用使得第二节点N2的电平更低，保持第六晶体管T6导通，进而使得来自第二电压信号端VGL的低电平第二电压信号通过第六晶体管T6和被第二时钟信号端CLKB的低电平信号导通的第七晶体管T7传输至第三节点N3，进而第九晶体管T9仍导通，使得来自第一电压信号端VGH的高电平第一电压信号通过第九晶体管T9传输至输出端OUTPUT。
在t7时段，由于第一时钟信号端CLKA为低电平且输入端INPUT为低电平，因此第一晶体管T1导通，使得第一节点N1为低电平，从而第十晶体管T10导通，来自第二电压信号端VGL的低电平第二电压信号通过第十晶体管T10传输到输出端OUTPUT。此外，第八晶体管T8也导通，第一电压信号端VGH通过第八晶体管T8使得第三节点N3为高电平，从而使得第九晶体管T9关闭。此外，同样由于第一时钟信号端CLKA为低电平，第二电压信号端VGL通过第五晶体管T5使得第二节点N2为低电平。
在t8时段，由于第一时钟信号端CLKA为高电平，所以第一晶体管T1关闭。此外，由于第一节点N1在前一时段为低电平，则由于CLKB从高电平变为此时刻的低电平且第一电容C1的自举作用，第一节点N1变为更低的电平，从而第四晶体管T4导通，进而使得来自CLKA的高电平信号传输到第二节点N2，进而使得第六晶体管T6关闭。此外，同样由于第一节点N1为更低的电平，第十晶体管T10完全导通，使得来自第二电压信号端VGL的低电平第二电压信号通过第十晶体管T10传输至输出端OUTPUT。
此外，在同一帧之后的时段可以与前面的时段重复，这里不再赘述。
如上所述输入端INPUT的高电平时间为t3、t4和t5，换言之在本公开实施例中，可以通过加强输入端INPUT的高电平时间使得输出端OUTPUT的输出也相应的增加。如图四所示，这样就可以控制OLED在一帧内的显示亮度。类似地，也可以在一帧内设置输入端INPUT的多个高电平时间，比如在一帧时间内设置5个分别的高电平时间，这样可以避免人眼对亮度变化的敏感性。
然而，对于图2所示的移位寄存器200来说，其在图4的时段t3/t4/t5/t6时，第一节点N1为高电平，且因此第四晶体管T4关闭，而在时段t4和t6时，第一时钟信号端CLKA为高电平，同时第二节点N2的电平因为第二电容C2的自举作用变为超低电平。这样，第四晶体管T4的源漏电压(VDS)为超低电平且栅源电压(VGS)为0，则此时流经第四晶体管T4的电流增加，导致第一时钟信号端CLKA与第二节点N2间漏电，增加电路功耗。
为了至少部分解决或减轻该问题，将参考图5A来详细描述根据本公开另一实施例的移位寄存器200A。图5A是示出了根据本公开另一实施例的移位寄存器200A的示例具体构造的示意图。如图5A所示，移位寄存器200A具有与图2所示的移位寄存器200大体相同的设计，二者的区别仅在于移位寄存器200A的第三节点控制模块240’比移位寄存器200的第三节点控制模块240增加了第十一晶体管T11。为了突出该区别之处，以下将仅描述与图2所示实施例不同的部分。
如图5A所示，第三节点控制模块240’可具体包括：第五晶体管T5，其控制端与第一时钟信号端CLKA耦接，第一端与第二电压信号端VGL耦接，以及第二端与第二节点N2耦接；第十一晶体管T11，其控制端与第二电压信号端VGL耦接，第一端与第二节点N2耦接，以及第二端与第四节点N4耦接；第六晶体管T6，其控制端与第四节点N4耦接，第一端与第二电压信号端VGL耦接，以及第二端与第七晶体管T7的第一端耦接；第七晶体管T7，其控制端与第二时钟信号端CLKB耦接，第一端与第六晶体管T6的第二端耦接，以及第二端与第三节点N3耦接；以及第二电容C2，其第一端与第二时钟信号端CLKB耦接，以及第二端与第四节点N4耦接。
通过在第二节点N2处增加第十一晶体管T11，可以使得在第四节点N4(即，第二电容C2的第二端)为超低电平时，因为第十一晶体管T11的控制极为低电平，故第二节点N2的电平为低电平(而非超低电平)，这样第四晶体管T4的源极和漏极(或第一端和第二端)之间的电压差很小，从而不会导致第四晶体管T4漏电，这样降低了电路功耗。
类似地，对于图2所示的移位寄存器200来说，在图4的时段t6/t8/t10/t12...时，因为第一电容C1的自举作用，导致第一节点N1的第二端的电平为超低电平，同理会导致第一晶体管T1的栅极和源极(或第一端和第二端)漏电，增加电路功耗。
为了至少部分解决或减轻该问题，将参考图5B来详细描述根据本公开另一实施例的移位寄存器200B。图5B是示出了根据本公开另一实施例的移位寄存器200B的示例具体构造的示意图。如图5B所示，移位寄存器200B具有与图2所示的移位寄存器200大体相同的设计，二者的区别仅在于移位寄存器200B的第一节点控制模块220’比移位寄存器200的第一节点控制模块220增加了第十二晶体管T12。为了突出该区别之处，以下将仅描述与图2所示实施例不同的部分。
如图5B所示，第一节点控制模块220’可具体包括：第二晶体管T2，其控制端与第二节点N2耦接，第一端与第一电压信号端VGH耦接，以及第二端与第三晶体管T3的第一端耦接；第三晶体管T3，其控制端与第二时钟信号端CLKB耦接，第一端与第二晶体管T2的第二端耦接，以及第二端与第一节点N1耦接；第十二晶体管T12，其控制端与第二电压信号端VGL耦接，第一端与第一节点N1耦接，以及第二端与第五节点N5耦接；以及第一电容C1，其第一端与第五节点N5耦接，以及第二端与第二时钟信号端CLKB耦接。
通过在第一节点N1处增加第十二晶体管T12，可以使得在第五节点N5(即，第一电容C1的第一端)为超低电平时，因为第十二晶体管T12的控制极为低电平，故第一节点N1的电平为低电平(而非超低电平)，这样第一晶体管T1的源极和漏极(或第一端和第二端)之间的电压差很小，从而不会导致第一晶体管T1漏电，这样降低了电路功耗，提高电路稳定性。
类似地，对于图2所示的移位寄存器200来说，在图4的时段t7/t8/t9...时，输出端OUTPUT为低电平，对于第九晶体管T9，源极和漏极(或第一端和第二端)压差过大，同理会导致第九晶体管T9的栅极和源极(或第一端和第二端)漏电，增加电路功耗。
为了至少部分解决或减轻该问题，将参考图5C来详细描述根据本公开另一实施例的移位寄存器200C。图5C是示出了根据本公开另一实施例的移位寄存器200C的示例具体构造的示意图。如图5C所示，移位寄存器200C具有与图2所示的移位寄存器200大体相同的设计，二者的区别仅在于移位寄存器200C的输出模块250’(或更具体地，第一电压信号输出子模块251’)比移位寄存器200的输出模块250(或更具体地，第一电压信号输出子模块251)增加了第十三晶体管T13。为了突出该区别之处，以下将仅描述与图2所示实施例不同的部分。
如图5C所示，第一电压信号输出子模块251’可具体包括：第八晶体管T8，其控制端与第一节点N1耦接，第一端与第一电压信号端VGH耦接，以及第二端与第三节点N3耦接；第九晶体管T9，其控制端与第三节点N3耦接，第一端与第一电压信号端VGH耦接，以及第二端与第十三晶体管T13的第一端耦接；第十三晶体管T13，其控制端与第二电压信号端VGL耦接，第一端与第九晶体管T9的第二端耦接，以及第二端与输出端OUTPUT耦接；以及第三电容C3，其第一端与第一电压信号端VGH耦接，以及第二端与第三节点N3耦接。
通过在输出端OUTPUT处增加第十三晶体管T13，可以使得第九晶体管T9的第二端的电平比低电平稍高一点，这样第九晶体管T9的源极和漏极(或第一端和第二端)之间的电压差很小，从而不会导致第九晶体管T9漏电，这样降低了电路功耗，提高电路稳定性。
此外，由于前述图5A～图5C所示实施例均为相互独立的设计，换言之第十一晶体管T11、第十二晶体管T12和第十三晶体管T13是相互独立的，因此可以从这三者中任选一个、两个或三个来形成其它实施例。例如，图5D示出了根据本公开另一实施例的移位寄存器200D的示例具体构造的示意图。如图5D所示，移位寄存器200D具有与图2所示的移位寄存器200大体相同的设计，二者的区别仅在于移位寄存器200D比移位寄存器200增加了第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。鉴于这三个晶体管的作用与前面结合图5A～5C所分别描述的大体相同，这里为了清楚和简洁起见，不再对它们进行赘述。需要注意的是：图5A～5D中的寄存器200A～200D等依然可以使用图3所示的栅极驱动电路设计，而无需任何变化。
图6是示出了在图2所示的移位寄存器200的基础上增加了第十一晶体管T11和第十二晶体管T12后的示例工作时序图。由于第十一晶体管T11和第十二晶体管T12的作用是将第二节点N2和第一节点N1的超低电平变为低电平，因此实际上其本质上并未更改移位寄存器200的工作原理，因此这里的工作流程与图4所示的工作流程大体一致，这里不再赘述。
需要注意的是：对比图4和图6的第一节点N1和第二节点N2的虚线椭圆部分，可以容易的发现在图4中，第一节点N1的最低点大致位于-15V左右，第二节点N2的最低点大致位于-10V左右；而在图6中，第一节点N1的最低点大致位于-5V左右(非常短的时间在-10V)，第二节点N2的最低点大致位于-5V左右。
因此，通过对比图4和图6的时序图，可以发现：在采用例如图5A的第十一晶体管T11和图5B中的第十二晶体管T12的设计的情况下，可以相应地避免出现第二节点N2处和第一节点N1处的相应超低电压，从而避免第四晶体管T4和第一晶体管T1的漏电现象，有效地降低功耗。类似地，采用例如图5C的第十三晶体管T13设计的情况下，可以相应地避免出现第九晶体管T9处的相应超低电压，从而避免第九晶体管T9的漏电现象，有效地降低功耗。此外，对上述这三个晶体管T11、T12和/或T13的任意组合或单独使用也都可以产生相应的有益效果。换言之，通过使用前述移位寄存器设计，可以有效控制OLED的显示亮度、降低对IC的要求并提高OLED显示的适用性。
以下，将结合图7来详细描述根据本公开实施例的用于驱动移位寄存器的方法。
图7是示出了根据本公开实施例的驱动移位寄存器的示例方法700的流程图。如图7所示，方法700可以包括步骤S710、S720、S730、S740和S750。根据本公开，方法700的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于图7所示的具体操作顺序。在一些实施例中，方法700可以由前述各移位寄存器或另一外部设备执行。
方法700可以开始于步骤S710，在步骤S710中，可以在准备阶段，输入端输入低电平，第一时钟信号端输入低电平或高电平，第二时钟信号端相应输入高电平或低电平，输出端输出低电平。该步骤可以对应于图4所示的t1和t2时段。
在步骤S720中，在第一阶段，输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出端输出低电平。该步骤可以对应于图4所示的t3时段。
在步骤S730中，在第二阶段，输入端输入高电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出高电平。该步骤可以对应于图4所示的t4和t5时段。
在步骤S740中，在第三阶段，输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出端输出高电平。该步骤可以对应于图4所示的t6时段。
在步骤S750中，在第四阶段，输入端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出低电平。该步骤可以对应于图4所示的t7和t8时段。
通过采用如上所述的驱动方法，可以通过加强输入端INPUT的高电平时间(例如，t3、t4、t5等)使得输出端OUTPUT的输出也相应的增加，这样就可以控制OLED在一帧内的显示亮度。类似地，也可以在一帧内没置输入端INPUT的多个高电平时间，比如在一帧时间内设置5个分别的高电平时间，这样可以避免人眼对亮度变化的敏感性。
此外，通过设置附加的晶体管(例如，第十一晶体管T11、第十二晶体管T12和/或第十三晶体管T13)，可以消除电路中导致漏电的超低电平，从而降低其功耗。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。
此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (15)

1.一种移位寄存器，包括：
输入模块，与第一时钟信号端、输入端和第一节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述输入端的输入信号传输至所述第一节点；
第一节点控制模块，与所述第一节点、第二时钟信号端、第一电压信号端和第二节点耦接，且被配置为能够在所述第二节点和来自所述第二时钟信号端的第二时钟信号的控制下将来自所述第一电压信号端的第一电压信号传输至所述第一节点；
第二节点控制模块，与所述第一时钟信号端、所述第一节点和所述第二节点耦接，且被配置为能够在所述第一节点的控制下将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点；
第三节点控制模块，与所述第二节点、所述第一时钟信号端、所述第二时钟信号端、第二电压信号端和第三节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号、来自所述第二时钟信号端的第二时钟信号、以及所述第二节点的控制下将来自所述第二电压信号端的第二电压信号传输至所述第三节点；以及
输出模块，与所述第一节点、所述第三节点、所述第一电压信号端、所述第二电压信号端和输出端耦接，且被配置为能够在所述第一节点和所述第三节点的控制下将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号之一传输至所述输出端。
2.根据权利要求1所述的移位寄存器，其中，所述输入模块包括：
第一晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述输入端耦接，以及第二端与所述第一节点耦接。
3.根据权利要求1所述的移位寄存器，其中，所述第一节点控制模块包括：
第二晶体管，其控制端与所述第二节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第三晶体管的第一端耦接；
所述第三晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二晶体管的第二端耦接，以及第二端与所述第一节点耦接；以及
第一电容，其第一端与所述第一节点耦接，以及第二端与所述第二时钟信号端耦接。
4.根据权利要求1所述的移位寄存器，其中，所述第一节点控制模块包括：
第二晶体管，其控制端与所述第二节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第三晶体管的第一端耦接；
所述第三晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第二晶体管的第二端耦接，以及第二端与所述第一节点耦接；
第十二晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第一节点耦接，以及第二端与第五节点耦接；以及
所述第一电容，其第一端与所述第五节点耦接，以及第二端与所述第二时钟信号端耦接。
5.根据权利要求1所述的移位寄存器，其中，所述第二节点控制模块包括：
第四晶体管，其控制端与所述第一节点耦接，第一端与所述第一时钟信号端耦接，以及第二端与所述第二节点耦接。
6.根据权利要求1所述的移位寄存器，其中，所述第三节点控制模块包括：
第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述第二节点耦接；
第六晶体管，其控制端与所述第二节点耦接，第一端与所述第二电压信号端耦接，以及第二端与第七晶体管的第一端耦接；
所述第七晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第六晶体管的第二端耦接，以及第二端与所述第三节点耦接；以及
第二电容，其第一端与所述第二时钟信号端耦接，以及第二端与所述第二节点耦接。
7.根据权利要求1所述的移位寄存器，其中，所述第三节点控制模块包括：
第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述第二节点耦接；
第十一晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第二节点耦接，以及第二端与第四节点耦接；
第六晶体管，其控制端与所述第四节点耦接，第一端与所述第二电压信号端耦接，以及第二端与第七晶体管的第一端耦接；
所述第七晶体管，其控制端与所述第二时钟信号端耦接，第一端与所述第六晶体管的第二端耦接，以及第二端与所述第三节点耦接；以及
第二电容，其第一端与所述第二时钟信号端耦接，以及第二端与所述第四节点耦接。
8.根据权利要求1所述的移位寄存器，其中，所述输出模块包括：
第一电压信号输出子模块，与所述第一节点、所述第三节点、所述第一电压信号端和所述输出端耦接，且被配置为能够在所述第一节点和所述第三节点的控制下将来自所述第一电压信号端的第一电压信号传输至所述输出端；以及
第二电压信号输出子模块，与所述第一节点、所述第二电压信号端和所述输出端耦接，且被配置为能够在所述第一节点的控制下将来自所述第二电压信号端的第二电压信号传输至所述输出端。
9.根据权利要求8所述的移位寄存器，其中，所述第一电压信号输出子模块包括：
第八晶体管，其控制端与所述第一节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接；
第九晶体管，其控制端与所述第三节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述输出端耦接；以及
第三电容，其第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接。
10.根据权利要求8所述的移位寄存器，其中，所述第一电压信号输出子模块包括：
第八晶体管，其控制端与所述第一节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接；
第九晶体管，其控制端与所述第三节点耦接，第一端与所述第一电压信号端耦接，以及第二端与第十三晶体管的第一端耦接；
第十三晶体管，其控制端与所述第二电压信号端耦接，第一端与所述第九晶体管的第二端耦接，以及第二端与所述输出端耦接；以及
第三电容，其第一端与所述第一电压信号端耦接，以及第二端与所述第三节点耦接。
11.根据权利要求8所述的移位寄存器，其中，所述第二电压信号输出子模块包括：
第十晶体管，其控制端与所述第一节点或第五节点耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出端耦接。
12.根据权利要求1～11中任一项所述的移位寄存器，其中，所有晶体管均为P型晶体管，以及所述第一电压信号为高电平信号，所述第二电压信号为低电平信号。
13.一种栅极驱动电路，包括多个级联的根据权利要求1～12中任一项所述的移位寄存器。
14.一种显示装置，包括根据权利要求13所述的栅极驱动电路。
15.一种用于驱动根据权利要求1～12中任一项所述的移位寄存器的方法，其中，在一帧周期中所述方法包括：
在准备阶段，输入端输入低电平，第一时钟信号端输入低电平或高电平，第二时钟信号端相应输入高电平或低电平，输出端输出低电平；
在第一阶段，输入端输入高电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出端输出低电平；
在第二阶段，输入端输入高电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出高电平；
在第三阶段，输入端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出端输出高电平；以及
在第四阶段，输入端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出端输出低电平。
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