CN105047124A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

一种移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块。该移位寄存器通过上述五个模块的相互配合，仅需通过改变输入信号的时长就可以控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示器越来越向着高集成度和低成本的方向发展。其中，GOA(GateDriveronArray，阵列基板行驱动)技术将TFT(ThinFilmTransistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
现有的GOA电路通常由多个级联的移位寄存器构成，各级移位寄存器的驱动信号输出端分别对应一条栅线，用于沿扫描方向依次设置各栅线，一般针对每一行栅线的扫描时长是固定的，因此对于一些需要根据实际情况调节每一行栅线的扫描时长的显示装置是不适用的。目前，虽然可以通过采用不同的时钟控制信号实现扫描时长的调节，但是这需要使用多个时钟控制器，并且不同的扫描时长，GOA电路中移位寄存器的级联关系也不同，从而导致现有的GOA电路在需要根据实际情况调节栅线的扫描时长的显示装置上的应用难度加大，生产成本增加，使得该显示装置不具备竞争力。
发明内容
本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，可以不需要输入过多的时钟信号，只需通过改变输入信号的时长来调节输出的扫描信号的时长，用以解决现有技术中GOA电路通过采用多个时钟控制信号进行调节栅线的扫描时长导致的工艺复杂的问题。
因此，本发明实施例提供一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块，其中，
所述输入模块，其第一端用于接收输入信号，第二端用于接收第一时钟信号，第三端与第一节点相连；所述输入模块用于在所述第一时钟信号的电位为第一电位时将所述输入信号提供给所述第一节点；
所述第一控制模块，其第一端用于接收所述第一时钟信号，第二端用于接收第二时钟信号，第三端用于接收第一直流信号，第四端用于接收第二直流信号，第五端与所述第一节点相连，第六端与第二节点相连；所述第一控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供给所述第二节点，在所述第一时钟信号的电位为第一电位时将所述第二直流信号提供给所述第二节点，以及当所述第二节点处于浮接状态时，使所述第二端与所述第二节点之间的电压差保持为当前电压差；
所述第二控制模块，其第一端用于接收所述第二时钟信号，第二端用于接收所述第一直流信号，第三端用于接收所述第二直流信号，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与第三节点相连；所述第二控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供过所述第三节点，在所述第二时钟信号的电位和所述第二节点的电位均为第一电位时，将所述第二直流信号提供给所述第三节点，以及当所述第三节点处于浮接状态时，使所述第一端与所述第三节点之间的电压差保持为当前电压差；
所述第一输出模块，其第一端用于接收所述第二直流信号，第二端与所述第一节点相连，第三端与移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第一节点的电位为第一电位时，将所述第二直流信号提供给所述驱动信号输出端，以及当所述第一节点处于浮接状态时，使所述第一节点与所述驱动信号输出端之间的电压差保持为当前电压差；
所述第二输出模块，其第一端用于接收所述第一直流信号，第二端与所述第三节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的电位为第一电位时将所述第一直流信号提供给所述驱动信号输出端；
当所述输入信号的有效脉冲信号为高电位时，第一电位为低电位，所述第一直流信号为高电位，所述第二直流信号为低电位；或者，当所述输入信号的有效脉冲信号为低电位时，第一电位为高电位，所述第一直流信号为低电位，所述第二直流信号为高电位。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制模块具体包括：第二开关晶体管、第三开关晶体管和第一电容；其中，
所述第二开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述第二直流信号，漏极与所述第二节点相连；
所述第三开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第二节点相连；
所述第一电容的一端用于接收所述第二时钟信号，另一端与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制模块具体包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第二电容；其中，
所述第四开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第三节点相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极用于接收所述第二直流信号，漏极与所述第六开关晶体管的源极相连；
所述第六开关晶体管的栅极用于接收所述第二时钟信号，漏极与所述第三节点相连；
所述第二电容的一端用于接收所述第二时钟信号，另一端与所述第三节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块具体包括：第七开关晶体管和第三电容；其中，
所述第七开关晶体管的栅极与所述第一节点相连，源极用于接收所述第二直流信号，漏极与所述驱动信号输出端相连；
所述第三电容的一端与所述第一节点相连，另一端与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块具体包括：第八开关晶体管；其中，
所述第八开关晶体管的栅极与所述第三节点相连，源极用于接收所述第一直流信号，漏极与所述驱动信号输出端相连。
进一步地，在本发明实施例提供的上述移位寄存器中，当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；
当所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
进一步地，在本发明实施例提供的上述移位寄存器中，所述第一时钟信号和所述第二时钟信号的周期相同，占空比相同；
当所述输入信号的有效脉冲信号为高电位时，所述输入信号的上升沿与所述第一时钟信号的下降沿对齐，并且所述输入信号的下降沿与所述第二时钟信号的下降沿对齐，所述第一时钟信号在一个周期内低电位的时间段处于所述第二时钟信号在一个周期内高电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均大于0.5；
或者，当所述输入信号的有效脉冲信号为低电位时，所述输入信号的下降沿与所述第一时钟信号的上升沿对齐，并且所述输入信号的上升沿与所述第二时钟信号的上升沿对齐，所述第一时钟信号在一个周期内高电位的时间段处于所述第二时钟信号在一个周期内低电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均小于0.5。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号由起始信号端输入；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连接的上一级移位寄存器的驱动信号输出端输入。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。
本发明提供的上述移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位，第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。该移位寄存器通过上述五个模块的相互配合，仅需通过改变输入信号的时长就可以控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图；
图2a为本发明实施例提供的移位寄存器的具体结构示意图之一；
图2b为本发明实施例提供的移位寄存器的具体结构示意图之二；
图3a至图3c分别为图2a所示的移位寄存器的电路时序图；
图4a至图4c分别为图2b所示的移位寄存器的电路时序图；
图5为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路和相关显示装置的具体实施方式进行详细地说明。
本实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、第一控制模块2、第二控制模块3、第一输出模块4和第二输出模块5，其中，
输入模块1，其第一端用于接收输入信号Input，第二端用于接收第一时钟信号CK1，第三端与第一节点A相连；输入模块1用于在第一时钟信号CK1的电位为第一电位时将输入信号Input提供给第一节点A；
第一控制模块2，其第一端用于接收第一时钟信号CK1，第二端用于接收第二时钟信号CK2，第三端用于接收第一直流信号V1，第四端用于接收第二直流信号V2，第五端与第一节点A相连，第六端与第二节点B相连；第一控制模块2用于，在第一节点A的电位为第一电位时将第一直流信号V1提供给第二节点B，在第一时钟信号CK1的电位为第一电位时将第二直流信号V2提供给第二节点B，以及当第二节点B处于浮接状态时，使第一控制模块2的第二端与第二节点B之间的电压差保持为当前电压差；
第二控制模块3，其第一端用于接收第二时钟信号CK2，第二端用于接收第一直流信号V1，第三端用于接收第二直流信号V2，第四端与第一节点A相连，第五端与第二节点B相连，第六端与第三节点C相连；第二控制模块3用于，在第一节点A的电位为第一电位时将第一直流信号V1提供过第三节点C，在第二时钟信号CK2的电位和第二节点B的电位均为第一电位时，将第二直流信号V2提供给第三节点C，以及当第三节点C处于浮接状态时，使第二控制模块3的第一端与第三节点C之间的电压差保持为当前电压差；
第一输出模块4，其第一端用于接收第二直流信号V2，第二端与第一节点A相连，第三端与移位寄存器的驱动信号输出端Output相连；第一输出模块4用于，在第一节点A的电位为第一电位时，将第二直流信号V2提供给驱动信号输出端Output，以及当第一节点A处于浮接状态时，使第一节点A与驱动信号输出端Output之间的电压差保持为当前电压差；
第二输出模块5，其第一端用于接收第一直流信号V1，第二端与第三节点C相连，第三端与驱动信号输出端相连Output；第二输出模块4用于在第三节点C的电位为第一电位时将第一直流信号V1提供给驱动信号输出端Output；
当输入信号Input的有效脉冲信号为高电位时，第一电位为低电位，第一直流信号V1为高电位，第二直流信号V2为低电位；或者，当输入信号Input的有效脉冲信号为低电位时，第一电位为高电位，第一直流信号V1为低电位，第二直流信号V2为高电位。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位，第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。该移位寄存器通过上述五个模块的相互配合，仅需通过改变输入信号的时长就可以控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
需要说明的是，在本发明实施例提供的上述移位寄存器中，第一时钟信号和第二时钟信号的周期相同，占空比相同；
当输入信号的有效脉冲信号为高电位时，输入信号的上升沿与第一时钟信号的下降沿对齐，并且输入信号的下降沿与第二时钟信号的下降沿对齐，第一时钟信号在一个周期内低电位的时间段处于第二时钟信号在一个周期内高电位的时间段之间，以及第一时钟信号和第二时钟信号的占空比均大于0.5；
或者，当输入信号的有效脉冲信号为低电位时，输入信号的下降沿与第一时钟信号的上升沿对齐，并且输入信号的上升沿与第二时钟信号的上升沿对齐，第一时钟信号在一个周期内高电位的时间段处于第二时钟信号在一个周期内低电位的时间段之间，以及第一时钟信号和第二时钟信号的占空比均小于0.5。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，输入模块1具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的栅极用于接收第一时钟信号CK1，源极用于接收输入信号Input，漏极与第一节点A相连。
进一步地，在具体实施时，如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第一开关晶体管M1可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第一开关晶体管M1可以为N型晶体管，在此不作限定。
具体地，在具体实施时，当第一开关晶体管M1在第一时钟信号CK1的控制下处于导通状态时，将输入信号Input提供给第一节点A。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第一控制模块2具体可以包括：第二开关晶体管M2、第三开关晶体管M3和第一电容C1；其中，
第二开关晶体管M2的栅极用于接收第一时钟信号CK1，源极用于接收第二直流信号V2，漏极与第二节点B相连；
第三开关晶体管M3的栅极与第一节点A相连，源极用于接收第一直流信号V1，漏极与第二节点B相连；
第一电容C1的一端用于接收第二时钟信号CK2，另一端与第二节点B相连。
进一步地，在具体实施时，如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第二开关晶体管M2和第三开关晶体管M3均可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第二开关晶体管M2和第三开关晶体管M3均可以为N型晶体管，在此不作限定。
具体地，在具体实施时，当第二开关晶体管M2在第一时钟信号CK1的控制下处于导通状态时，将第二直流信号V2提供给第二节点B，当第三开关晶体管M3在第一节点A的电位控制下处于导通状态时，将第二直流信号V2提供给第二节点B，当第二节点B处于浮接状态时，根据第一电容C1的自举作用，使第二开关晶体管M2的漏极与第二节点B之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第二控制模块3具体可以包括：第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第二电容C2；其中，
第四开关晶体管M4的栅极与第一节点A相连，源极用于接收第一直流信号V1，漏极与第三节点C相连；
第五开关晶体管M5的栅极与第二节点B相连，源极用于接收第二直流信号V2，漏极与第六开关晶体管M6的源极相连；
第六开关晶体管M6的栅极用于接收第二时钟信号CK2，漏极与第三节点C相连；
第二电容C2的一端用于接收第二时钟信号CK2，另一端与第三节点C相连。
进一步地，在具体实施时，如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6均可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6均可以为N型晶体管，在此不作限定。
具体地，在具体实施时，当第四开关晶体管M4在第一节点A的电位的控制下处于导通状态时，将第一直流信号V1提供给第三节点C，当第五开关晶体管M5在第二节点B的电位的控制下且第六开关晶体管M6在第二时钟信号CK2的控制下均处于导通状态时，将第二直流信号V2提供给第三节点C，当第三节点C处于浮接状态时，根据第二电容C2的自举作用，使第六开关晶体管M6的漏极与第三节点C之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第一输出模块4具体可以包括：第七开关晶体管M7和第三电容C3；其中，
第七开关晶体管M7的栅极与第一节点A相连，源极用于接收第二直流信号V2，漏极与驱动信号输出端Output相连；
第三电容C3的一端与第一节点A相连，另一端与驱动信号输出端Output相连。
进一步地，在具体实施时，如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第七开关晶体管M7可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第七开关晶体管M7可以为N型晶体管，在此不作限定。
具体地，在具体实施时，当第七开关晶体管M7在第一节点A的电位的控制下处于导通状态时，将第二直流信号V2提供给驱动信号输出端Output，当第一节点A处于浮接状态时，根据第三电容C3的自举作用，使第一节点A与驱动信号输出端Output与之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第二输出模块5具体包括：第八开关晶体管M8；其中，
第八开关晶体管M8的栅极与第三节点C相连，源极用于接收第一直流信号V1，漏极与驱动信号输出端相连Output。
进一步地，在具体实施时，如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第八开关晶体管M8可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第八开关晶体管M8可以为N型晶体管，在此不作限定。
具体地，在具体实施时，当第八开关晶体管M8在第三节点C的电位的控制下处于导通状态时，将第一直流信号V1提供给驱动信号输出端Output。
以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，在本发明实施例提供的上述移位寄存器中，所有开关晶体管一般均采用相同材质的开关晶体管，在具体实施时，当输入信号的有效脉冲信号为高电位时，所有开关晶体管均为P型晶体管，且第一直流信号的电位为高电位，第二直流信号的电位为低电位；当输入信号的有效脉冲信号为低电位时，所有开关晶体管均为N型晶体管，且第一直流信号的电位为低电位，第二直流信号的电位为高电位。
具体地，在具体实施时，P型开关晶体管在高电位作用下截止，在低电位作用下导通；N型开关晶体管在高电位作用下导通，在低电位作用下截止。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面分别结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。
实例一
以图2a所示的移位寄存器的结构为例对其具体工作过程进行描述，其中在图2a所示的移位寄存器中，所有开关晶体管均为P型开关晶体管，各P型开关晶体管在高电位作用下截止，在低电位作用下导通；第一时钟信号CK1和第二时钟信号CK2的周期相同，占空比相同且均大于0.5以及第一时钟信号CK1在一个周期内低电位的时间段处于第二时钟信号CK2在一个周期内高电位的时间段之间；第一直流信号V1的电位为高电位，第二直流信号V2的电位为低电位；对应的输入输出时序图如图3a所示。具体地，选取如图3a所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段。
在T1阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为低电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T2阶段，前半时间阶段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T3阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T4阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
在T5阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为低电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T6阶段，前半时间阶段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实例二
以图2a所示的移位寄存器的结构为例对其具体工作过程进行描述，在实施例一的基础上将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图3b所示。具体地，选取如图3b所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32和T33三个阶段。
在T1阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T2阶段的工作过程相同，在此不作赘述。
在T3阶段，其中，在T31阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T32阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
在T33阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T4阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T5阶段的工作过程相同，在此不作赘述。
在T6阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T6阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实例三
以图2a所示的移位寄存器的结构为例对其具体工作过程进行描述，在实施例二的基础上将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图3c所示。具体地，选取如图3c所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32、T33、T34和T35五个阶段。
在T1阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T2阶段的工作过程相同，在此不作赘述。
在T3阶段，其中，在T31阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝1，CK2＝1，Input＝1。具体工作过程与实例二的T3阶段中T31阶段的工作过程相同，在此不作赘述。
在T32阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。后半时间段，CK1＝1，CK2＝1，Input＝1。具体工作过程与实例二的T3阶段中T32阶段的工作过程相同，在此不作赘述。
在T33阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。可以看出T33阶段的工作过程与T31阶段的工作过程相同。
在T34阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。可以看出T34阶段的工作过程与T32阶段的工作过程相同。
在T35阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。可以看出T35阶段的工作过程与T33阶段的工作过程相同。
在T4阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T5阶段的工作过程相同，在此不作赘述。
在T6阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝1，CK2＝1，Input＝0。具体工作过程与实例一中T6阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
通过上述实例一、实例二和实例三可以看出，本发明实施例提供的上述移位寄存器，在实例一中输入信号的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，即可输出实例二中对应时长的扫描信号，将输入信号的有效脉冲信号的时长延长两个时钟信号周期，即可输出实例三中对应时长的扫描信号，依次类推，通过延长有效脉冲信号的时间长度，可以实现与输入信号的有效脉冲信号的时间长度相同时长的扫描信号。
上述移位寄存器由于仅需八个开关晶体管就可实现通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号或级联多个移位寄存器来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
实例四
以图2b所示的移位寄存器的结构为例对其具体工作过程进行描述，其中在图2b所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；第一时钟信号CK1和第二时钟信号CK2的周期相同，占空比相同且均小于0.5以及第一时钟信号CK1在一个周期内高电位的时间段处于第二时钟信号CK2在一个周期内低电位的时间段之间；第一直流信号V1的电位为低电位，第二直流信号V2的电位为高电位；对应的输入输出时序图如图4a所示。具体地，选取如图4a所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段。
在T1阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为高电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T2阶段，前半时间阶段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T3阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
在T4阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T5阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为高电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T6阶段，前半时间阶段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实例五
以图2b所示的移位寄存器的结构为例对其具体工作过程进行描述，在实施例四的基础上将输入信号的有效脉冲信号的时长延长一个时钟信号周期,对应的输入输出时序图如图4b所示。具体地，选取如图4b所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32和T33三个阶段。
在T1阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T2阶段的工作过程相同，在此不作赘述。
在T3阶段，其中，在T31阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
在T32阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T33阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
在T4阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T5阶段的工作过程相同，在此不作赘述。
在T6阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T6阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实例六
以图2b所示的移位寄存器的结构为例对其具体工作过程进行描述，在实施例五的基础上将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图4c所示。具体地，选取如图4c所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32、T33、T34和T35五个阶段。
在T1阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T1阶段的工作过程相同，在此不作赘述。
在T2阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T2阶段的工作过程相同，在此不作赘述。
在T3阶段，其中，在T31阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。后半时间段，CK1＝0，CK2＝0，Input＝0。具体工作过程与实例五的T3阶段中T31阶段的工作过程相同，在此不作赘述。
在T32阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。后半时间段，CK1＝0，CK2＝0，Input＝0。具体工作过程与实例五的T3阶段中T32阶段的工作过程相同，在此不作赘述。
在T33阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的高电位输出状态。可以看出T33阶段的工作过程与T31阶段的工作过程相同。
在T34阶段，前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。可以看出T34阶段的工作过程与T32阶段的工作过程相同。
在T35阶段，前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。
后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，为了维持第三电容C3两端的电压差，因此第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，为了维持第一电容C1两端的电压差，因此第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差，因此第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此驱动信号输出端Output通过显示区域输出线上的电容进行保持上一时间段的低电位输出状态。可以看出T35阶段的工作过程与T33阶段的工作过程相同。
在T4阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T4阶段的工作过程相同，在此不作赘述。
在T5阶段，前半时间段，CK1＝1，CK2＝0，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T5阶段的工作过程相同，在此不作赘述。
在T6阶段，前半时间段，CK1＝0，CK2＝1，Input＝1。后半时间段，CK1＝0，CK2＝0，Input＝1。具体工作过程与实例四中T6阶段的工作过程相同，在此不作赘述。
本发明实施例提供的上述移位寄存器，在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
通过上述实例四、实例五和实例六可以看出，本发明实施例提供的上述移位寄存器，在实例四中输入信号的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，即可输出实例五中对应时长的扫描信号，将输入信号的有效脉冲信号的时长延长两个时钟信号周期，即可输出实例六中对应时长的扫描信号，依次类推，通过延长有效脉冲信号的时间长度，可以实现与输入信号的有效脉冲信号的时间长度相同时长的扫描信号。
上述移位寄存器由于仅需八个开关晶体管就可实现通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号或级联多个移位寄存器来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号Input由起始信号端STV输入，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号，Input均由其连接的上一级移位寄存器SR(n-1)的驱动信号输出端Output_n-1输入。
进一步地，在本发明实施例提供的上述栅极驱动电路中，第一时钟信号CK1、第二时钟信号CK2、第一直流信号V1和第二直流信号V2均输入各级移位寄存器中。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板(LCD)中，也可以应用于有机电致发光(OLED)显示面板中，在此不作限定。
众所周知，在现有的OLED显示面板中需要，采用的栅极驱动电路的扫描时长是固定的，针对OLED显示面板的特殊时序需求，需要OLED显示面板中的各行像素在开始扫描之后就处于发光状态，因此，采现有用的栅极驱动电路会导致显示面板中各行像素的发光时间不容易调节。
而本发明提供的上述栅极驱动电路仅需通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，因此将本发明实施例提供的上述栅极驱动电路应用于OLED显示面板中，可以通过改变输入信号的时长来控制扫描信号的时长，从而通过控制扫描时间来控制各行像素的发光时间，进而可以控制OLED显示面板的发光亮度。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。通过该栅极驱动电路为显示装置中显示面板的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。
本发明提供的上述移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块；其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位，第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。该移位寄存器通过上述五个模块的相互配合，仅需通过改变输入信号的时长就可以控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块，其中，
所述输入模块，其第一端用于接收输入信号，第二端用于接收第一时钟信号，第三端与第一节点相连；所述输入模块用于在所述第一时钟信号的电位为第一电位时将所述输入信号提供给所述第一节点；
所述第一控制模块，其第一端用于接收所述第一时钟信号，第二端用于接收第二时钟信号，第三端用于接收第一直流信号，第四端用于接收第二直流信号，第五端与所述第一节点相连，第六端与第二节点相连；所述第一控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供给所述第二节点，在所述第一时钟信号的电位为第一电位时将所述第二直流信号提供给所述第二节点，以及当所述第二节点处于浮接状态时，使所述第二端与所述第二节点之间的电压差保持为当前电压差；
所述第二控制模块，其第一端用于接收所述第二时钟信号，第二端用于接收所述第一直流信号，第三端用于接收所述第二直流信号，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与第三节点相连；所述第二控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供过所述第三节点，在所述第二时钟信号的电位和所述第二节点的电位均为第一电位时，将所述第二直流信号提供给所述第三节点，以及当所述第三节点处于浮接状态时，使所述第一端与所述第三节点之间的电压差保持为当前电压差；
所述第一输出模块，其第一端用于接收所述第二直流信号，第二端与所述第一节点相连，第三端与移位寄存器的驱动信号输出端相连；所述第一输出模块用于，在所述第一节点的电位为第一电位时，将所述第二直流信号提供给所述驱动信号输出端，以及当所述第一节点处于浮接状态时，使所述第一节点与所述驱动信号输出端之间的电压差保持为当前电压差；
所述第二输出模块，其第一端用于接收所述第一直流信号，第二端与所述第三节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第三节点的电位为第一电位时将所述第一直流信号提供给所述驱动信号输出端；
当所述输入信号的有效脉冲信号为高电位时，第一电位为低电位，所述第一直流信号为高电位，所述第二直流信号为低电位；或者，当所述输入信号的有效脉冲信号为低电位时，第一电位为高电位，所述第一直流信号为低电位，所述第二直流信号为高电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块具体包括：第二开关晶体管、第三开关晶体管和第一电容；其中，
所述第二开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述第二直流信号，漏极与所述第二节点相连；
所述第三开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第二节点相连；
所述第一电容的一端用于接收所述第二时钟信号，另一端与所述第二节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块具体包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第二电容；其中，
所述第四开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第三节点相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极用于接收所述第二直流信号，漏极与所述第六开关晶体管的源极相连；
所述第六开关晶体管的栅极用于接收所述第二时钟信号，漏极与所述第三节点相连；
所述第二电容的一端用于接收所述第二时钟信号，另一端与所述第三节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块具体包括：第七开关晶体管和第三电容；其中，
所述第七开关晶体管的栅极与所述第一节点相连，源极用于接收所述第二直流信号，漏极与所述驱动信号输出端相连；
所述第三电容的一端与所述第一节点相连，另一端与所述驱动信号输出端相连。
6.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块具体包括：第八开关晶体管；其中，
所述第八开关晶体管的栅极与所述第三节点相连，源极用于接收所述第一直流信号，漏极与所述驱动信号输出端相连。
7.如权利要求1-6任一项的移位寄存器，其特征在于，当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；
当所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
8.如权利要求7所述的移位寄存器，其特征在于，所述第一时钟信号和所述第二时钟信号的周期相同，占空比相同；
当所述输入信号的有效脉冲信号为高电位时，所述输入信号的上升沿与所述第一时钟信号的下降沿对齐，并且所述输入信号的下降沿与所述第二时钟信号的下降沿对齐，所述第一时钟信号在一个周期内低电位的时间段处于所述第二时钟信号在一个周期内高电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均大于0.5；
或者，当所述输入信号的有效脉冲信号为低电位时，所述输入信号的下降沿与所述第一时钟信号的上升沿对齐，并且所述输入信号的上升沿与所述第二时钟信号的上升沿对齐，所述第一时钟信号在一个周期内高电位的时间段处于所述第二时钟信号在一个周期内低电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均小于0.5。
9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号由起始信号端输入；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连接的上一级移位寄存器的驱动信号输出端输入。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
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