CN104134430A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：预充电模块、上拉控制模块、下拉控制模块、下拉模块和上拉模块；该移位寄存器只需通过改变输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

Description

一种移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动电路(Source Driver)、栅极驱动电路(Gate Driver)及液晶显示屏等。其中，液晶显示屏中具有像素阵列，而栅极驱动电路用以依序开启像素阵列中对应的像素行，以将数据驱动电路输出的像素数据传输至像素，进而显示待显图像。目前，栅极驱动电路多被集成于液晶显示屏内部以实现液晶显示器件的窄边框设计和节省IC成本。

随着科学技术的发展和消费者对高画质的需求，显示屏在朝着大尺寸、高分辨率和高的帧扫描频率的方向发展。然而，显示屏尺寸的增加会发生电阻电容的延迟问题，从而使得LCD在关机时在画面中会出现残影现象。而分辨率的提高和帧扫描频率的增加则会使得扫描每一像素行的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选像素行的全部充电。

目前，一般使用预充电技术来解决大尺寸显示屏电阻电容的延迟问题和实现对高分辨率和高帧扫描频率显示屏的完全充电。但是，这需要使用多个时钟控制器，并且如果相邻两像素行之间的充电时间不同，导致所需的时序控制也可能不同，并且栅极驱动电路中移位寄存器的级联关系也不同。从而导致栅极驱动技术在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度增加，生产成本增高，使得该产品不具备竞争力。

发明内容

有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用于解决现有的栅极驱动电路在大尺寸、高分辨率和高帧扫描频率的产品上的应用难度大、生产成本高的问题。

因此，本发明实施例提供了一种移位寄存器，包括：预充电模块、上拉控制模块、下拉控制模块、下拉模块和上拉模块；其中，

所述预充电模块，用于在输入信号的控制下，向上拉节点输出低电位上拉信号；在所述输入信号和第一时钟信号的控制下，向所述上拉节点输出高电位上拉信号；以及在复位信号、或所述复位信号、所述输入信号、所述第一时钟信号和第二时钟信号的控制下处于不工作状态；所述上拉节点位于连接所述预充电模块、所述上拉控制模块、所述上拉模块和所述下拉控制模块的导线上；所述第一时钟信号和所述第二时钟信号相位相反；

所述下拉控制模块，用于在所述输入信号、或所述输入信号和所述复位信号的控制下，向下拉节点输出低电位下拉信号；在所述复位信号的控制下，向所述下拉节点输出低电位下拉信号；以及在所述复位信号和所述第一时钟信号的控制下，向所述下拉节点输出高电位下拉信号，向所述上拉节点输出低电位上拉信号；所述下拉节点位于连接所述下拉控制模块和所述下拉模块的导线上；

所述上拉控制模块，用于在所述下拉节点的信号为所述低电位下拉信号时，在所述复位信号的控制下，向所述上拉节点输出高电位上拉信号；

所述上拉模块，用于在所述高电位上拉信号和高电位信号的控制下，向信号输出端输出高电位栅极驱动信号；

所述下拉模块，用于在所述高电位下拉信号和低电位信号的控制下,向所述信号输出端输出低电位栅极驱动信号；

且在所述上拉节点的信号为所述低电位上拉信号，所述下拉节点的信号为所述低电位下拉信号时，所述信号输出端输出低电位栅极驱动信号。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述预充电模块，具体包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；其中，

所述第一晶体管，其源极和栅极均与所述输入信号相连，其漏极与所述第二晶体管的源极相连；

所述第二晶体管，其漏极与所述上拉节点相连，其栅极分别与所述第三晶体管的漏极和所述第四晶体管的漏极相连；

所述第三晶体管，其源极与所述第一时钟信号相连，其栅极与所述输入信号相连；

所述第四晶体管，其源极与所述第五晶体管的漏极相连，其栅极与所述复位信号相连；

所述第五晶体管，其源极与所述第二时钟信号相连，其栅极与所述输入信号相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉控制模块，具体包括：电容；其中，

所述电容连接于所述复位信号与所述上拉节点之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉控制模块，具体包括：第六晶体管、第七晶体管和第八晶体管；其中，

所述第六晶体管，其源极与所述第一时钟信号相连，其漏极与所述下拉节点相连，其栅极与所述复位信号相连；

所述第七晶体管，其源极分别与所述第八晶体管的源极和所述低电位信号相连，其漏极与所述下拉节点相连，其栅极与所述输入信号相连；

所述第八晶体管，其漏极与所述上拉节点相连，其栅极与所述下拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块，具体包括：第九晶体管、第十晶体管和第十一晶体管；其中，

所述第九晶体管，其源极与所述高电位信号相连，其漏极分别与所述第十晶体管的漏极和所述第十一晶体管的栅极相连，其栅极与所述下拉节点相连；

所述第十晶体管，其源极分别与所述第十一晶体管的源极和所述低电位信号相连，其栅极与所述上拉节点相连；

所述第十一晶体管，其漏极与所述信号输出端相连。

或者，在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块，具体包括：第十三晶体管；其中，

所述第十三晶体管，其源极与所述低电位信号相连，其漏极与所述信号输出端相连，其栅极与所述下拉节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉模块，具体包括：第十二晶体管；其中，

所述第十二晶体管，其源极与所述高电位信号相连，其漏极与所述信号输出端相连，其栅极与所述上拉节点相连。

较佳地，在本发明实施例提供的上述移位寄存器中，所有晶体管均为N型晶体管。

相应地，本发明实施例还提供了一种栅极驱动电路，包括串联的多个本发明实例提供的上述任一种移位寄存器；

除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；所述第一级移位寄存器的输入信号由帧起始信号端输入；

所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端输出的栅极驱动信号。

相应地，本发明实施例还提供了一种显示装置，所述显示装置包含至少一个本发明实施例提供的上述任一种栅极驱动电路。

较佳地，在本发明实施例提供的上述显示装置中，所述栅极驱动电路为两个，且分别位于所述显示装置的显示区域的两侧。

较佳地，在本发明实施例提供的上述显示装置中，位于所述显示区域两侧的所述栅极驱动电路同时向所述显示装置上显示区域的栅极扫描线输出相同的栅极驱动信号。

较佳地，在本发明实施例提供的上述显示装置中，所述显示区域一侧的所述栅极驱动电路依次向所述显示装置上显示区域的奇数行的栅极扫描线输出栅极驱动信号；所述显示区域另一侧的所述栅极驱动电路依次向所述显示装置上显示区域的偶数行的栅极扫描线输出栅极驱动信号。

本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，只需通过改变输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图；

图2a至图2c分别为本发明实施例提供的移位寄存器的电路时序图；

图3a和图3b分别为本发明实施例提供的移位寄存器的具体结构示意图；

图4a为图3a所示的移位寄存器的电路时序图之一；

图4b为图3a所示的移位寄存器的电路时序图之二；

图5为本发明实施例提供的栅极驱动电路的结构示意图；

图6a和图6b分别为本发明实施例提供的栅极驱动电路的电路时序图；

图7a为本发明实施例提供的单边驱动型显示装置的栅极驱动电路的结构示意图；

图7b为本发明实施例提供的双边单驱动型显示装置的栅极驱动电路的结构示意图；

图7c为本发明实施例提供的双边双驱动型显示装置的栅极驱动电路的结构示意图；

图8a为图7a和图7c所示的显示装置的栅极驱动电路对应的电路时序图；

图8b为图7b所示的显示装置的栅极驱动电路对应的电路时序图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：预充电模块、上拉控制模块、下拉控制模块、上拉模块和下拉模块；其中，

预充电模块，用于在输入信号Input的控制下，向上拉节点PU输出低电位上拉信号；在输入信号Input和第一时钟信号CK的控制下，向上拉节点PU输出高电位上拉信号；以及在复位信号Reset、或复位信号Reset、输入信号Input、第一时钟信号CK和第二时钟信号CKB的控制下处于不工作状态；上拉节点PU位于连接预充电模块、上拉控制模块、上拉模块和下拉控制模块的导线上；第一时钟信号CK和第二时钟信号CKB相位相反；

下拉控制模块，用于在输入信号Input、或输入信号Input和复位信号Reset的控制下，向下拉节点PD输出低电位下拉信号；在复位信号Reset的控制下，向下拉节点PD输出低电位下拉信号；以及在复位信号Reset和第一时钟信号CK的控制下，向下拉节点PD输出高电位下拉信号，向上拉节点PU输出低电位上拉信号；下拉节点PD位于连接下拉控制模块和下拉模块的导线上；

上拉控制模块，用于在下拉节点PD的信号为低电位下拉信号时，在复位信号Reset的控制下，向上拉节点PU输出高电位上拉信号；

上拉模块，用于在高电位上拉信号和高电位信号VGH的控制下，向信号输出端Output输出高电位栅极驱动信号；

下拉模块，用于在高电位下拉信号和低电位信号VGL的控制下，向信号输出端Output输出低电位栅极驱动信号；

且在上拉节点PU的信号为所述低电位上拉信号，下拉节点PD的信号为低电位下拉信号时，信号输出端Output输出低电位栅极驱动信号。

本发明实施例提供的上述移位寄存器，该移位寄存器只需通过改变输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作原理进行简要介绍。

具体地，本发明实施例提供的上述移位寄存器的工作可以有六个阶段，如图2a至图2c所示，分别为：预充电阶段T1、上拉阶段T2、第一上拉节点上拉阶段T3、第二上拉节点上拉阶段T3’、下拉阶段T4、以及下拉维持阶段T5；其中，

如图2a至图2c所示，在预充电阶段T1：在输入信号Input的控制下，预充电模块向上拉节点PU输出低电位上拉信号，下拉控制模块向下拉节点PD输出低电位下拉信号；此时，在低电位上拉信号和低电位下拉信号的控制下，信号输出端Output输出低电位栅极驱动信号；

如图2a至图2c所示，在上拉阶段T2：在输入信号Input和第一时钟信号CK的控制下，预充电模块向上拉节点PU输出高电位上拉信号；在输入信号Input的控制下，下拉控制模块向下拉节点PD输出低电位下拉信号；此时，在高电位上拉信号和高电位信号VGH的控制下，上拉模块向信号输出端Output输出高电位栅极驱动信号；

如图2a至图2c所示所示，在第一上拉节点上拉阶段T3：即有复位信号Reset，没有输入信号Input的阶段，此时，在复位信号Reset的控制下，预充电模块处于不工作状态即预充电模块使上拉节点PU处于悬空状态，下拉控制模块向下拉节点PD输出低电位下拉信号；由于下拉节点PD的信号为低电位下拉信号，因此上拉控制模块在复位信号Reset的控制下，将上拉节点PU的电位拉高，使上拉节点PU输出高电位上拉信号；此时，在高电位上拉信号和高电位信号VGH的控制下，上拉模块向信号输出端Output输出高电位栅极驱动信号；

如图2b和图2c所示，在第二上拉节点上拉阶段T3’：即既有复位信号Reset，又有输入信号Input的阶段，此时，在复位信号Reset、输入信号Input、第一时钟信号CK和第二时钟信号CKB的控制下，预充电模块处于不工作状态即预充电模块使上拉节点PU处于悬空状态；在输入信号Input和复位信号Reset的控制下，下拉控制模块向下拉节点PD输出低电位下拉信号；由于下拉节点PD的信号为低电位下拉信号，因此上拉控制模块在复位信号Reset的控制下，将上拉节点PU的电位拉高，使上拉节点PU输出高电位上拉信号；此时，在高电位上拉信号和高电位信号VGH的控制下，上拉模块向信号输出端Output输出高电位栅极驱动信号；

如图2a至图2c所示，在下拉阶段T4：在复位信号Reset的控制下，预充电模块处于不工作状态即预充电模块使上拉节点PU处于悬空状态；在复位信号Reset和第一时钟信号CK的控制下，下拉控制模块向下拉节点PD输出高电位下拉信号，向上拉节点PU输出低电位上拉信号；此时，在高电位下拉信号和低电位信号VGL的控制下，下拉模块向信号输出端Output输出低电位栅极驱动信号；

如图2a至图2c所示，在下拉维持阶段T5：即既没有输入信号Input，又没有复位信号Reset的阶段，此阶段中，预充电模块，上拉控制模块和下拉控制模块均处于不工作状态、即上拉节点PU和下拉节点PD均处于悬空状态，此时上拉节点PU的信号为低电位上拉信号，下拉节点PD的信号为低电位下拉信号，在低电位上拉信号和低电位下拉信号的控制下，信号输出端Output输出低电位栅极驱动信号。

需要说明的是，本发明实施例提供的上述移位寄存器，虽然可以有六个阶段，但是由于第二上拉节点上拉阶段只有在输入输入信号Input的时间大于一个时钟周期时才会有，且当有第二上拉节点上拉阶段时，第二上拉节点上拉阶段在时序上在第一上拉节点上拉阶段之前。通过时序图可以看出上述移位寄存器，在时序图如图2a所示时，输入输入信号Input的时间较短只有一个时钟周期，信号输出端Output输出的高电位栅极驱动信号的时间也较短，等于输入输入信号Input的时间，在时序图如图2b和图2c所示时，输入输入信号Input的时间较长大于一个时钟周期，信号输出端Output输出的高电位栅极驱动信号的时间也较长，等于输入输入信号Input的时间。所以上述移位寄存器只需通过改变输入输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，预充电模块，具体可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5；其中，

第一晶体管T1，其源极和栅极均与输入信号Input相连，其漏极与第二晶体管T2的源极相连；

第二晶体管T2，其漏极与上拉节点PU相连，其栅极分别与第三晶体管T3的漏极和第四晶体管T4的漏极相连；

第三晶体管T3，其源极与第一时钟信号CK相连，其栅极与输入信号Input相连；

第四晶体管T4，其源极与第五晶体管T5的漏极相连，其栅极与复位信号Reset相连；

第五晶体管T5，其源极与第二时钟信号CKB相连，其栅极与输入信号Input相连。

以上仅是举例说明移位寄存器中预充电模块的具体结构，在具体实施时，预充电模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，上拉控制模块，具体可以包括：电容C1；其中，

电容C1连接于复位信号Reset与上拉节点PU之间。

以上仅是举例说明移位寄存器中上拉控制模块的具体结构，在具体实施时，上拉控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，下拉控制模块，具体可以包括：第六晶体管T6、第七晶体管T6和第八晶体管T8；其中，

第六晶体管T6，其源极与第一时钟信号CK相连，其漏极与下拉节点PD相连，其栅极与复位信号Reset相连；

第七晶体管T7，其源极分别与第八晶体管T8的源极和低电位信号VGL相连，其漏极与下拉节点PD相连，其栅极与输入信号Input相连；

第八晶体管T8，其漏极与上拉节点PU相连，其栅极与下拉节点PD相连。

以上仅是举例说明移位寄存器中下拉控制模块的具体结构，在具体实施时，下拉控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，上拉模块，具体可以包括：第十二晶体管T12；其中，

第十二晶体管T12，其源极与高电位信号VGH相连，其漏极与信号输出端Output相连，其栅极与上拉节点PU相连。

以上仅是举例说明移位寄存器中上拉模块的具体结构，在具体实施时，上拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，为了便于实施，在本发明实施例提供的上述移位寄存器中，如图3a所示，下拉模块，具体可以包括：第九晶体管T9、第十晶体管T10和第十一晶体管T11；其中，

第九晶体管T9，其源极与高电位信号VGH相连，其漏极分别与第十晶体管T10的漏极和第十一晶体管T11的栅极相连，其栅极与下拉节点PD相连；

第十晶体管T10，其源极分别与第十一晶体管T11的源极和低电位信号VGL相连，其栅极与上拉节点PU相连；

第十一晶体管T11，其漏极与信号输出端Output相连。

或者，较佳地，为了简化电路结构，在本发明实施例提供的上述移位寄存器中，如图3b所示，下拉模块，具体可以包括：第十三晶体管T13；其中，

第十三晶体管T13，其源极与低电位信号VGL相连，其漏极与信号输出端Output相连，其栅极与下拉节点PD相连。

以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，晶体管一般均采用相同材质的晶体管，在具体实施时，上述所有晶体管均采用N型晶体管。各N型晶体管在低电平作用下截止，在高电平作用下导通。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面结合图3a所示的移位寄存器以及分别以图4a和图4b所示的图3a的输入输出时序图为例对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电平信号，0表示低电平信号。

实例一：

以图4a所示的输入输出时序图为例对图3a所示的移位寄存器的工作过程作以描述，具体地，选取如图4a所示的输入输出时序图中的T1～T5五个阶段。

在T1阶段，Input＝1，Reset＝0，CK＝0，CKB＝1。由于Input＝1，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7导通，下拉节点PD的信号为低电位上拉信号，第八晶体管T8截止；由于Reset＝0，因此第四晶体管T4和第六晶体管T6截止；由于CK＝0，因此A点的电位为低电位，第二晶体管T2截止，上拉节点PU的信号为低电位上拉信号；由于上拉节点PU的信号为低电位上拉信号，因此第十晶体管T10和第十二晶体管T12截止；由于下拉节点PD的信号为低电位上拉信号，因此第九晶体管T9和第十一晶体管T11截止；由于第十一晶体管T11和第十二晶体管T12均截止，因此信号输出端Output输出低电位栅极驱动信号。

在T2阶段，Input＝1，Reset＝0，CK＝1，CKB＝0。由于Input＝1，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7导通，下拉节点PD的信号为低电位上拉信号，第八晶体管T8截止；由于Reset＝0，因此第四晶体管T4和第六晶体管T6截止；由于CK＝1，因此A点的电位为高电位，第二晶体管T2导通，上拉节点PU的信号为高电位上拉信号；由于上拉节点PU的信号为高电位上拉信号，第十晶体管T10和第十二晶体管T12导通；由于下拉节点PD的信号为低电位上拉信号，因此第九晶体管T9和第十一晶体管T11截止；由于第十一晶体管T11截止，第十二晶体管T12导通，因此信号输出端Output输出高电位栅极驱动信号。

在T3阶段，Input＝0，Reset＝1，CK＝0，CKB＝1。由于Input＝0，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7截止；由于Reset＝1，因此第四晶体管T4和第六晶体管T6导通；由于第三晶体管T3和第五晶体管T5截止，因此A点的电位为低电位，第二晶体管T2截止，使上拉节点PU处于悬空状态；由于Reset＝1，根据电容C1的自举作用，上拉节点PU的电位被进一步拉高，使上拉节点PU输出高电位上拉信号；由于CK＝0，因下拉节点PD的信号为低电位下拉信号，第八晶体管T8截止；由于上拉节点PU的信号为高电位上拉信号，第十晶体管T10和第十二晶体管T12导通；由于下拉节点PD的信号为低电位上拉信号，因此第九晶体管T9和第十一晶体管T11截止；由于第十一晶体管T11截止，第十二晶体管T12导通，因此信号输出端Output输出高电位栅极驱动信号。

在T4阶段，Input＝0，Reset＝1，CK＝1，CKB＝0。由于Input＝0，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7截止；由于Reset＝1，因此第四晶体管T4和第六晶体管T6导通；由于第三晶体管T3和第五晶体管T5截止，因此A点的电位为低电位，第二晶体管T2截止；由于CK＝1，因此下拉节点PD的信号为高电位下拉信号；由于下拉节点PD的信号为高电位下拉信号，因此第八晶体管T8和第九晶体管T9导通，上拉节点PU的信号为低电位上拉信号，第十晶体管T10和第十二晶体管T12截止；由于第九晶体管T9导通，第十晶体管T10截止，第十一晶体管T11导通；由于第十一晶体管T11导通，第十二晶体管T12截止，因此信号输出端Output输出低电位栅极驱动信号。

在T5阶段，Input＝0，Reset＝0。由于Input＝0，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7截止；由于Reset＝0，因此第四晶体管T4和第六晶体管T6截止；由于第三晶体管T3和第五晶体管T5截止，因此A点的电位为低电位，第二晶体管T2截止，此阶段，不管是CK＝1，CKB＝0，还是CK＝0，CKB＝1，下拉节点PD的信号都为低电位下拉信号，上拉节点PU的信号都为低电位下拉信号；由于上拉节点PU的信号为低电位上拉信号，因此第十晶体管T10和第十二晶体管T12截止；由于下拉节点PD的信号为低电位上拉信号，因此第八晶体管T8、第九晶体管T9和第十一晶体管T11截止；由于第十一晶体管T11和第十二晶体管T12均截止，因此信号输出端Output输出低电位栅极驱动信号。

实例二：

以图4b所示的输入输出时序图为例对图3a所示的移位寄存器的工作过程作以描述，具体地，选取如图4b所示的输入输出时序图中的T1、T2、T3’、T4和T5五个阶段。

在T1阶段，Input＝1，Reset＝0，CK＝0，CKB＝1。具体工作过程与实例一中T1阶段相同。

在T2阶段，Input＝1，Reset＝0，CK＝1，CKB＝0。具体工作过程与实例一中T2阶段相同。

在T3’阶段，Input＝1，Reset＝1。由于Input＝1，因此第一晶体管T1、第三晶体管T3、第五晶体管T5和第七晶体管T7导通；由于Reset＝1，因此第四晶体管T4和第六晶体管T6导通；由于第三晶体管T3、第四晶体管T4和第五晶体管T5均导通，CK和CKB的共同作用，因此不管是在CK＝1，CKB＝0的阶段，还是在CK＝0，CKB＝1的阶段，A点的电位都为低电位，第二晶体管T2截止，使上拉节点PU处于悬空状态；由于Reset＝1，根据电容C1的自举作用，上拉节点PU的电位被进一步拉高，使上拉节点PU输出高电位上拉信号；由于第七晶体管导通，因下拉节点PD的信号为低电位下拉信号，第八晶体管T8截止；由于上拉节点PU的信号为高电位上拉信号，第十晶体管T10和第十二晶体管T12导通；由于下拉节点PD的信号为低电位上拉信号，因此第九晶体管T9和第十一晶体管T11截止；由于第十一晶体管T11截止，第十二晶体管T12导通，因此信号输出端Output输出高电位栅极驱动信号。

在T3阶段，Input＝0，Reset＝1，CK＝0，CKB＝1。具体工作过程与实例一中T3阶段相同。

在T4阶段，Input＝0，Reset＝1，CK＝1，CKB＝0。具体工作过程与实例一中T4阶段相同。

在T5阶段，Input＝0，Reset＝0。具体工作过程与实例一中T5阶段相同。

通过上述实例一和实例二可以看出本发明实施例提供的上述移位寄存器，只需通过改变Input的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图5所示，包括串联的多个本发明实例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的上一级移位寄存器SR(n-1)输入复位信号Reset；除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的下一级移位寄存器SR(n+1)输入输入信号Input，第一级移位寄存器SR(1)的输入信号Input由帧起始信号STV端输入；

栅极驱动电路顺序地输出各级移位寄存器SR(N)的信号输出端Output_n输出的栅极驱动信号。

进一步地，在本发明实施例提供的上述栅极驱动电路中，第一时钟信号CK、第二时钟信号CKB、低电位信号VGL和高电位信号VGH均输入各级移位寄存器中。

具体地，以实例一和实例二中的移位寄存器及其时序图为例，对应的本发明实施例提供的栅极驱动电路的时序图分别如图6a和图6b所示。从图6a和图6b可以看出，本发明实施提供的栅极驱动电路，由于构成栅极驱动电路的各移位寄存器单元只需通过改变Input的时间即改变帧起始信号STV端输入的帧起始信号STV的时间，就可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此上述栅极驱动电路可以，有效解决大尺寸、超高分辨率和高帧扫描频率产品栅极驱动难度大的问题，从而可以降低生产成本和提高产品竞争力。

需要说明的是，本实施例提供的栅极驱动电路，其输出的栅极驱动信号中高电位栅极驱动信号为有效的脉冲信号，当显示装置中与栅极扫描线电连接的各薄膜晶体管(Thin Film Transistor，TFT)的开启需要低电平信号时，可以使各移位寄存器的输出端Output_1至Output_N输出的栅极驱动信号在输入到各栅极扫描线之前均由反相器进行反相，以向各条栅极扫描线提供以低电位栅极驱动信号为有效的脉冲信号。若显示装置中栅极扫描线电连接的各TFT的开启需要高电平信号时，则不需要对输出端Output_1至Output_N输出的栅极驱动信号进行反相。

基于同一发明构思，本发明实施例还提供了一种显示装置，该显示装置包含至少一个本发明实施例提供的上述任一种栅极驱动电路。

较佳地，本发明实施例提供的上述显示装置可以是单边驱动型显示装置，如图7a所示，栅极驱动电路中的各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别对应显示装置上对应行的栅极扫描线GL_n，栅极驱动电路依次向显示装置上的各栅极扫描线GL_n输出的栅极驱动信号，对应的时序图可以如图8a所示，具体时序图不限于此，只是以图8a为例示意。

当然较佳地，本发明实施例提供的上述显示装置也可以是双边驱动型显示装置。当本发明实施例提供的上述显示装置为双边驱动型显示装置时，栅极驱动电路为两个，且分别位于显示装置的显示区域的两侧。

具体地，当本发明实施例提供的上述显示装置为双边驱动型显示装置时，可以为双边单驱动型，如图7b所示，位于显示区域A一侧的栅极驱动电路中各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别对应显示装置上显示区域A的奇数行的一条栅极扫描线GL_2n-1，位于显示区域A另一侧的栅极驱动电路中各级移位寄存器SR(n)的信号输出端Output_n均分别对显示装置上显示区域A的偶数行的一条栅极扫描线GL_2n，显示区域A一侧的栅极驱动电路依次向奇数行的栅极扫描线GL_2n-1输出栅极驱动信号，显示区域A另一侧的栅极驱动电路依次向偶数行的栅极扫描线GL_2n输出栅极驱动信号。对应的时序图可以如图8b所示，具体时序图不限于此，只是以图8b为例示意。

具体地，当本发明实施例提供的上述显示装置为双边驱动型显示装置时，还可以为双边双驱动型，如图7c所示，位于显示区域A两侧的栅极驱动电路中的各级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)均分别对应显示装置上显示区域A的一条栅极扫描线GL_n，显示区域A两侧的栅极驱动电路同时向显示装置上的栅极扫描线GL_n输出相同的栅极驱动信号。对应的时序图可以如图8a所示，具体时序图不限于此，只是以图8a为例示意。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，包括：预充电模块、上拉控制模块、下拉控制模块、下拉模块和上拉模块；该移位寄存器只需通过改变输入信号的时间即可以实现对栅极扫描线进行充电时间的改变，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。从而可以实现在大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低实现大尺寸、超高分辨率和高帧扫描频率窄边框产品栅极驱动的难度，从而降低生产成本和提高产品竞争力。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器，其特征在于，包括：预充电模块、上拉控制模块、下拉控制模块、下拉模块和上拉模块；其中，

所述预充电模块，用于在输入信号的控制下，向上拉节点输出低电位上拉信号；在所述输入信号和第一时钟信号的控制下，向所述上拉节点输出高电位上拉信号；以及在复位信号、或所述复位信号、所述输入信号、所述第一时钟信号和第二时钟信号的控制下处于不工作状态；所述上拉节点位于连接所述预充电模块、所述上拉控制模块、所述上拉模块和所述下拉控制模块的导线上；所述第一时钟信号和所述第二时钟信号相位相反；

所述下拉控制模块，用于在所述输入信号、或所述输入信号和复位信号的控制下，向下拉节点输出低电位下拉信号；在所述复位信号的控制下，向所述下拉节点输出低电位下拉信号；以及在所述复位信号和所述第一时钟信号的控制下，向所述下拉节点输出高电位下拉信号，向所述上拉节点输出低电位上拉信号；所述下拉节点位于连接所述下拉控制模块和所述下拉模块的导线上；

所述上拉控制模块，用于在所述下拉节点的信号为所述低电位下拉信号时，在所述复位信号的控制下，向所述上拉节点输出高电位上拉信号；

所述上拉模块，用于在所述高电位上拉信号和高电位信号的控制下，向信号输出端输出高电位栅极驱动信号；

所述下拉模块，用于在所述高电位下拉信号和低电位信号的控制下,向所述信号输出端输出低电位栅极驱动信号；

且在所述上拉节点的信号为所述低电位上拉信号，所述下拉节点的信号为所述低电位下拉信号时，所述信号输出端输出低电位栅极驱动信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述预充电模块，具体包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；其中，

所述第一晶体管，其源极和栅极均与所述输入信号相连，其漏极与所述第二晶体管的源极相连；

所述第二晶体管，其漏极与所述上拉节点相连，其栅极分别与所述第三晶体管的漏极和所述第四晶体管的漏极相连；

所述第三晶体管，其源极与所述第一时钟信号相连，其栅极与所述输入信号相连；

所述第四晶体管，其源极与所述第五晶体管的漏极相连，其栅极与所述复位信号相连；

所述第五晶体管，其源极与所述第二时钟信号相连，其栅极与所述输入信号相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述上拉控制模块，具体包括：电容；其中，

所述电容连接于所述复位信号与所述上拉节点之间。

4.如权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块，具体包括：第六晶体管、第七晶体管和第八晶体管；其中，

所述第六晶体管，其源极与所述第一时钟信号相连，其漏极与所述下拉节点相连，其栅极与所述复位信号相连；

所述第七晶体管，其源极分别与所述第八晶体管的源极和所述低电位信号相连，其漏极与所述下拉节点相连，其栅极与所述输入信号相连；

所述第八晶体管，其漏极与所述上拉节点相连，其栅极与所述下拉节点相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块，具体包括：第九晶体管、第十晶体管和第十一晶体管；其中，

所述第九晶体管，其源极与所述高电位信号相连，其漏极分别与所述第十晶体管的漏极和所述第十一晶体管的栅极相连，其栅极与所述下拉节点相连；

所述第十晶体管，其源极分别与所述第十一晶体管的源极和所述低电位信号相连，其栅极与所述上拉节点相连；

所述第十一晶体管，其漏极与所述信号输出端相连。

6.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块，具体包括：第十三晶体管；其中，

所述第十三晶体管，其源极与所述低电位信号相连，其漏极与所述信号输出端相连，其栅极与所述下拉节点相连。

7.如权利要求1所述的移位寄存器，其特征在于，所述上拉模块，具体包括：第十二晶体管；其中，

所述第十二晶体管，其源极与所述高电位信号相连，其漏极与所述信号输出端相连，其栅极与所述上拉节点相连。

8.如权利要求1-7任一项所述的移位寄存器，其特征在于，所有晶体管均为N型晶体管。

9.一种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-8任一项所述的移位寄存器；

除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；所述第一级移位寄存器的输入信号由帧起始信号端输入；

所述栅极驱动电路顺序地输出各级移位寄存器的信号输出端输出的栅极驱动信号。

10.一种显示装置，其特征在于，所述显示装置包含至少一个如权利要求9所述的栅极驱动电路。

11.如权利要求10所述的显示装置，其特征在于，所述栅极驱动电路为两个，且分别位于所述显示装置的显示区域的两侧。

12.如权利要求11所述的显示装置，其特征在于，位于所述显示区域两侧的所述栅极驱动电路同时向所述显示装置上显示区域的栅极扫描线输出相同的栅极驱动信号。

13.如权利要求12所述的显示装置，其特征在于：

所述显示区域一侧的所述栅极驱动电路依次向所述显示装置上显示区域的奇数行的栅极扫描线输出栅极驱动信号；

所述显示区域另一侧的所述栅极驱动电路依次向所述显示装置上显示区域的偶数行的栅极扫描线输出栅极驱动信号。