WO2017045390A1 - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器、栅极驱动电路及显示装置 Download PDF

Info

Publication number
WO2017045390A1
WO2017045390A1 PCT/CN2016/077294 CN2016077294W WO2017045390A1 WO 2017045390 A1 WO2017045390 A1 WO 2017045390A1 CN 2016077294 W CN2016077294 W CN 2016077294W WO 2017045390 A1 WO2017045390 A1 WO 2017045390A1
Authority
WO
WIPO (PCT)
Prior art keywords
node
signal
switching transistor
potential
turned
Prior art date
Application number
PCT/CN2016/077294
Other languages
English (en)
French (fr)
Inventor
马占洁
Original Assignee
京东方科技集团股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司 filed Critical 京东方科技集团股份有限公司
Priority to US15/320,534 priority Critical patent/US10102919B2/en
Priority to EP16808896.1A priority patent/EP3355309B1/en
Publication of WO2017045390A1 publication Critical patent/WO2017045390A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G09G2320/0633—Adjustment of display parameters for control of overall brightness by amplitude modulation of the brightness of the illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G09G2320/064—Adjustment of display parameters for control of overall brightness by time modulation of the brightness of the illumination source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present disclosure relates to a shift register, a gate drive circuit, and a display device.
  • a gate driver circuit (GOA) technology integrates a TFT (Thin Film Transistor) gate switch circuit on an array substrate of a display panel to form a scan driving of the display panel, thereby eliminating the gate Bonding area of the integrated circuit (IC) and the wiring space of the fan-out area, thereby not only reducing the product cost in terms of material cost and manufacturing process, but also enabling the display panel Achieve the aesthetic design of both sides of the symmetry and narrow border.
  • this integrated process also eliminates the bonding process of the gate scan line direction, thereby increasing throughput and yield.
  • the GOA circuit is generally composed of a plurality of cascaded shift registers, wherein the drive signal output ends of the shift registers of the stages correspond to a gate line for sequentially setting the gate lines in the scanning direction.
  • the scan duration for each row of gate lines is fixed. Therefore, the above GOA circuit is not applicable to a display device which needs to adjust the scanning duration of each row of gate lines depending on the situation.
  • the present disclosure provides a shift register, a gate driving circuit and a display device, which can adjust the length of the output scan signal by changing the duration of the input signal without inputting too many clock signals, thereby solving the problem in the GOA circuit.
  • the process is complicated due to the use of multiple clock control signals to adjust the scanning duration of the gate lines.
  • an embodiment of the present disclosure provides a shift register including: an input module, a first control module, a second control module, a first output module, and a second output module.
  • the first end of the input module is configured to receive an input signal, the second end thereof is configured to receive a first clock signal, and the third end thereof is coupled to the first node.
  • the input module is configured to provide the input signal to the first node when a potential of the first clock signal is a first potential.
  • the first end of the first control module is configured to receive the first clock signal, the second end is configured to receive the second clock signal, the third end is configured to receive the first DC signal, and the fourth end is configured to receive the first DC signal Receiving the second DC signal, the fifth end thereof is connected to the first node, and the sixth end thereof is connected to the second node.
  • the first control module is configured to provide the first DC signal to the second node when a potential of the first node is a first potential, where a potential of the first clock signal is first Supplying the second DC signal to the second node at a potential, and causing a voltage between the second terminal and the second node when the second node is in a floating state The difference remains at the current voltage difference.
  • the first end of the second control module is configured to receive the second clock signal, the second end is configured to receive the first DC signal, and the third end is configured to receive the second DC signal, where The fourth end is connected to the first node, the fifth end is connected to the second node, and the sixth end is connected to the third node.
  • the second control module is configured to provide the first DC signal through the third node when the potential of the first node is a first potential, the potential of the second clock signal, and the Providing the second DC signal to the third node when the potential of the second node is the first potential, and causing the first end and the first when the third node is in the floating state
  • the voltage difference between the three nodes remains at the current voltage difference.
  • the first end of the first output module is configured to receive the second DC signal, the second end of which is connected to the first node, and the third end of which is connected to the driving signal output end of the shift register.
  • the first output module is configured to: when the potential of the first node is a first potential, provide the second DC signal to the driving signal output end, and when the first node is in a floating state And maintaining a voltage difference between the first node and the output of the driving signal as a current voltage difference.
  • the first end of the second output module is configured to receive the first DC signal, the second end thereof is connected to the third node, and the third end thereof is connected to the driving signal output end.
  • the second output module is configured to provide the first DC signal to the driving signal output end when a potential of the third node is a first potential.
  • the effective pulse signal of the input signal when the effective pulse signal of the input signal is high, the first potential is low, the first DC signal is high, and the second DC signal is low; or When the effective pulse signal of the input signal is low, the first potential is high, the first DC signal is low, and the second DC signal is high.
  • the input module includes a first switching transistor, wherein a gate of the first switching transistor is configured to receive the first clock signal, a source is used to receive the input signal, and a drain The first node is connected.
  • the first control module includes a second switching transistor, a third switching transistor, and a first capacitor, wherein
  • a gate of the second switching transistor is configured to receive the first clock signal, a source is used to receive the second DC signal, and a drain is connected to the second node;
  • a gate of the third switching transistor is connected to the first node, a source is configured to receive the first DC signal, and a drain is connected to the second node;
  • One end of the first capacitor is for receiving the second clock signal, and the other end is connected to the second node.
  • the second control module includes a fourth switching transistor, a fifth switching transistor, a sixth switching transistor, and a second capacitor, where
  • a gate of the fourth switching transistor is connected to the first node, a source is configured to receive the first DC signal, and a drain is connected to the third node;
  • a gate of the fifth switching transistor is connected to the second node, a source is configured to receive the second DC signal, and a drain is connected to a source of the sixth switching transistor;
  • a gate of the sixth switching transistor is configured to receive the second clock signal, and a drain is connected to the third node;
  • One end of the second capacitor is for receiving the second clock signal, and the other end is connected to the third node.
  • the first output module includes a seventh switching transistor and a third capacitor, wherein
  • a gate of the seventh switching transistor is connected to the first node, a source is configured to receive the second DC signal, and a drain is connected to the output end of the driving signal;
  • One end of the third capacitor is connected to the first node, and the other end is connected to the driving signal Connected to the end.
  • the second output module includes an eighth switching transistor, wherein a gate of the eighth switching transistor is connected to the third node, and a source is configured to receive the first DC signal, A drain is connected to the output of the drive signal.
  • all of the switching transistors are P-type switching transistors; when the effective pulse signal of the input signal is low, all switching transistors are N Switching transistor.
  • the first clock signal and the second clock signal have the same period and the duty ratio is the same;
  • a valid pulse signal of the input signal When a valid pulse signal of the input signal is high, a rising edge of the input signal is aligned with a falling edge of the first clock signal, and a falling edge of the input signal and a falling of the second clock signal In alignment, a period of low potential in one period of the first clock signal is between periods of high potential in one period of the second clock signal, and the first clock signal and the first The duty ratio of the two clock signals is greater than 0.5;
  • the effective pulse signal of the input signal when the effective pulse signal of the input signal is low, the falling edge of the input signal is aligned with the rising edge of the first clock signal, and the rising edge of the input signal and the second clock signal The rising edge is aligned, a period of high potential in one cycle of the first clock signal is between a period of low potential in one cycle of the second clock signal, and the first clock signal and The duty ratio of the second clock signal is less than 0.5.
  • an embodiment of the present disclosure further provides a gate driving circuit, including any one of the plurality of shift registers provided by the embodiments of the present disclosure, wherein
  • the input signal of the first stage shift register is input by the start signal terminal;
  • the input signals of the remaining shift registers are input by the drive signal output of the upper shift register connected thereto.
  • an embodiment of the present disclosure further provides a display device including any of the gate driving circuits provided by the embodiments of the present disclosure.
  • the shift register includes an input module, a first control module, a second control module, a first output module, and a second output module, wherein the input module adjusts the first node by using the input signal and the first clock signal a potential, the first control module adjusts a potential of the second node by using the first clock signal, the second clock signal, the first DC signal, the second DC signal, and the first node, The second control module adjusts the potential of the third node by using the second clock signal, the first DC signal, the second DC signal, the first node, and the second node, where the first output module passes the second DC signal and the first node The potential of the output of the driving signal is adjusted, and the second output module adjusts the potential of the output of the driving signal through the first DC signal and the second node.
  • the shift register provided by the present disclosure can control the duration of the scan signal outputted by the drive signal output terminal only by changing the duration of the input signal without changing the clock signal, modifying the circuit, or changing the process. Therefore, the shift register provided by the present disclosure can reduce the difficulty of the gate driving circuit and reduce the complexity of the process, compared to the manner in which a plurality of clock control signals are used to control the duration of the scan signal outputted by the driving signal output terminal. cut costs.
  • FIG. 1 is a schematic structural diagram of a shift register according to an embodiment of the present disclosure
  • 2a is a schematic structural diagram of a shift register according to an embodiment of the present disclosure
  • 2b is a schematic structural diagram of a shift register according to an embodiment of the present disclosure.
  • 3a to 3c are circuit timing diagrams of the shift register shown in Fig. 2a, respectively;
  • 4a to 4c are circuit timing diagrams of the shift register shown in Fig. 2b, respectively;
  • FIG. 5 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present disclosure.
  • FIG. 1 schematically shows a shift register provided by an embodiment of the present disclosure, which includes an input module 1, a first control module 2, a second control module 3, a first output module 4, and a second output module 5.
  • the first end of the input module 1 is for receiving the input signal Input, the second end is for receiving the first clock signal CK1, and the third end is connected with the first node A.
  • the input module 1 can supply the input signal Input to the first node A when the potential of the first clock signal CK1 is at the first potential.
  • the first end of the first control module 2 is configured to receive the first clock signal CK1, the second end is configured to receive the second clock signal CK2, the third end is configured to receive the first DC signal V1, and the fourth end is configured to receive the first
  • the second DC signal V2 has a fifth end connected to the first node A and a sixth end connected to the second node B.
  • the first control module 2 can raise the first DC signal V1 when the potential of the first node A is the first potential Supplying the second node B, providing the second DC signal V2 to the second node B when the potential of the first clock signal CK1 is the first potential, and causing the first control module 2 when the second node B is in the floating state
  • the voltage difference between the second end and the second node B remains at the current voltage difference.
  • the first end of the second control module 3 is configured to receive the second clock signal CK2, the second end is configured to receive the first DC signal V1, and the third end is configured to receive the second DC signal V2, the fourth end and the first node A is connected, the fifth end is connected to the second node B, and the sixth end is connected to the third node C.
  • the second control module 3 can provide the first DC signal V1 to the third node C when the potential of the first node A is the first potential, and the potential of the second clock signal CK2 and the potential of the second node B are both At a potential, the second DC signal V2 is supplied to the third node C, and when the third node C is in the floating state, the voltage difference between the first end and the third node C of the second control module 3 is maintained. For the current voltage difference.
  • the first end of the first output module 4 is configured to receive the second DC signal V2, the second end is connected to the first node A, and the third end is connected to the driving signal output terminal Output of the shift register.
  • the first output module 4 can provide the second DC signal V2 to the driving signal output terminal Output when the potential of the first node A is the first potential, and make the first node A when the first node A is in the floating state. The voltage difference from the drive signal output Output remains at the current voltage difference.
  • the first end of the second output module 5 is configured to receive the first DC signal V1, the second end is connected to the third node C, and the third end is connected to the output of the driving signal.
  • the second output module 4 can supply the first DC signal V1 to the driving signal output terminal Output when the potential of the third node C is the first potential.
  • the first potential may be a low potential
  • the first DC signal V1 may be a high potential
  • the second DC signal V2 may be a low potential
  • the first potential may be high
  • the first DC signal V1 may be low
  • the second DC signal V2 may be high.
  • the shift register includes an input module, a first control module, a second control module, a first output module, and a second output module, wherein the input module adjusts a potential of the first node by using an input signal and a first clock signal, first The control module adjusts the potential of the second node by using the first clock signal, the second clock signal, the first DC signal, the second DC signal, and the first node, and the second control module passes the second clock signal and the first DC signal a second DC signal, a first node, and a second node to adjust a potential of the third node, wherein the first output module is modulated by the second DC signal and the first node The potential of the driving signal output terminal, the second output module adjusts the potential of the driving signal output terminal through the first DC signal and the second node.
  • the shift register of the shift register of the embodiment of the present disclosure can control the duration of the scan signal outputted by the drive signal output terminal only by changing the duration of the input signal without changing the clock signal, modifying the circuit, or changing the process. Therefore, the shift register of the embodiment of the present disclosure can reduce the difficulty of the gate driving circuit and reduce the complexity of the process, compared to the manner in which a plurality of clock control signals are used to control the duration of the scan signal outputted by the driving signal output terminal. Thereby reducing costs.
  • the periods of the first clock signal and the second clock signal may be the same, and the duty ratios may be the same.
  • the first clock signal is The period of the low potential in one period is between the periods in which the second clock signal is high in one period, and the duty ratios of the first clock signal and the second clock signal are both greater than 0.5.
  • the first clock signal is The period of the high potential in one period is between the periods in which the second clock signal is low in one period, and the duty ratios of the first clock signal and the second clock signal are both less than 0.5.
  • the input module 1 may include a first switching transistor M1, wherein the gate of the first switching transistor M1 is used to receive the first clock.
  • the signal CK1 the source is used to receive the input signal Input, and the drain is connected to the first node A.
  • the first switching transistor M1 in the case where the effective pulse signal of the input signal Input is high, the first switching transistor M1 may be a P-type transistor. As shown in FIG. 2b, in the case where the effective pulse signal of the input signal Input is low, the first switching transistor M1 may be an N-type transistor.
  • the type of the switching transistor is not limited herein.
  • the input signal Input is supplied to the first node A.
  • the above is only an example of the structure of the input module in the shift register.
  • the structure of the input module is not limited to the above configuration, and may be other structures, which are not limited herein.
  • the first control module 2 may include a second switching transistor M2, a third switching transistor M3, and a first capacitor C1.
  • the gate of the second switching transistor M2 is for receiving the first clock signal CK1, the source is for receiving the second DC signal V2, and the drain is connected to the second node B.
  • the gate of the third switching transistor M3 is connected to the first node A, the source is for receiving the first DC signal V1, and the drain is connected to the second node B.
  • One end of the first capacitor C1 is for receiving the second clock signal CK2, and the other end is connected to the second node B.
  • both the second switching transistor M2 and the third switching transistor M3 may be P-type transistors.
  • both the second switching transistor M2 and the third switching transistor M3 may be N-type transistors.
  • the type of the switching transistor is not limited herein.
  • the second switching transistor M2 When the second switching transistor M2 is in an on state under the control of the first clock signal CK1, the second DC signal V2 is supplied to the second node B, and when the third switching transistor M3 is under the potential control of the first node A In the on state, the second DC signal V2 is supplied to the second node B.
  • the drain of the second switching transistor M2 When the second node B is in the floating state, the drain of the second switching transistor M2 is made according to the bootstrap action of the first capacitor C1. The voltage difference between the two nodes B remains the voltage difference of the previous period.
  • the above is only an example of the structure of the first control module in the shift register.
  • the structure of the first control module is not limited to the above structure, and may be other structures, which are not limited herein.
  • the second control module 3 may include a fourth switching transistor M4, a fifth switching transistor M5, a sixth switching transistor M6, and a second capacitor C2.
  • the gate of the fourth switching transistor M4 is connected to the first node A, the source is for receiving the first DC signal V1, and the drain is connected to the third node C.
  • the gate of the fifth switching transistor M5 is connected to the second node B, the source is for receiving the second DC signal V2, and the drain is connected to the source of the sixth switching transistor M6.
  • the gate of the sixth switching transistor M6 is for receiving the second clock signal CK2, and the drain is connected to the third node C.
  • One end of the second capacitor C2 is for receiving the second clock signal CK2, and the other end is connected to the third node C.
  • the fourth switching transistor M4, the fifth switching transistor M5, and the sixth switching transistor M6 may each be a P-type transistor.
  • the fourth switching transistor M4, the fifth switching transistor M5, and the sixth switching transistor M6 may each be an N-type transistor.
  • the type of the switching transistor is not limited herein.
  • the fourth switching transistor M4 When the fourth switching transistor M4 is in an on state under the control of the potential of the first node A, the first DC signal V1 is supplied to the third node C, and when the fifth switching transistor M5 is at the potential of the second node B Under control, and the sixth switching transistor M6 is in an on state under the control of the second clock signal CK2, the second DC signal V2 is supplied to the third node C, and when the third node C is in the floating state, according to the The bootstrap action of the second capacitor C2 maintains the voltage difference between the drain of the sixth switching transistor M6 and the third node C as the voltage difference of the previous period.
  • the above is only an example of the structure of the second control module in the shift register.
  • the structure of the second control module is not limited to the above structure, and may be other structures, which are not limited herein.
  • the first output module 4 may include a seventh switching transistor M7 and a third capacitor C3.
  • the gate of the seventh switching transistor M7 is connected to the first node A, the source is for receiving the second DC signal V2, and the drain is connected to the driving signal output terminal Output.
  • One end of the third capacitor C3 is connected to the first node A, and the other end is connected to the drive signal output terminal Output.
  • the seventh switching transistor M7 may be a P-type transistor. As shown in FIG. 2b, in the case where the effective pulse signal of the input signal Input is low, the seventh switching transistor M7 may be an N-type transistor.
  • the type of the switching transistor is not limited herein.
  • the seventh switching transistor M7 When the seventh switching transistor M7 is in an on state under the control of the potential of the first node A, the second DC signal V2 is supplied to the driving signal output terminal Output, when the first node A is in the floating state, according to the third
  • the bootstrap action of the capacitor C3 maintains the voltage difference between the first node A and the drive signal output terminal and the voltage difference of the previous period.
  • the above is only an example to illustrate the structure of the first output module in the shift register, the first output module
  • the structure is not limited to the above structure, and may be other structures, which are not limited herein.
  • the second output module 5 may include an eighth switching transistor M8, wherein the gate of the eighth switching transistor M8 is connected to the third node C, and the source is used to receive the first
  • the DC signal V1 has a drain connected to the output terminal Output.
  • the eighth switching transistor M8 may be a P-type transistor. As shown in FIG. 2b, in the case where the effective pulse signal of the input signal Input is low, the eighth switching transistor M8 may be an N-type transistor.
  • the type of the switching transistor is not limited herein.
  • the eighth switching transistor M8 When the eighth switching transistor M8 is in an on state under the control of the potential of the third node C, the first DC signal V1 is supplied to the driving signal output terminal Output.
  • the above is only an example of the structure of the second output module in the shift register.
  • the structure of the second output module is not limited to the above structure, and may be other structures, which are not limited herein.
  • all the switching transistors may use switching transistors of the same material, wherein, in the case that the effective pulse signal of the input signal is high, as shown in FIG. 2a All switching transistors may be P-type transistors, and the potential of the first DC signal may be a high potential, and the potential of the second DC signal may be a low potential; in the case where the effective pulse signal of the input signal is low, such as As shown in FIG. 2b, all of the switching transistors may be N-type transistors, and the potential of the first DC signal may be a low potential, and the potential of the second DC signal may be a high potential.
  • the P-type switching transistor is turned off under a high potential and turned on under a low potential; the N-type switching transistor is turned on under a high potential and is turned off under a low potential.
  • the switching transistor mentioned in the present disclosure may be a thin film transistor or a metal oxide semiconductor field effect transistor (MOS, Metal Oxide Scmiconductor), which is not limited herein.
  • MOS Metal Oxide Scmiconductor
  • the function of the source and drain of these transistors can be interchanged depending on the transistor type and the input signal, and no distinction is made here.
  • all of the switching transistors are P-type switching transistors, and each P-type switching transistor is turned off under a high potential, and is turned on under a low potential; the first clock signal CK1 and the second time
  • the clock signal CK2 has the same period, the duty ratio is the same and both are greater than 0.5, and the period in which the first clock signal CK1 is low in one period is between the time period in which the second clock signal CK2 is high in one period;
  • the potential of the DC signal V1 is high, and the potential of the second DC signal V2 is low.
  • FIG. 3a The corresponding input and output timing diagram is shown in Figure 3a. Six stages of T1, T2, T3, T4, T5 and T6 in the input-output timing diagram shown in Fig. 3a are selected.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the high-potential first DC signal V1 to the second node B, the potential of the second node B is high; Since the potential of the second node B is high, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the high-potential first DC signal V1 to the third node C, the third node C.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the high-potential first DC signal V1 to the second node B, the potential of the second node B is high; Since the potential of the second node B is high, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the high-potential first DC signal V1 to the third node C, the third node C The potential
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the eighth switching transistor M8 since the potential of the third node C is low, the eighth switching transistor M8 is turned on, and the second capacitor C2 starts charging; since the eighth switching transistor M8 is turned on and supplies the high-potential first DC signal V1 to The drive signal output terminal Output, so the drive signal output terminal Output outputs a high potential scan signal.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the bootstrap action of the capacitor C1 therefore, in order to maintain the voltage difference across the first capacitor C1, the potential of the second node B is low; since the potential of the second node B is low, the
  • the seven-switch transistor M7 is both turned on; since the third switching transistor M3 is turned on and supplies the high-potential first DC signal V1 to the second node B, the potential of the second node B is high; The potential of the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and the first DC signal V1 of the high potential is supplied to the third node C, the potential of the third node C is high; Since the potential of the third node C is high, the eighth switching transistor M8 is turned off; since the seventh switching transistor M7 is turned on and the low-level second DC signal V2 is supplied to the driving signal output terminal Output Thus the drive signal output terminal outputs a low potential of the scanning signal Output.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the high-potential first DC signal V1 to the second node B, the potential of the second node B is high; Since the potential of the second node B is high, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the high-potential first DC signal V1 to the third node C, the third node C The potential
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the duration of the effective pulse signal of the input signal is extended by one clock signal period, and the corresponding input and output timing diagram is as shown in FIG. 3b.
  • Select T1 in the input and output timing diagram as shown in Figure 3b.
  • T2, T3, T4, T5 and T6 are six stages of T2, T3, T4, T5 and T6, and the T3 stage is divided into three stages: T31, T32 and T33.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first Capacitor C1's bootstrap action, therefore for the dimension Holding the voltage difference across the first capacitor C1, the potential of the second node B is low; since the potential of the second node B is low
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the working process in this phase is the same as the working process in the T4 phase in the first embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T5 phase in the first embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T6 phase in the first embodiment, and will not be described here.
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the duration of the effective pulse signal of the input signal is extended by one clock signal period, and the corresponding input and output timing diagram is as shown in FIG. 3c.
  • the six stages of T1, T2, T3, T4, T5 and T6 in the input and output timing diagram shown in Fig. 3c are selected, wherein the T3 stage is further divided into five stages of T31, T32, T33, T34 and T35.
  • the working process in this phase is the same as the working process in the T31 phase in the T3 phase of the second embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T32 phase in the T3 phase of the second embodiment, and will not be described here.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the bootstrap action of the capacitor C1 therefore, in order to maintain the voltage difference across the first capacitor C1, the potential of the second node B is low; since the potential of the second node B is low, the fifth
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the working process in this phase is the same as the working process in the T4 phase in the first embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T5 phase in the first embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T6 phase in the first embodiment, and will not be described here.
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the shift register provided by the embodiment of the present disclosure, based on the input signal in the first embodiment, extends the duration of the effective pulse signal of the input signal by one clock signal period, and outputs the scan signal of the corresponding duration in the second embodiment.
  • the duration of the effective pulse signal of the input signal is extended by two clock signal periods, and the scan signal of the corresponding duration in the third embodiment can be output, and so on. By extending the length of the effective pulse signal, an effective pulse signal with the input signal can be realized.
  • the scanning signal of the same length of time.
  • the above shift register can control the duration of the scan signal outputted by the drive signal output by changing the duration of the input signal without changing the clock signal, modifying the circuit, or changing the process. Therefore, the shift register can reduce the difficulty of the gate driving circuit and reduce the complexity of the process, compared to the manner of using a plurality of clock control signals or cascading a plurality of shift registers to control the length of the scan signal outputted by the driving signal output terminal. Problems, thereby reducing costs.
  • all of the switching transistors are N-type switching transistors, and each of the N-type switching transistors is turned on under a high potential, and is turned off under a low potential; the first clock signal CK1 and the second clock The periods of the signal CK2 are the same, the duty ratios are the same and both are less than 0.5, and the period of the first clock signal CK1 being high during one period is between the periods when the second clock signal CK2 is low during one period;
  • the potential of the direct current signal V1 is a low potential, and the potential of the second direct current signal V2 It is high potential.
  • FIG. 4a The corresponding input and output timing diagram is shown in Figure 4a. Six stages of T1, T2, T3, T4, T5 and T6 in the input-output timing diagram shown in Fig. 4a are selected.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the low potential first DC signal V1 to the second node B, the potential of the second node B is low; Since the potential of the second node B is low, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the low-potential first DC signal V1 to the third node C, the third node C The potential is low
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the low potential first DC signal V1 to the second node B, the potential of the second node B is low; Since the potential of the second node B is low, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the low-potential first DC signal V1 to the third node C, the third node C The potential
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the bootstrap action of the capacitor C1 therefore, in order to maintain the voltage difference across the first capacitor C1, the potential of the second node B is high; since the potential of the second node B is high
  • the switching transistor M4 and the seventh switching transistor M7 are both turned on; since the third switching transistor M3 is turned on and supplies the low potential first DC signal V1 to the second node B, the potential of the second node B is low; Since the potential of the second node B is low, the fifth switching transistor is turned off; since the fourth switching transistor M4 is turned on and supplies the low-potential first DC signal V1 to the third node C, the third node C The potential
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the working process will be described by taking the structure of the shift register shown in FIG. 2b as an example.
  • the duration of the effective pulse signal of the input signal is extended by one clock signal period, and the corresponding input and output timing diagram is as shown in FIG. 4b.
  • the six stages of T1, T2, T3, T4, T5 and T6 in the input and output timing diagram shown in Fig. 4b are selected, wherein the T3 stage is further divided into three stages of T31, T32 and T33.
  • the working process in this phase is the same as the working process in the T4 phase in the fourth embodiment, and will not be described here.
  • the working process in this phase is the same as the working process in the T6 phase in the fourth embodiment, and will not be described here.
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the duration of the effective pulse signal of the input signal is extended by one clock signal period, and the corresponding input and output timing diagram is as shown in FIG. 4c.
  • the six stages of T1, T2, T3, T4, T5 and T6 in the input and output timing diagram shown in Fig. 4c are selected, wherein the T3 stage is further divided into five stages of T31, T32, T33, T34 and T35.
  • the working process in this phase is the same as the working process in the T31 phase in the T3 phase of the fifth embodiment, and will not be described here.
  • the eighth switching transistor M8 since the potential of the third node C is high, the eighth switching transistor M8 is turned on, and the second capacitor C2 starts charging; since the eighth switching transistor M8 is turned on and supplies the low-current first DC signal V1 to The drive signal output terminal Output, so the drive signal output terminal Output outputs a low potential scan signal.
  • the switching transistor M4 and the seventh switching transistor M7 are both turned off; since the second switching transistor M2 and the third switching transistor M3 are both turned off, the second node B is in a floating state; since the second node B is in a floating state, due to the first
  • the working process in this phase is the same as the working process in the T6 phase in the fourth embodiment, and will not be described here.
  • the T5 phase and the T6 phase are repeatedly executed until the next frame begins.
  • the duration of the effective pulse signal of the input signal is extended by one clock signal period, and the scan signal of the corresponding duration in the fifth embodiment can be output.
  • the duration of the effective pulse signal of the input signal is extended by two clock signal periods, and the scan signal of the corresponding duration in the sixth embodiment can be output, and so on.
  • the above shift register can control the duration of the scan signal outputted by the drive signal output by changing the duration of the input signal without changing the clock signal, modifying the circuit, or changing the process. Therefore, compared with the manner of using a plurality of clock control signals or cascading a plurality of shift registers to control the duration of the scan signal outputted by the drive signal output terminal, the difficulty of the gate drive circuit can be reduced, and the process complexity problem can be reduced, thereby reducing cost.
  • FIG. 5 illustrates a gate drive circuit provided by an embodiment of the present disclosure.
  • the gate driving circuit includes a plurality of cascaded shift registers SR(1), SR(2), ..., SR(n), ..., SR(N-1), SR( N) (a total of N shift registers, 1 ⁇ n ⁇ N), wherein the input signal Input of the first stage shift register SR (1) is input by the start signal terminal STV; except for the first stage shift register SR ( In addition to 1), the input signals of the remaining stages of the shift register SR(n), Input are input by the drive signal output terminal Output_n-1 of the upper stage shift register SR(n-1) to which it is connected.
  • the first clock signal CK1, the second clock signal CK2, the first DC signal V1, and the second DC signal V2 are input to the shift registers of the stages.
  • the gate driving circuit can be applied to a liquid crystal display panel (LCD), and can also be applied to an organic electroluminescence (OLED) display panel, which is not limited herein.
  • LCD liquid crystal display panel
  • OLED organic electroluminescence
  • the scanning duration of the gate driving circuit generally employed is fixed.
  • the above-described gate driving circuit can control the duration of the scanning signal outputted by the driving signal output end by changing the duration of the input signal, thereby being applicable to the OLED display panel, and controlling the pixels of each row by controlling the scanning time.
  • the illuminating time in turn, can control the illuminating brightness of the OLED display panel.
  • the present disclosure also provides a display device including the above-described gate driving circuit, wherein a scan signal is supplied to each gate line of a display panel in the display device through the gate driving circuit.
  • the input module adjusts the potential of the first node by using the input signal and the first clock signal
  • the first control module passes the first clock signal, the second clock signal, and the first DC signal.
  • a second DC signal and a first node to adjust a potential of the second node
  • the second control module adjusting the third node by using the second clock signal, the first DC signal, the second DC signal, the first node, and the second node
  • the potential of the first output module adjusts the potential of the output of the driving signal by the second DC signal and the first node
  • the second output module adjusts the potential of the output of the driving signal by the first DC signal and the second node.
  • the shift register provided by the embodiment of the present disclosure can control the duration of the scan signal outputted by the drive signal output terminal only by changing the duration of the input signal without changing the clock signal, modifying the circuit, or changing the process. Therefore, the shift register provided by the embodiment of the present disclosure can reduce the difficulty of the gate driving circuit and reduce the complexity of the process, compared with the manner of using a plurality of clock control signals to control the length of the scan signal outputted by the driving signal output terminal. , thereby reducing costs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Shift Register Type Memory (AREA)

Abstract

一种移位寄存器、栅极驱动电路及显示装置，移位寄存器包括：输入模块（1）、第一控制模块（2）、第二控制模块（3）、第一输出模块（4）和第二输出模块（5）。该移位寄存器通过上述五个模块的相互配合，仅需通过改变输入信号的时长就可以控制驱动信号输出端输出的扫描信号的时长，而不需要进行时钟信号的改变以及进行电路的改动和工艺的改变。因此与现有技术通过采用多种时钟控制信号来控制驱动信号输出端输出的扫描信号的时长相比，可以降低栅极驱动电路的难度，以及降低工艺复杂问题，从而降低成本。

Description

移位寄存器、栅极驱动电路及显示装置 技术领域
本公开涉及移位寄存器、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示器越来越向着高集成度和低成本的方向发展。阵列基板行驱动(GOA，Gate Driver on Array)技术将薄膜晶体管(TFT，Thin Film Transistor)栅极开关电路集成在显示面板的阵列基板上，以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，由此不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计。并且，这种集成工艺还可以省去栅极扫描线方向的绑定工艺，从而提高产能和良率。
GOA电路通常由多个级联的移位寄存器构成，其中，各级移位寄存器的驱动信号输出端分别对应于一条栅线，用于沿扫描方向依次设置各栅线。一般地，针对每一行栅线的扫描时长是固定的。因此，对于需要根据情况来调节每一行栅线的扫描时长的显示装置，上述GOA电路是不适用的。虽然可以通过采用不同的时钟控制信号来实现扫描时长的调节，但是这需要使用多个时钟控制器，并且对于不同的扫描时长，GOA电路中的移位寄存器的级联关系也不同，从而导致GOA电路在需要根据实际情况来调节栅线的扫描时长的显示装置上的应用难度加大，生产成本增加，使得相应的显示装置不具备竞争力。
发明内容
本公开提供一种移位寄存器、栅极驱动电路及显示装置，可以不需要输入过多的时钟信号，只需通过改变输入信号的时长来调节输出的扫描信号的时长，用以解决在GOA电路中由于采用多个时钟控制信号来调节栅线的扫描时长而导致的工艺复杂的问题。
因此，本公开实施例提供一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块。
所述输入模块的第一端用于接收输入信号，其第二端用于接收第一时钟信号，其第三端与第一节点相连。所述输入模块用于在所述第一时钟信号的电位为第一电位时将所述输入信号提供给所述第一节点。
所述第一控制模块的第一端用于接收所述第一时钟信号，其第二端用于接收第二时钟信号，其第三端用于接收第一直流信号，其第四端用于接收第二直流信号，其第五端与所述第一节点相连，其第六端与第二节点相连。所述第一控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供给所述第二节点，在所述第一时钟信号的电位为第一电位时将所述第二直流信号提供给所述第二节点，以及当所述第二节点处于浮接状态(floating state)时，使所述第二端与所述第二节点之间的电压差保持为当前电压差。
所述第二控制模块的第一端用于接收所述第二时钟信号，其第二端用于接收所述第一直流信号，其第三端用于接收所述第二直流信号，其第四端与所述第一节点相连，其第五端与所述第二节点相连，其第六端与第三节点相连。所述第二控制模块用于，在所述第一节点的电位为第一电位时将所述第一直流信号提供过所述第三节点，在所述第二时钟信号的电位和所述第二节点的电位均为第一电位时，将所述第二直流信号提供给所述第三节点，以及当所述第三节点处于浮接状态时，使所述第一端与所述第三节点之间的电压差保持为当前电压差。
所述第一输出模块的第一端用于接收所述第二直流信号，其第二端与所述第一节点相连，其第三端与移位寄存器的驱动信号输出端相连。所述第一输出模块用于，在所述第一节点的电位为第一电位时，将所述第二直流信号提供给所述驱动信号输出端，以及当所述第一节点处于浮接状态时，使所述第一节点与所述驱动信号输出端之间的电压差保持为当前电压差。
所述第二输出模块的第一端用于接收所述第一直流信号，其第二端与所述第三节点相连，其第三端与所述驱动信号输出端相连。所述第二输出模块用于在所述第三节点的电位为第一电位时将所述第一直流信号提供给所述驱动信号输出端。
在一个实施例中，当所述输入信号的有效脉冲信号为高电位时，第一电位为低电位，所述第一直流信号为高电位，所述第二直流信号为低电位；或者，当所述输入信号的有效脉冲信号为低电位时，第一电位为高电位，所述第一直流信号为低电位，所述第二直流信号为高电位。
在一个实施例中，所述输入模块包括第一开关晶体管，其中，所述第一开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。
在一个实施例中，所述第一控制模块包括第二开关晶体管、第三开关晶体管和第一电容，其中，
所述第二开关晶体管的栅极用于接收所述第一时钟信号，源极用于接收所述第二直流信号，漏极与所述第二节点相连；
所述第三开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第二节点相连；
所述第一电容的一端用于接收所述第二时钟信号，另一端与所述第二节点相连。
在一个实施例中，所述第二控制模块包括第四开关晶体管、第五开关晶体管、第六开关晶体管和第二电容，其中，
所述第四开关晶体管的栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第三节点相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极用于接收所述第二直流信号，漏极与所述第六开关晶体管的源极相连；
所述第六开关晶体管的栅极用于接收所述第二时钟信号，漏极与所述第三节点相连；
所述第二电容的一端用于接收所述第二时钟信号，另一端与所述第三节点相连。
在一个实施例中，所述第一输出模块包括第七开关晶体管和第三电容，其中，
所述第七开关晶体管的栅极与所述第一节点相连，源极用于接收所述第二直流信号，漏极与所述驱动信号输出端相连；
所述第三电容的一端与所述第一节点相连，另一端与所述驱动信号输出 端相连。
在一个实施例中，所述第二输出模块包括第八开关晶体管，其中，所述第八开关晶体管的栅极与所述第三节点相连，源极用于接收所述第一直流信号，漏极与所述驱动信号输出端相连。
在一个实施例中，当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；当所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
进一步地，在一个实施例中，所述第一时钟信号和所述第二时钟信号的周期相同，占空比相同；
当所述输入信号的有效脉冲信号为高电位时，所述输入信号的上升沿与所述第一时钟信号的下降沿对齐，并且所述输入信号的下降沿与所述第二时钟信号的下降沿对齐，所述第一时钟信号的一个周期内的低电位的时间段处于所述第二时钟信号的一个周期内的高电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均大于0.5；
或者，当所述输入信号的有效脉冲信号为低电位时，所述输入信号的下降沿与所述第一时钟信号的上升沿对齐，并且所述输入信号的上升沿与所述第二时钟信号的上升沿对齐，所述第一时钟信号的一个周期内的高电位的时间段处于所述第二时钟信号的一个周期内的低电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均小于0.5。
另外，本公开实施例还提供一种栅极驱动电路，包括级联的多个本公开实施例提供的任一种移位寄存器，其中，
第一级移位寄存器的输入信号由起始信号端输入；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连接的上一级移位寄存器的驱动信号输出端输入。
另外，本公开实施例还提供一种显示装置，包括本公开实施例提供的任一种栅极驱动电路。
在本公开提供的移位寄存器包括输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块，其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位， 第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。从而，本公开提供的移位寄存器仅通过改变输入信号的时长，就可以控制由驱动信号输出端所输出的扫描信号的时长，而不需要改变时钟信号、改动电路或者改变工艺。因此，与采用多种时钟控制信号来控制由驱动信号输出端所输出的扫描信号的时长的方式相比，本公开提供的移位寄存器可以降低栅极驱动电路的难度，降低工艺复杂问题，从而降低成本。
附图说明
图1为本公开实施例提供的移位寄存器的结构示意图；
图2a为本公开实施例提供的移位寄存器的结构示意图；
图2b为本公开实施例提供的移位寄存器的结构示意图；
图3a至图3c分别为图2a所示的移位寄存器的电路时序图；
图4a至图4c分别为图2b所示的移位寄存器的电路时序图；以及
图5为本公开实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，来详细描述本公开实施例提供的移位寄存器、栅极驱动电路和相关显示装置。
图1示意性地示出本公开实施例提供的移位寄存器，其包括输入模块1、第一控制模块2、第二控制模块3、第一输出模块4和第二输出模块5。
输入模块1的第一端用于接收输入信号Input，第二端用于接收第一时钟信号CK1，第三端与第一节点A相连。输入模块1可以在第一时钟信号CK1的电位为第一电位时将输入信号Input提供给第一节点A。
第一控制模块2的第一端用于接收第一时钟信号CK1，第二端用于接收第二时钟信号CK2，第三端用于接收第一直流信号V1，第四端用于接收第二直流信号V2，第五端与第一节点A相连，第六端与第二节点B相连。第一控制模块2可以在第一节点A的电位为第一电位时将第一直流信号V1提 供给第二节点B，在第一时钟信号CK1的电位为第一电位时将第二直流信号V2提供给第二节点B，以及当第二节点B处于浮接状态时，使第一控制模块2的第二端与第二节点B之间的电压差保持为当前电压差。
第二控制模块3的第一端用于接收第二时钟信号CK2，第二端用于接收第一直流信号V1，第三端用于接收第二直流信号V2，第四端与第一节点A相连，第五端与第二节点B相连，第六端与第三节点C相连。第二控制模块3可以在第一节点A的电位为第一电位时将第一直流信号V1提供过第三节点C，在第二时钟信号CK2的电位和第二节点B的电位均为第一电位时，将第二直流信号V2提供给第三节点C，以及当第三节点C处于浮接状态时，使第二控制模块3的第一端与第三节点C之间的电压差保持为当前电压差。
第一输出模块4的第一端用于接收第二直流信号V2，第二端与第一节点A相连，第三端与移位寄存器的驱动信号输出端Output相连。第一输出模块4可以在第一节点A的电位为第一电位时，将第二直流信号V2提供给驱动信号输出端Output，以及当第一节点A处于浮接状态时，使第一节点A与驱动信号输出端Output之间的电压差保持为当前电压差。
第二输出模块5的第一端用于接收第一直流信号V1，第二端与第三节点C相连，第三端与驱动信号输出端相连Output。第二输出模块4可以在第三节点C的电位为第一电位时将第一直流信号V1提供给驱动信号输出端Output。
可选地，在输入信号Input的有效脉冲信号为高电位的情况下，第一电位可以为低电位，第一直流信号V1可以为高电位，第二直流信号V2可以为低电位；或者，在输入信号Input的有效脉冲信号为低电位的情况下，第一电位可以为高电位，第一直流信号V1可以为低电位，第二直流信号V2可以为高电位。
上述移位寄存器包括输入模块、第一控制模块、第二控制模块、第一输出模块和第二输出模块，其中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位，第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调 节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。从而，本公开实施例的移位寄存器的移位寄存器仅通过改变输入信号的时长，就可以控制驱动信号输出端输出的扫描信号的时长，而不需要改变时钟信号、改动电路的或者改变工艺。因此，与采用多种时钟控制信号来控制由驱动信号输出端所输出的扫描信号的时长的方式相比，本公开实施例的移位寄存器可以降低栅极驱动电路的难度，降低工艺复杂问题，从而降低成本。
另外，在上述移位寄存器中，第一时钟信号和第二时钟信号的周期可以相同，占空比可以相同。
在输入信号的有效脉冲信号为高电位的情况下，输入信号的上升沿与第一时钟信号的下降沿对齐，并且输入信号的下降沿与第二时钟信号的下降沿对齐，第一时钟信号在一个周期内低电位的时间段处于第二时钟信号在一个周期内高电位的时间段之间，以及第一时钟信号和第二时钟信号的占空比均大于0.5。
在输入信号的有效脉冲信号为低电位的情况下，输入信号的下降沿与第一时钟信号的上升沿对齐，并且输入信号的上升沿与第二时钟信号的上升沿对齐，第一时钟信号在一个周期内高电位的时间段处于第二时钟信号在一个周期内低电位的时间段之间，以及第一时钟信号和第二时钟信号的占空比均小于0.5。
下面结合实施例，对本公开进行详细说明。需要说明的是，本实施例是为了更好的解释本公开，但不限制本公开。
较佳地可选地，在上述移位寄存器中，如图2a和图2b所示，输入模块1可以包括第一开关晶体管M1，其中，第一开关晶体管M1的栅极用于接收第一时钟信号CK1，源极用于接收输入信号Input，漏极与第一节点A相连。
进一步地，如图2a所示，在输入信号Input的有效脉冲信号为高电位的情况下，第一开关晶体管M1可以为P型晶体管。如图2b所示，在输入信号Input的有效脉冲信号为低电位的情况下，第一开关晶体管M1可以为N型晶体管。对于开关晶体管的类型，在本文中不作限定。
当第一开关晶体管M1在第一时钟信号CK1的控制下处于导通状态时，将输入信号Input提供给第一节点A。
以上仅是举例说明移位寄存器中输入模块的结构，输入模块的结构不限于上述结构，还可以是其他结构，在此不作限定。
可选地，如图2a和图2b所示，第一控制模块2可以包括第二开关晶体管M2、第三开关晶体管M3和第一电容C1。
第二开关晶体管M2的栅极用于接收第一时钟信号CK1，源极用于接收第二直流信号V2，漏极与第二节点B相连。
第三开关晶体管M3的栅极与第一节点A相连，源极用于接收第一直流信号V1，漏极与第二节点B相连。
第一电容C1的一端用于接收第二时钟信号CK2，另一端与第二节点B相连。
进一步地，如图2a所示，在输入信号Input的有效脉冲信号为高电位的情况下，第二开关晶体管M2和第三开关晶体管M3均可以为P型晶体管。如图2b所示，在输入信号Input的有效脉冲信号为低电位的情况下，第二开关晶体管M2和第三开关晶体管M3均可以为N型晶体管。对于开关晶体管的类型，在本文中不作限定。
当第二开关晶体管M2在第一时钟信号CK1的控制下处于导通状态时，将第二直流信号V2提供给第二节点B，当第三开关晶体管M3在第一节点A的电位控制下处于导通状态时，将第二直流信号V2提供给第二节点B，当第二节点B处于浮接状态时，根据第一电容C1的自举作用，使第二开关晶体管M2的漏极与第二节点B之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第一控制模块的结构，第一控制模块的结构不限于上述结构，还可以是其他结构，在此不作限定。
可选地，如图2a和图2b所示，第二控制模块3可以包括第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第二电容C2。
第四开关晶体管M4的栅极与第一节点A相连，源极用于接收第一直流信号V1，漏极与第三节点C相连。
第五开关晶体管M5的栅极与第二节点B相连，源极用于接收第二直流信号V2，漏极与第六开关晶体管M6的源极相连。
第六开关晶体管M6的栅极用于接收第二时钟信号CK2，漏极与第三节点C相连。
第二电容C2的一端用于接收第二时钟信号CK2，另一端与第三节点C相连。
如图2a所示，当输入信号Input的有效脉冲信号为高电位时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6均可以为P型晶体管。或者，如图2b所示，当输入信号Input的有效脉冲信号为低电位时，第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6均可以为N型晶体管。对于开关晶体管的类型，在本文中不作限定。
当第四开关晶体管M4在第一节点A的电位的控制下处于导通状态时，将第一直流信号V1提供给第三节点C，当第五开关晶体管M5在第二节点B的电位的控制下且第六开关晶体管M6在第二时钟信号CK2的控制下均处于导通状态时，将第二直流信号V2提供给第三节点C，当第三节点C处于浮接状态时，根据第二电容C2的自举作用，使第六开关晶体管M6的漏极与第三节点C之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第二控制模块的结构，第二控制模块的结构不限于上述结构，还可以是其他结构，在此不作限定。
可选地，如图2a和图2b所示，第一输出模块4可以包括第七开关晶体管M7和第三电容C3。
第七开关晶体管M7的栅极与第一节点A相连，源极用于接收第二直流信号V2，漏极与驱动信号输出端Output相连。
第三电容C3的一端与第一节点A相连，另一端与驱动信号输出端Output相连。
如图2a所示，在输入信号Input的有效脉冲信号为高电位的情况下，第七开关晶体管M7可以为P型晶体管。如图2b所示，在输入信号Input的有效脉冲信号为低电位的情况下，第七开关晶体管M7可以为N型晶体管。对于开关晶体管的类型，在本文中不作限定。
当第七开关晶体管M7在第一节点A的电位的控制下处于导通状态时，将第二直流信号V2提供给驱动信号输出端Output，当第一节点A处于浮接状态时，根据第三电容C3的自举作用，使第一节点A与驱动信号输出端Output与之间的电压差保持为上一时间段的电压差。
以上仅是举例说明移位寄存器中第一输出模块的结构，第一输出模块的 结构不限于上述结构，还可以是其他结构，在此不作限定。
可选地，如图2a和图2b所示，第二输出模块5可以包括第八开关晶体管M8，其中，第八开关晶体管M8的栅极与第三节点C相连，源极用于接收第一直流信号V1，漏极与驱动信号输出端Output相连。
进一步地，如图2a所示，在输入信号Input的有效脉冲信号为高电位的情况下，第八开关晶体管M8可以为P型晶体管。如图2b所示，在输入信号Input的有效脉冲信号为低电位的情况下，第八开关晶体管M8可以为N型晶体管。对于开关晶体管的类型，在本文中不作限定。
当第八开关晶体管M8在第三节点C的电位的控制下处于导通状态时，将第一直流信号V1提供给驱动信号输出端Output。
以上仅是举例说明移位寄存器中第二输出模块的结构，第二输出模块的结构不限于上述结构，还可以是其他结构，在此不作限定。
可选地，在本公开实施例提供的上述移位寄存器中，所有开关晶体管可以均采用相同材质的开关晶体管，其中，在输入信号的有效脉冲信号为高电位的情况下，如图2a所示，所有开关晶体管可以均为P型晶体管，并且第一直流信号的电位可以为高电位，第二直流信号的电位可以为低电位；在输入信号的有效脉冲信号为低电位的情况下，如图2b所示，所有开关晶体管可以均为N型晶体管，且第一直流信号的电位可以为低电位，第二直流信号的电位可以为高电位。P型开关晶体管在高电位作用下截止，在低电位作用下导通；N型开关晶体管在高电位作用下导通，在低电位作用下截止。
需要说明的是，在本公开中提到的开关晶体管可以是薄膜晶体管，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。根据晶体管类型以及输入信号的不同，这些晶体管的源极和漏极的功能可以互换，在此不做区分。
下面结合电路时序图来描述本公开实施例提供的移位寄存器的工作过程。在下面的描述中，用1来表示高电位信号，用0来表示低电位信号。
实施例一
以图2a所示的移位寄存器的结构为例对工作过程进行描述。在图2a所示的移位寄存器中，所有开关晶体管均为P型开关晶体管，各P型开关晶体管在高电位作用下截止，在低电位作用下导通；第一时钟信号CK1和第二时 钟信号CK2的周期相同，占空比相同且均大于0.5，并且第一时钟信号CK1在一个周期内低电位的时间段处于第二时钟信号CK2在一个周期内高电位的时间段之间；第一直流信号V1的电位为高电位，第二直流信号V2的电位为低电位。
对应的输入输出时序图如图3a所示。选取如图3a所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段。
在T1阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为低电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T1阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开 关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T2阶段的前半时间阶段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T2阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输 出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T3阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T3阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T4阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因 此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T4阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T5阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为低电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T5阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T6阶段的前半时间阶段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1， 因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T6阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将高电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将高电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为高电位，第二电容C2开始充电；由于第三节点C的电位为高电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将低电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例二
以图2a所示的移位寄存器的结构为例对工作过程进行描述。在实施例一的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图3b所示。选取如图3b所示的输入输出时序图中的T1、 T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32和T33三个阶段。
在T1阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。在T1阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T1阶段的工作过程相同，在此不作赘述。
在T2阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T2阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T2阶段的工作过程相同，在此不作赘述。
在T31阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T31阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的低电 位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T32阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T32阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维 持第一电容C1两端的电压差，第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T33阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T33阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于 CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T4阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T4阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T4阶段的工作过程相同，在此不作赘述。
在T5阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。在T5阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T5阶段的工作过程相同，在此不作赘述。
在T6阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T6阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T6阶段的工作过程相同，在此不作赘述。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例三
以图2a所示的移位寄存器的结构为例对工作过程进行描述。在实施例二的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图3c所示。选取如图3c所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32、T33、T34和T35五个阶段。
在T1阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。在T1阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T1阶段的工作过程相同，在此不作赘述。
在T2阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T2阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T2阶段的工作过程相同，在此不作赘述。
在T31阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T31阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。该阶段的工作过程与实施例二的T3阶段中的T31阶段的工作过程相同，在此不作赘述。
在T32阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。在T32阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。该阶段的工作过程与实施例二的T3阶段中的T32阶段的工作过程相同，在此不作赘述。
在T33阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T33阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通 过显示区域输出线上的电容来保持上一时间段的低电位输出状态。T33阶段的工作过程与T31阶段的工作过程相同。
在T34阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉低，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将低电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将高电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T34阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压 差，第三节点C的电位为高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。T34阶段的工作过程与T32阶段的工作过程相同。
在T35阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将低电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T35阶段的后半时间段，CK1＝1，CK2＝1，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的高电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通 过显示区域输出线上的电容来保持上一时间段的高电位输出状态。T35阶段的工作过程与T33阶段的工作过程相同。
在T4阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T4阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T4阶段的工作过程相同，在此不作赘述。
在T5阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。在T5阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T5阶段的工作过程相同，在此不作赘述。
在T6阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T6阶段的后半时间段，CK1＝1，CK2＝1，Input＝0。该阶段的工作过程与实施例一中的T6阶段的工作过程相同，在此不作赘述。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
本公开实施例提供的移位寄存器，在实施例一中的输入信号的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，即可输出实施例二中对应时长的扫描信号，将输入信号的有效脉冲信号的时长延长两个时钟信号周期，即可输出实施例三中对应时长的扫描信号，依次类推，通过延长有效脉冲信号的时间长度，可以实现与输入信号的有效脉冲信号的时间长度相同时长的扫描信号。
上述移位寄存器可以通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要改变时钟信号、改动电路或者改变工艺。因此，与采用多种时钟控制信号或级联多个移位寄存器来控制驱动信号输出端输出的扫描信号的时长的方式相比，上述移位寄存器可以降低栅极驱动电路的难度，降低工艺复杂问题，从而降低成本。
实施例四
以图2b所示的移位寄存器的结构为例对工作过程进行描述。在图2b所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；第一时钟信号CK1和第二时钟信号CK2的周期相同，占空比相同且均小于0.5，并且第一时钟信号CK1在一个周期内高电位的时间段处于第二时钟信号CK2在一个周期内低电位的时间段之间；第一直流信号V1的电位为低电位，第二直流信号V2的电位 为高电位。
对应的输入输出时序图如图4a所示。选取如图4a所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段。
在T1阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为高电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T1阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信 号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T2阶段的前半时间阶段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T2阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T3阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管 M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T3阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T4阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第 一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T4阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T5阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为高 电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通，第三电容C3开始充电；由于第二开关晶体管M2导通且其栅极和漏极的电位均为高电位，因此第二开关晶体管M2处于饱和状态的高阻状态；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位，第一电容C1开始充电；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝1，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T5阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5截止；由于CK2＝0，因此第六开关晶体管M6截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T6阶段的前半时间阶段，CK1＝0，CK2＝1，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第 一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T6阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的高电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均导通；由于第三开关晶体管M3导通并将低电位的第一直流信号V1提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管截止；由于第四开关晶体管M4导通并将低电位的第一直流信号V1提供给第三节点C，因此第三节点C的电位为低电位，第二电容C2开始充电；由于第三节点C的电位为低电位，因此第八开关晶体管M8截止；由于第七开关晶体管M7导通并将高电位的第二直流信号V2提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位扫描信号。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例五
以图2b所示的移位寄存器的结构为例对工作过程进行描述。在实施例四的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期,对应的输入输出时序图如图4b所示。选取如图4b所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32和T33三个阶段。
在T1阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。在T1阶段的后半 时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T1阶段的工作过程相同，在此不作赘述。
在T2阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T2阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T2阶段的工作过程相同，在此不作赘述。
在T31阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T31阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二 电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T32阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T32阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接 状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T33阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T33阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以 保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T4阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T4阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T4阶段的工作过程相同，在此不作赘述。
在T5阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。在T5阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T5阶段的工作过程相同，在此不作赘述。
在T6阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T6阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T6阶段的工作过程相同，在此不作赘述。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
实施例六
以图2b所示的移位寄存器的结构为例对工作过程进行描述。在实施例五的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，对应的输入输出时序图如图4c所示。选取如图4c所示的输入输出时序图中的T1、T2、T3、T4、T5和T6六个阶段，其中T3阶段又分为T31、T32、T33、T34和T35五个阶段。
在T1阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。在T1阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T1阶段的工作过程相同，在此不作赘述。
在T2阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T2阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T2阶段的工作过程相同，在此不作赘述。
在T31阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。在T31阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。该阶段的工作过程与实施例五的T3阶段中的T31阶段的工作过程相同，在此不作赘述。
在T32阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。在T32阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。该阶段的工作过程与实施例五的T3阶段中的T32阶段的工作过程相同，在此不作赘述。
在T33阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。
在T33阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的高电位输出状态。T33阶段的工作过程与T31阶段的工作过程相同。
在T34阶段的前半时间段，CK1＝0，CK2＝1，Input＝0。由于CK1＝0，因 此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位被进一步拉高，以保证在此阶段中第五开关晶体管M5导通；由于CK2＝1，因此第六开关晶体管M6导通；由于第五开关晶体管M5和第六开关晶体管M6均导通并将高电位的第二直流信号V2提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第八开关晶体管M8导通，第二电容C2开始充电；由于第八开关晶体管M8导通并将低电位的第一直流信号V1提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位扫描信号。
在T34阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位为低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。T34阶段的工作过程与T32阶段的工作过程相同。
在T35阶段的前半时间段，CK1＝1，CK2＝0，Input＝0。由于CK1＝1，因此第一开关晶体管M1和第二开关晶体管M2均导通；由于第一开关晶体管M1导通并将输入信号Input提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止，第三电容C3开始充电；由于第二开关晶体管M2导通并将高电位的第二直流信号V2提供给第二节点B，因此第二节点B的电位为高电位，第一电容C1开始充电；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。
在T35阶段的后半时间段，CK1＝0，CK2＝0，Input＝0。由于CK1＝0，因此第一开关晶体管M1和第二开关晶体管M2均截止；由于第一开关晶体管M1截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第三电容C3的自举作用，因此为了维持第三电容C3两端的电压差，第一节点A的电位保持为前一时间段的低电位，以保证在此阶段中第三开关晶体管M3、第四开关晶体管M4和第七开关晶体管M7均截止；由于第二开关晶体管M2和第三开关晶体管M3均截止，因此第二节点B处于浮接状态；由于第二节点B处于浮接状态，由于第一电容C1的自举作用，因此为了维持第一电容C1两端的电压差，第二节点B的电位保持为前一时间段的高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5导通；由于CK2＝0，因此第六开关晶体管M6截止，第三节点C处于浮接状态；由于第三节点C处于浮接状态，由于第二电容C2的自举作用，因此为了维持第二电容C2两端的电压差，第三节点C的电位保持为前一时间段的低电位，以保证在此阶段中第八开关晶体管M8截止；因此，驱动信号输出端Output通过显示区域输出线上的电容来保持上一时间段的低电位输出状态。T35阶段的工作过程与T33阶段的工作过程相同。
在T4阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T4阶段的后半 时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T4阶段的工作过程相同，在此不作赘述。
在T5阶段的前半时间段，CK1＝1，CK2＝0，Input＝1。在T5阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T5阶段的工作过程相同，在此不作赘述。
在T6阶段的前半时间段，CK1＝0，CK2＝1，Input＝1。在T6阶段的后半时间段，CK1＝0，CK2＝0，Input＝1。该阶段的工作过程与实施例四中的T6阶段的工作过程相同，在此不作赘述。
在T6阶段之后，一直重复执行T5阶段和T6阶段，直至下一帧开始。
本公开实施例提供的上述移位寄存器，在实施例四中输入信号的基础上，将输入信号的有效脉冲信号的时长延长一个时钟信号周期，即可输出实施例五中对应时长的扫描信号，将输入信号的有效脉冲信号的时长延长两个时钟信号周期，即可输出实施例六中对应时长的扫描信号，依次类推，通过延长有效脉冲信号的时间长度，可以实现与输入信号的有效脉冲信号的时间长度相同时长的扫描信号。
上述移位寄存器可以通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，而不需要改变时钟信号、改动电路或者改变工艺。因此，与采用多种时钟控制信号或级联多个移位寄存器来控制驱动信号输出端输出的扫描信号的时长的方式相比，可以降低栅极驱动电路的难度，降低工艺复杂问题，从而降低成本。
图5示出本公开实施例提供的栅极驱动电路。
如图5所示，该栅极驱动电路包括级联的多个移位寄存器SR(1)、SR(2)、……、SR(n)、……、SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，其中，第一级移位寄存器SR(1)的输入信号Input由起始信号端STV输入；除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号，Input均由其连接的上一级移位寄存器SR(n-1)的驱动信号输出端Output_n-1输入。
进一步地，在上述栅极驱动电路中，第一时钟信号CK1、第二时钟信号CK2、第一直流信号V1和第二直流信号V2均被输入到各级移位寄存器中。
上述栅极驱动电路中的每个移位寄存器的结构与本公开的上述移位寄存 器在功能和结构上均相同，因此不再赘述。该栅极驱动电路可以应用于液晶显示面板(LCD)中，也可以应用于有机电致发光(OLED)显示面板中，在此不作限定。
在OLED显示面板中，一般所采用的栅极驱动电路的扫描时长是固定的。针对OLED显示面板的特殊时序需求，需要OLED显示面板中的各行像素在开始扫描之后就处于发光状态。因此，这样的栅极驱动电路将导致显示面板中的各行像素的发光时间不容易调节。
然而，本公开提供的上述栅极驱动电路可以通过改变输入信号的时长来控制驱动信号输出端输出的扫描信号的时长，从而可以应用于OLED显示面板中，并通过控制扫描时间来控制各行像素的发光时间，进而可以控制OLED显示面板的发光亮度。
本公开还提供一种显示装置，其包括上述的栅极驱动电路，其中，通过该栅极驱动电路向显示装置中的显示面板的各栅线提供扫描信号。
在本公开实施例提供的移位寄存器中，输入模块通过输入信号和第一时钟信号来调节第一节点的电位，第一控制模块通过第一时钟信号、第二时钟信号、第一直流信号、第二直流信号以及第一节点来调节第二节点的电位，第二控制模块通过第二时钟信号、第一直流信号、第二直流信号、第一节点以及第二节点来调节第三节点的电位，第一输出模块通过第二直流信号和第一节点来调节驱动信号输出端的电位，第二输出模块通过第一直流信号和第二节点来调节驱动信号输出端的电位。从而，本公开实施例提供的移位寄存器仅需通过改变输入信号的时长，就可以控制由驱动信号输出端所输出的扫描信号的时长，而不需要改变时钟信号、改动电路或者改变工艺。因此，与采用多种时钟控制信号来控制由驱动信号输出端由输出的扫描信号的时长的方式相比，本公开实施例提供的移位寄存器可以降低栅极驱动电路的难度，降低工艺复杂问题，从而降低成本。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围，本公开意图包含这些改动和变型。
本申请要求于2015年9月18日递交的中国专利申请第201510600147.9号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (11)

  1. 一种移位寄存器，包括：
    输入模块，包含用于接收输入信号的第一端、用于接收第一时钟信号的第二端以及与第一节点相连的第三端，用于在所述第一时钟信号的电位为第一电位时将所述输入信号提供给所述第一节点；
    第一控制模块，包含用于接收所述第一时钟信号的第一端、用于接收第二时钟信号的第二端、用于接收第一直流信号的第三端、用于接收第二直流信号第四端、与所述第一节点相连的第五端以及与第二节点相连的第六端，用于在所述第一节点的电位为第一电位时将所述第一直流信号提供给所述第二节点，在所述第一时钟信号的电位为第一电位时将所述第二直流信号提供给所述第二节点，以及当所述第二节点处于浮接状态时，使所述第二端与所述第二节点之间的电压差保持为当前电压差；
    第二控制模块，包含用于接收所述第二时钟信号的第一端、用于接收所述第一直流信号的第二端、用于接收所述第二直流信号的第三端、与所述第一节点相连的第四端、与所述第二节点相连第五端以及与第三节点相连的第六端，用于在所述第一节点的电位为第一电位时将所述第一直流信号提供过所述第三节点，在所述第二时钟信号的电位和所述第二节点的电位均为第一电位时，将所述第二直流信号提供给所述第三节点，以及当所述第三节点处于浮接状态时，使所述第一端与所述第三节点之间的电压差保持为当前电压差；
    第一输出模块，包含用于接收所述第二直流信号的第一端、与所述第一节点相连的第二端以及与移位寄存器的驱动信号输出端相连的第三端，用于在所述第一节点的电位为第一电位时，将所述第二直流信号提供给所述驱动信号输出端，以及当所述第一节点处于浮接状态时，使所述第一节点与所述驱动信号输出端之间的电压差保持为当前电压差；以及
    第二输出模块，包含用于接收所述第一直流信号的第一端、与所述第三节点相连的第二端以及与所述驱动信号输出端相连的第三端；所述第二输出模块用于在所述第三节点的电位为第一电位时将所述第一直流信号提供给所述驱动信号输出端。
  2. 根据权利要求1所述的移位寄存器，其中，当所述输入信号的有效脉冲信号为高电位时，第一电位为低电位，所述第一直流信号为高电位，所述第二直流信号为低电位；或者，当所述输入信号的有效脉冲信号为低电位时，第一电位为高电位，所述第一直流信号为低电位，所述第二直流信号为高电位。
  3. 如权利要求1所述的移位寄存器，其中，所述输入模块包括：
    第一开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述输入信号，漏极与所述第一节点相连。
  4. 如权利要求1所述的移位寄存器，其中，所述第一控制模块包括：
    第二开关晶体管，其栅极用于接收所述第一时钟信号，源极用于接收所述第二直流信号，漏极与所述第二节点相连；
    第三开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第二节点相连；
    第一电容，其一端用于接收所述第二时钟信号，另一端与所述第二节点相连。
  5. 如权利要求1所述的移位寄存器，其中，所述第二控制模块包括：
    第四开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第一直流信号，漏极与所述第三节点相连；
    第五开关晶体管，其栅极与所述第二节点相连，源极用于接收所述第二直流信号，漏极与所述第六开关晶体管的源极相连；
    第六开关晶体管，其栅极用于接收所述第二时钟信号，漏极与所述第三节点相连；
    第二电容，其一端用于接收所述第二时钟信号，另一端与所述第三节点相连。
  6. 如权利要求1所述的移位寄存器，其中，所述第一输出模块包括：
    第七开关晶体管，其栅极与所述第一节点相连，源极用于接收所述第二直流信号，漏极与所述驱动信号输出端相连；
    第三电容，其一端与所述第一节点相连，另一端与所述驱动信号输出端相连。
  7. 如权利要求1所述的移位寄存器，其中，所述第二输出模块具体包括：
    第八开关晶体管，其栅极与所述第三节点相连，源极用于接收所述第一直流信号，漏极与所述驱动信号输出端相连。
  8. 如权利要求3-6任一项所述的移位寄存器，其中，当所述输入信号的有效脉冲信号为高电位时，所有开关晶体管均为P型开关晶体管；
    当所述输入信号的有效脉冲信号为低电位时，所有开关晶体管均为N型开关晶体管。
  9. 如权利要求1所述的移位寄存器，其中，所述第一时钟信号和所述第二时钟信号的周期相同，占空比相同；
    当所述输入信号的有效脉冲信号为高电位时，所述输入信号的上升沿与所述第一时钟信号的下降沿对齐，并且所述输入信号的下降沿与所述第二时钟信号的下降沿对齐，所述第一时钟信号在一个周期内低电位的时间段处于所述第二时钟信号在一个周期内高电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均大于0.5；
    或者，当所述输入信号的有效脉冲信号为低电位时，所述输入信号的下降沿与所述第一时钟信号的上升沿对齐，并且所述输入信号的上升沿与所述第二时钟信号的上升沿对齐，所述第一时钟信号在一个周期内高电位的时间段处于所述第二时钟信号在一个周期内低电位的时间段之间，以及所述第一时钟信号和所述第二时钟信号的占空比均小于0.5。
  10. 一种栅极驱动电路，包括级联的多个如权利要求1-9任一项所述的移位寄存器，其中，
    第一级移位寄存器的输入信号由起始信号端输入；
    除第一级移位寄存器之外，其余各级移位寄存器的输入信号均由与其连接的上一级移位寄存器的驱动信号输出端输入。
  11. 一种显示装置，包括如权利要求10所述的栅极驱动电路。
PCT/CN2016/077294 2015-09-18 2016-03-25 移位寄存器、栅极驱动电路及显示装置 WO2017045390A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/320,534 US10102919B2 (en) 2015-09-18 2016-03-25 Shift register, gate driving circuit and display device
EP16808896.1A EP3355309B1 (en) 2015-09-18 2016-03-25 Shift register, gate driving circuit and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510600147.9A CN105047124B (zh) 2015-09-18 2015-09-18 一种移位寄存器、栅极驱动电路及显示装置
CN201510600147.9 2015-09-18

Publications (1)

Publication Number Publication Date
WO2017045390A1 true WO2017045390A1 (zh) 2017-03-23

Family

ID=54453620

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2016/077294 WO2017045390A1 (zh) 2015-09-18 2016-03-25 移位寄存器、栅极驱动电路及显示装置

Country Status (4)

Country Link
US (1) US10102919B2 (zh)
EP (1) EP3355309B1 (zh)
CN (1) CN105047124B (zh)
WO (1) WO2017045390A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679577B2 (en) * 2017-02-10 2020-06-09 Boe Technology Group Co., Ltd. Shift register and driving method thereof
CN114067729A (zh) * 2021-11-16 2022-02-18 武汉华星光电技术有限公司 发光驱动电路及显示面板

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047124B (zh) 2015-09-18 2017-11-17 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN105304057B (zh) * 2015-12-09 2018-11-30 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN105679248B (zh) 2016-01-04 2017-12-08 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN105529000B (zh) 2016-02-18 2018-01-23 京东方科技集团股份有限公司 信号生成单元、移位寄存器、显示装置及信号生成方法
CN105513531B (zh) * 2016-03-02 2018-04-10 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106251818A (zh) * 2016-08-31 2016-12-21 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106652882B (zh) * 2017-03-17 2019-09-06 京东方科技集团股份有限公司 移位寄存器单元、阵列基板和显示装置
CN107316599B (zh) * 2017-07-07 2020-09-22 上海天马有机发光显示技术有限公司 移位寄存单元、其驱动方法及显示面板
KR102567324B1 (ko) * 2017-08-30 2023-08-16 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
CN107657918B (zh) * 2017-09-29 2019-10-01 上海天马微电子有限公司 发光控制信号生成电路、其驱动方法及装置
CN109616056A (zh) * 2018-08-24 2019-04-12 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN110415648A (zh) * 2019-07-16 2019-11-05 深圳市华星光电半导体显示技术有限公司 Goa电路
CN113554986A (zh) * 2020-04-26 2021-10-26 华为技术有限公司 移位寄存器及驱动方法、发光控制电路、阵列基板及终端
CN114097020B (zh) * 2020-04-30 2024-03-15 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法
CN113053293B (zh) * 2021-04-07 2022-07-19 北京京东方技术开发有限公司 移位寄存器单元、栅极驱动电路、显示面板
US20240135882A1 (en) * 2022-01-27 2024-04-25 Hefei Boe Joint Technology Co., Ltd. Voltage supply circuit, voltage supply method, voltage supply module and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110228892A1 (en) * 2009-06-10 2011-09-22 Wei-Jen Lai Shift register of a display device
CN104134430A (zh) * 2014-07-04 2014-11-05 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
TW201501127A (zh) * 2013-06-17 2015-01-01 Innolux Corp 顯示器面板與雙向移位暫存器電路
CN204257215U (zh) * 2014-12-18 2015-04-08 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105047124A (zh) * 2015-09-18 2015-11-11 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW538400B (en) * 1999-11-01 2003-06-21 Sharp Kk Shift register and image display device
KR100583318B1 (ko) * 2003-12-17 2006-05-25 엘지.필립스 엘시디 주식회사 액정표시장치의 게이트 구동장치 및 방법
KR101447997B1 (ko) * 2008-04-14 2014-10-08 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20100083370A (ko) * 2009-01-13 2010-07-22 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
CN103151010B (zh) * 2013-02-27 2014-12-10 京东方科技集团股份有限公司 一种移位寄存器和显示装置
CN104124430B (zh) 2014-07-18 2016-05-11 武汉理工大学 一种二氧化钌量子点修饰的五氧化二钒纳米材料及其制备方法和应用
CN104809978B (zh) * 2015-05-21 2017-05-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN104835450B (zh) * 2015-05-22 2017-01-25 京东方科技集团股份有限公司 移位寄存器单元及其控制方法、栅极驱动电路、显示装置
CN105185287B (zh) * 2015-08-27 2017-10-31 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路和相关显示装置
CN105096808B (zh) * 2015-09-18 2018-02-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105304057B (zh) * 2015-12-09 2018-11-30 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN105741802B (zh) * 2016-03-28 2018-01-30 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110228892A1 (en) * 2009-06-10 2011-09-22 Wei-Jen Lai Shift register of a display device
TW201501127A (zh) * 2013-06-17 2015-01-01 Innolux Corp 顯示器面板與雙向移位暫存器電路
CN104134430A (zh) * 2014-07-04 2014-11-05 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN204257215U (zh) * 2014-12-18 2015-04-08 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示装置
CN105047124A (zh) * 2015-09-18 2015-11-11 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679577B2 (en) * 2017-02-10 2020-06-09 Boe Technology Group Co., Ltd. Shift register and driving method thereof
CN114067729A (zh) * 2021-11-16 2022-02-18 武汉华星光电技术有限公司 发光驱动电路及显示面板
CN114067729B (zh) * 2021-11-16 2022-10-04 武汉华星光电技术有限公司 发光驱动电路及显示面板

Also Published As

Publication number Publication date
US10102919B2 (en) 2018-10-16
CN105047124B (zh) 2017-11-17
CN105047124A (zh) 2015-11-11
EP3355309B1 (en) 2023-08-16
EP3355309A4 (en) 2019-03-20
EP3355309A1 (en) 2018-08-01
US20180211716A1 (en) 2018-07-26

Similar Documents

Publication Publication Date Title
WO2017045390A1 (zh) 移位寄存器、栅极驱动电路及显示装置
WO2017031955A1 (zh) 移位寄存器、栅极驱动电路和相关显示装置
CN105741744B (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
US9965985B2 (en) Shift register and method for driving the same, gate driving circuit and display apparatus
WO2017121133A1 (zh) 移位寄存器单元、栅极驱动电路、显示面板及显示装置
US9972262B2 (en) Shift register and its driving method, gate driving circuit and display device
CN105096889B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN106098101B (zh) 一种移位寄存器、栅极驱动电路及显示装置
WO2017156909A1 (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN105427825B (zh) 一种移位寄存器、其驱动方法及栅极驱动电路
KR102019578B1 (ko) Goa 회로 및 액정 디스플레이
US20180040382A1 (en) Shift registers and driving methods thereof, gate driving apparatus and display apparatuses
CN111477181B (zh) 栅极驱动电路、显示基板、显示装置和栅极驱动方法
US10467966B2 (en) Shift register and a method for driving the same, a gate driving circuit and display apparatus
CN104299590A (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN105632563B (zh) 一种移位寄存器、栅极驱动电路及显示装置
US10714041B2 (en) Gate driver on array circuit
WO2018126754A1 (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
WO2019037457A1 (zh) 一种移位寄存器、其驱动方法、驱动控制电路及显示装置
CN104934071A (zh) 一种移位寄存器、栅极驱动电路及显示装置
WO2019214346A1 (zh) 移位寄存器单元及其驱动方法、扫描驱动电路、显示装置

Legal Events

Date Code Title Description
REEP Request for entry into the european phase

Ref document number: 2016808896

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 15320534

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16808896

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE