CN113554986A - 移位寄存器及驱动方法、发光控制电路、阵列基板及终端 - Google Patents

Abstract

本申请提供一种移位寄存器及驱动方法、发光控制电路、阵列基板及终端，涉及显示技术领域，用于解决如何尽可能的减小驱动电路对OLED的调光精度的问题。移位寄存器，其特征在于，包括：输入端、输出端、至少一个调光控制子电路、下拉子电路以及上拉子电路；调光控制子电路，与输入端、使能信号端、时钟信号端以及第一节点相耦接，用于在使能信号端和时钟信号端的控制下，将输入端的信号传输至第一节点；下拉子电路，与第一节点、第一电压端以及输出端相耦接，用于在第一节点的控制下，将第一电压端的信号传输至输出端；上拉子电路，与第二节点、第二电压端以及输出端相耦接，用于在第二节点的控制下，将第二电压端的信号传输至输出端。

Description

移位寄存器及驱动方法、发光控制电路、阵列基板及终端

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器及驱动方法、发光控制电路、阵列基板及终端。

背景技术

包括有机电致发光二极管(organic light emitting diode，OLED)终端由于具有薄、轻、宽视角、主动发光、发光颜色连续可调、成本低、高色域、高对比度、响应速度快、耗能小、驱动电压低、工作温度范围宽、生产工艺简单、发光效率高及可柔性显示等优点，已被列为具有发展前景的下一代显示技术。

OLED终端的有效显示区中包括多个亚像素，每个亚像素设置有驱动电路，驱动电路驱动发光器件OLED发光，以实现正常显示。也就是说，OLED何时发光、发几个相位(phase)的光，由驱动电路决定。也可以理解为，OLED的脉宽调制(pulse width modulation，PWM)的调光精度，由驱动电路决定。

可以理解的是，驱动电路对OLED的调光精度越小，对OLED的发光控制效果越好，显示效果越好。因此，如何尽可能的减小驱动电路对OLED的调光精度，成为本领域技术人员急需解决的技术问题。

发明内容

本申请实施例提供一种移位寄存器及驱动方法、发光控制电路、阵列基板及终端，用于解决如何尽可能的减小驱动电路对OLED的调光精度的问题。

为达到上述目的，本实施例采用如下技术方案：

第一方面，提供一种移位寄存器，包括：输入端、输出端、至少一个调光控制子电路、下拉子电路以及上拉子电路；调光控制子电路，与输入端、使能信号端、时钟信号端以及第一节点相耦接，用于在使能信号端和时钟信号端的控制下，将输入端的信号传输至第一节点；下拉子电路，与第一节点、第一电压端以及输出端相耦接，用于在第一节点的控制下，将第一电压端的信号传输至输出端；上拉子电路，与第二节点、第二电压端以及输出端相耦接，用于在第二节点的控制下，将第二电压端的信号传输至输出端。

本申请实施例提供的移位寄存器，可根据需要，通过移位寄存器中的调光控制子电路对第一节点的电位进行调整，以控制移位寄存器的输出端提前一个或多个脉冲输出低电平信号(开启信号)，从而使得亚像素中的OLED的发光时间延长一个或多个脉冲，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

可选的，至少一个调光控制子电路为多个调光控制子电路；与多个调光控制子电路分别耦接的多个使能信号端相互绝缘；与多个调光控制子电路分别耦接的多个时钟信号端相互绝缘。

这样一来，在一些情况下，可以仅使用多个调光控制子电路中的某几个调光控子电路对第一节点的电位进行调节，以调整移位寄存器的输出端的信号，使输出端输出一种波形的信号。还可以使用多个调光控制子电路对第一节点的电位进行调节，以调整移位寄存器的输出端的信号，使输出端输出另一种波形的信号，以满足多种需求。

可选的，移位寄存器还包括：输入子电路；输入子电路与第三时钟信号端、输入端、第一节点、第一电压端、第三节点以及第四时钟信号端相耦接，用于在第三时钟信号端的控制下，将输入端的信号传输至第一节点，将第一电压端的信号传输至第三节点；还用于在第一节点的控制下，将第三时钟信号端的信号传输至第三节点；还用于将第四时钟信号端的信号传输至第一节点。

可选的，移位寄存器还包括：下拉控制子电路；下拉控制子电路与第四时钟信号端、第二电压端、第一节点以及第三节点相耦接，用于在第四时钟信号端和第三节点的控制下，将第二电压端的信号传输至第一节点。

可选的，移位寄存器还包括：上拉控制子电路；上拉控制子电路与第二电压端、第四时钟信号端、第一节点、第二节点以及第三节点相耦接，用于在第一节点的控制下，将第二电压端的信号传输至第二节点，还用于在第三节点和第四时钟信号端的控制下，将第四时钟信号端的信号传输至第二节点；还用于将第三节点的信号传输至第二节点。

可选的，调光控制子电路包括：第一晶体管和第二晶体管；第一晶体管的栅极与时钟信号端相耦接，第一晶体管的第一极与输入端相耦接，第一晶体管的第二极与第二晶体管的第一极相耦接；第二晶体管的栅极与使能信号端相耦接，第二晶体管的第二极与第一节点相耦接。

可选的，至少一个调光控制子电路为多个调光控制子电路；与每个调光控制子电路中第一晶体管的栅极相耦接的时钟信号端，相互绝缘；与每个调光控制子电路中第二晶体管的栅极相耦接的使能信号端相互绝缘。

可选的，下拉子电路包括第五晶体管，第五晶体管的栅极与第一节点相耦接，第五晶体管的第一极与第一电压端相耦接，第五晶体管的第二极与输出端相耦接。

可选的，上拉子电路包括第六晶体管和第一电容；第六晶体管的栅极与第二节点相耦接，第六晶体管的第一极与第二电压端相耦接，第六晶体管的第二极与输出端相耦接；第一电容的第一端与第二节点相耦接，第一电容的第二端与第六晶体管的第一极相耦接。

可选的，输入子电路包括第七晶体管、第八晶体管、第九晶体管；第七晶体管的栅极与第三时钟信号端相耦接，第七晶体管的第一极与输入端相耦接，第七晶体管的第二极与第一节点相耦接；第八晶体管的栅极与第三时钟信号端相耦接，第八晶体管的第一极与第一电压端相耦接，第八晶体管的第二极与第三节点相耦接；第九晶体管的栅极与第一节点相耦接，第九晶体管的第一极与第三时钟信号端相耦接，第九晶体管的第二极与第三节点相耦接。

可选的，下拉控制子电路包括第十晶体管和第十一晶体管；第十晶体管的栅极与第三节点相耦接，第十晶体管的第一极与第二电压端相耦接，第十晶体管的第二极与第十一晶体管的第一极相耦接；第十一晶体管的栅极与第四时钟信号端相耦接，第十一晶体管的第二极与第一节点相耦接。

可选的，上拉控制子电路包括第十二晶体管、第十三晶体管、第十四晶体管以及第二电容；第十二晶体管的栅极与第一节点相耦接，第十二晶体管的第一极与第二电压端相耦接，第十二晶体管的第二极与第二节点相耦接；第十三晶体管的栅极与第三节点相耦接，第十三晶体管的第一极与第四时钟信号端相耦接，第十三晶体管的第二极与第十四晶体管的第一极相耦接；第十四晶体管的栅极与第四时钟信号端相耦接，第十四晶体管的第二极与第二节点相耦接；第二电容的第一端连接第三节点，第一电容的第二端连接第二节点。

第二方面，提供一种发光控制电路，包括：多个级联的如第一方面中任意一项的移位寄存器；第一级移位寄存器的输入端与起始信号端相耦接；除最后一级移位寄存器外，其它每级移位寄存器的输出端与下一级移位寄存器的输入端相耦接。本申请提供的发光控制电路的有益效果与移位寄存器的有益效果相同，此处不再赘述。

第三方面，提供一种阵列基板，包括：衬底；如第二方面的发光控制电路，设置在衬底上；多个驱动电路，设置在衬底上；每个驱动电路包括至少一个发光控制晶体管，发光控制晶体管的栅极与发光控制电路中一级移位寄存器的输出端相耦接。本申请提供的阵列基板的有益效果与移位寄存器的有益效果相同，此处不再赘述。

可选的，多个驱动电路阵列排布，位于同一排的驱动电路中的发光控制晶体管的栅极，与发光控制电路中的同一级移位寄存器的输出端相耦接。

第四方面，提供一种终端，包括显示区和位于显示区周边的周边区，终端包括第三方面的阵列基板；阵列基板中的发光控制电路位于周边区，阵列基板中的多个驱动电路位于显示区。本申请提供的终端的有益效果与移位寄存器的有益效果相同，此处不再赘述。

第五方面，提供一种移位寄存器的驱动方法，移位寄存器包括：至少一个调光控制子电路，调光控制子电路，与输入端、使能信号端、时钟信号端以及第一节点相耦接；下拉子电路，与第一节点、第一电压端以及输出端相耦接；上拉子电路，与第二节点、第二电压端以及输出端相耦接；移位寄存器的驱动方法，包括：调控阶段：第一状态下：使能信号端输入截止信号，调光控制子电路在使能信号端和时钟信号端的控制下，未将输入端的开启信号传输至第一节点；下拉子电路在第一节点的截止信号的控制下，未将第一电压端的信号传输至输出端；上拉子电路在第二节点的开启信号的控制下，将第二电压端的信号传输至输出端；第二状态下：使能信号端和时钟信号端输入开启信号，调光控制子电路在使能信号端和时钟信号端的控制下，将输入端的开启信号传输至第一节点；下拉子电路在第一节点的开启信号的控制下，将第一电压端的信号传输至输出端；上拉子电路在第二节点的截止信号的控制下，未将第二电压端的信号传输至输出端；其中，移位寄存器在调控阶段进入第一状态或第二状态。本申请提供的移位寄存器的驱动方法，可根据需要，控制调光控制子电路进入第一状态或者第二状态，从而控制移位寄存器是否提前一个或多个脉冲输出开启信号，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

可选的，至少一个调光控制子电路包括多个调光控制子电路；与多个调光控制子电路分别耦接的多个时钟信号端依次输入时钟信号；与多个调光控制子电路分别耦接的多个使能信号端分别输入截止信号或开启信号。

可选的，移位寄存器还包括：输入子电路，与第三时钟信号端、输入端、第一节点、第一电压端、第三节点以及第四时钟信号端相耦接；下拉控制子电路，与第四时钟信号端、第二电压端、第一节点以及第三节点相耦接；上拉控制子电路，与第二电压端、第四时钟信号端、第一节点、第二节点以及第三节点相耦接；移位寄存器的驱动方法，在调控阶段之前，还包括：固定阶段：第一阶段：在第一节点的起始开启信号的控制下，输入子电路将第三时钟信号端的截止信号传输至第三节点；在第三节点的截止信号的控制下，上拉控制子电路将第三节点的截止信号传输至第二节点；在第二节点的截止信号的控制下，上拉子电路未将第二电压端的截止信号传输至输出端；在第一节点的开启信号的控制下，下拉子电路将第一电压端的开启信号传输至输出端，输出端输出开启信号；第二阶段：在第三时钟信号端的开启信号的控制下，输入子电路将输入端的截止信号传输至第一节点，并将第一电压端的开启信号传输至第三节点；在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；在第三节点的开启信号的控制下，上拉控制子电路将第三节点的开启信号传输至第二节点；在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；第三阶段：上拉控制子电路控制第三节点保持开启信号；在第三节点的开启信号和第四时钟信号端的开启信号的控制下，下拉控制子电路将第二电压端的截止信号传输至第一节点；在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；在第三节点的开启信号和第四时钟信号端的开启信号的控制下，上拉控制子电路将第一电压端的开启信号传输至第二节点；在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；第四阶段：第一节点保持上个阶段的截止信号，或者，在时钟信号端和使能信号端的控制下，调光控制子电路将输入端的截止信号传输至第一节点；在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；上拉子电路控制第二节点保持开启信号，并在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；其中，在移位寄存器包括多个调光控制子电路的情况下，循环多次第四阶段；第六阶段：在第三时钟信号端的开启信号的控制下，输入子电路将输入端的截止信号传输至第一节点，并将第一电压端的开启信号传输至第三节点；在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；在第三节点的开启信号的控制下，上拉控制子电路将第三节点的开启信号传输至第二节点；在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；第七阶段：上拉控制子电路控制第三节点保持开启信号；在第三节点的开启信号和第四时钟信号端的开启信号的控制下，下拉控制子电路将第二电压端的截止信号传输至第一节点；在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；在第三节点的开启信号和第四时钟信号端的开启信号的控制下，上拉控制子电路将第一电压端的开启信号传输至第二节点；在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；移位寄存器的驱动方法，在调控阶段之后，还包括：输出阶段：在第三时钟信号端的开启信号的控制下，输入子电路将输入端的开启信号传输至第一节点；在第一节点的开启信号的控制下，上拉控制子电路将第二电压端的截止信号传输至第二节点；在第二节点的截止信号的控制下，上拉子电路未将第二电压端的截止信号传输至输出端；在第一节点的开启信号的控制下，下拉子电路将第一电压端的开启信号传输至输出端，输出端输出开启信号。

第六方面，提供一种计算机可读介质，其存储有计算机程序，计算机程序被处理器执行时实现如第五方面任一项的方法。

附图说明

图1a为本申请实施例提供的一种终端的框架示意图；

图1b为本申请实施例提供的一种显示屏的亚像素分布示意图；

图1c为本申请实施例提供的一种驱动电路的结构示意图；

图1d为本申请实施例提供的图1c所示的驱动电路的时序图；

图1e为本申请实施例提供的一种发光控制电路与驱动电路的连接关系示意图；

图2a为本申请实施例提供的一种移位寄存器的结构示意图；

图2b为本申请实施例提供的一种图2a所示的移位寄存器中各子电路的结构示意图；

图2c为本申请实施例提供的一种图2b所示的移位寄存器的时序图；

图3a为本申请实施例提供的另一种移位寄存器的结构示意图；

图3b为本申请实施例提供的一种图3a所示的移位寄存器中各子电路的结构示意图；

图3c为本申请实施例提供的一种图3b所示的移位寄存器的时序图；

图4a-图4j为本申请实施例提供的一种图3a所示的移位寄存器的驱动过程示意图；

图5a为本申请实施例提供的另一种图3b所示的移位寄存器的时序图；

图5b-图5c为本申请实施例提供的另一种图3a所示的移位寄存器的驱动过程示意图；

图6a为本申请实施例提供的又一种图3b所示的移位寄存器的时序图；

图6b-图6d为本申请实施例提供的又一种图3a所示的移位寄存器的驱动过程示意图；

图7a为本申请实施例提供的又一种移位寄存器的结构示意图；

图7b为本申请实施例提供的一种图7a所示的移位寄存器的时序图；

图7c为本申请实施例提供的另一种图7a所示的移位寄存器的时序图；

图8为本申请实施例提供的又一种移位寄存器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。

在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。

本申请实施例提供一种终端。该终端可以为平板电脑、手机、电子阅读器、遥控器、个人计算机(personal computer，PC)、笔记本电脑、个人数字助理(personal digitalassistant，PDA)、车载设备、网络电视、可穿戴设备、电视机等具有显示界面的产品，以及智能手表、智能手环等智能显示穿戴产品。本申请实施例对上述终端的具体形式不做特殊限制。

以下实施例为了方便说明，均是以终端为手机为例进行的举例说明。

如图1a所示，终端1主要包括显示屏(display panel，DP)2、中框3、壳体(或者称为电池盖、后壳)4以及盖板5。

显示屏2具有能够看到显示画面的出光侧和与上述出光侧相对设置的背面，显示屏2的背面靠近中框3，盖板5设置在显示屏2的出光侧。

盖板5位于显示屏2远离中框3一侧，盖板5例如可以是盖板玻璃(cover glass，CG)，该盖板玻璃可以具有一定的韧性。

中框3位于显示屏2和壳体4之间，中框3远离显示屏2的表面用于安装电池、印刷电路板(printed circuit board，PCB)、摄像头(camera)、天线等内部元件。壳体4与中框3盖合后，上述内部元件位于壳体4与中框3之间。

在一些实施例中，显示屏2为有机发光二极管(organic lightemitting diode，OLED)显示屏。由于OLED显示屏中每个亚像素内设置有电致发光层，所以可以使得OLED显示屏在接收到工作电压后，实现自发光。

如图1b所示，显示屏2包括有效显示区(active area，AA)A和位于该有效显示区A周边的周边区B。

在一些实施例中，显示屏2的有效显示区A作为终端1的显示区，显示屏2的周边区B作为终端1的周边区。

如图1b所示，显示屏2的有效显示区A包括多个亚像素(sub pixel)20。为了方便说明，本申请中上述多个亚像素20是以矩阵形式排列为例进行的说明。此时，沿水平方向X排列成一排的亚像素20称为同一行亚像素，沿竖直方向Y排列成一排的亚像素20称为同一列亚像素。亚像素20内设置有驱动电路Q和与该驱动电路Q电连接的OLED(发光器件)，驱动电路Q用于控制OLED进行显示。

示例的，在一种可能的实施例中，如图1c所示，该驱动电路Q包括电容Cst和多个开关晶体管(T1、T2、T3、T5、T6、T7)以及一个驱动晶体管T4。即，7T1C结构。

当然，驱动电路Q也可以是其他结构，本申请实施例中图1c中示意的驱动电路Q仅是一种示意。

以图1c所示的驱动电路Q为例，驱动电路Q中一部分开关晶体管(例如，T1、T7)的栅极用于接收如图1d所示的第一选通信号N-1。一部分开关晶体管(例如，T2、T3)的栅极用于接收如图1d所示的第二选通信号N。又一部分开关晶体管(例如，T5、T6)的栅极用于接收如图1d所示的发光控制信号EM。

需要说明的是，图1c所示的驱动电路的工作过程包括图1d所示的三个阶段，第一阶段①、第二阶段②以及第三阶段③。

第一阶段①，在第一选通信号N-1的控制下，图1c中，晶体管T1和晶体管T7导通。初始电压Vint通过晶体管T1和晶体管T7，分别传输至驱动晶体管T4的栅极(gate，简称g)以及OLED的阳极(anode，简称a)。达到对OLED的阳极a以及驱动晶体管T4的栅极g进行复位的目的。

第二阶段②，在第二选通信号N的控制下，晶体管T2导通，驱动晶体管T4的栅极g与漏极(drain，简称d)电连接，该驱动晶体管T4成二极管导通状态。此时，数据线(data line，DL)上的数据信号Vdata通过该晶体管T2传输至至驱动晶体管T4的源极(source，简称s)，并对驱动晶体管T4的阈值电压Vth进行补偿。

第三阶段③，在发光控制信号EM的控制下，晶体管T5和晶体管T6导通，电压ELVDD与ELVSS之间的电流通路导通。驱动晶体管T4产生的驱动电流Isd通过上述电流通路传输至OLED，以驱动OLED进行发光。本申请实施例可将晶体管T5和晶体管T6称为发光控制晶体管。

基于此，可知，在第三阶段③OLED何时发光，由发光控制信号EM何时给入决定。

在驱动电路Q的结构如图1c所示的情况下，在一种可能的实施例中，显示屏2的有效显示区A中亚像素20的排布方式如图1e所示，多个亚像素20阵列排布，多个驱动电路Q也阵列排布。位于同一行的亚像素20中的驱动电路Q的第一选通信号N-1连接同一信号端，位于同一行的亚像素20中的驱动电路Q的第二选通信号N连接同一信号端，位于同一行的亚像素20中的驱动电路Q的发光控制信号EM连接同一信号端。

如图1e所示，驱动电路Q中的发光控制信号EM由发光控制电路100给入，发光控制电路100位于显示屏2的周边区B。发光控制电路100包括多个级联的移位寄存器(shiftregister，SR)，第一级移位寄存器SR1的输入端IN与起始信号端ESTV相耦接，除最后一级移位寄存器SR外，其它每级移位寄存器SR的输出端OUT与下一级移位寄存器SR的输入端IN相耦接。

示意的，如图1e所示，第一级移位寄存器SR1的输入端IN与起始信号端ESTV相耦接，第一级移位寄存器SR1的输出端OUT与第二级移位寄存器SR2的信号输入端IN相耦接。第二级移位寄存器SR2与第一级移位寄存器SR1相邻。第二级移位寄存器SR2的输出端OUT与第三级移位寄存器SR3的输入端IN相连接。第三级移位寄存器SR3与第二级移位寄存器SR2相邻。其余移位寄存器SR的级联方式同上所述。

其中，每级移位寄存器SR的信号输出端OUT能够向一行亚像素20中的至少一个亚像素20中的发光控制晶体管(晶体管T5和晶体管T6)的栅极提供发光控制信号EM。

在一种可能的实施例中，如图1e所示，位于同一行的亚像素20中，其驱动电路Q中的发光控制晶体管(晶体管T5和晶体管T6)的栅极与发光控制电路100中一级移位寄存器SR的输出端OUT相耦接。

这样一来，第一级移位寄存器SR1的输入端IN用于接收起始信号ESTV。当该起始信号ESTV为开启信号时，起始信号ESTV为有效信号，启动第一级移位寄存器SR1。

当该起始信号ESTV为截止信号时，起始信号ESTV为非有效信号，此时第一级移位寄存器SR1不工作。

基于此，第一级移位寄存器SR1向第一行亚像素20中，与该第一级移位寄存器SR1的输出端OUT相耦接的发光控制晶体管的栅极提供栅极驱动信号。同时，上述第一级移位寄存器SR1还向第二级移位寄存器SR2的输入端IN提供起始信号，以使得第二级移位寄存器SR2启动。

接下来，第二级移位寄存器SR2向第二行亚像素20中，与该第二级移位寄存器SR2的输出端OUT相耦接的发光控制晶体管的栅极提供栅极驱动信号。同时，上述第二级移位寄存器SR2还向第三级移位寄存器SR3的输入端IN提供起始信号，以使得第三级移位寄存器SR3启动。

接下来，第三级移位寄存器SR3向第三行亚像素20中，与该第三级移位寄存器SR3的输出端OUT相耦接的发光控制晶体管的栅极提供栅极驱动信号。同时，上述第三级移位寄存器SR3还向第三级移位寄存器SR3所级联的下一级移位寄存器SR的输入端IN提供起始信号，以使得下一级移位寄存器SR启动。

这样一来，通过上述多个级联的移位寄存器SR，可以对多行依次排列的亚像素20，逐行进行扫描，控制显示屏2中的亚像素20逐行发光。

需要说明的是，上述均是以栅极驱动电路01中，一级移位寄存器SR控制一行(或列)亚像素20进行显示为例进行的说明。在本申请的另一些实施例中，上述一级移位寄存器SR还可以控制至少两行(或列)亚像素20进行显示，本申请实施例对该移位寄存器SR内部结构不做限定。

另外，发光控制电路100可以位于有效显示区A的上侧和/或下侧和/或左侧和/或右侧。图1e仅是以发光控制电路100位于有效显示区A的右侧为例进行说明。

由于在显示不同帧画面时，显示所需的亮度不同，在一些实施例中，通过调整数据线DL上的数据信号Vdata来调整OLED的发光亮度，但这样一来，在OLED发光亮度较低时，需要的数据信号Vdata较小。而在数据信号Vdata较小时，信号的控制精度较差，导致低亮度时显示效果较差。基于此，本申请实施例提供一种通过调整移位寄存器SR输出的发光控制信号EM的调整OLED的发光亮度的方式。

如图2a所示，本申请实施例提供一种移位寄存器SR，包括：下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60、以及上拉控制子电路70。

输入子电路50与第三时钟信号端ECK3、输入端IN、第一节点N1、第一电压端V1、第三节点N3以及第四时钟信号端ECK4相耦接。输入子电路50用于在第三时钟信号端ECK3的控制下，将输入端IN的信号传输至第一节点N1，将第一电压端V1的信号传输至第三节点N3。输入子电路50还用于在第一节点N1的控制下，将第三时钟信号端ECK3的信号传输至第三节点N3。输入子电路50还用于将第四时钟信号端ECK4的信号传输至第一节点N1。

也就是说，输入子电路50用于根据输入端IN的电位调整第一节点N1的电位，或者，根据第四时钟信号端ECK4的电位调整第一节点N1的电位。输入子电路50还用于根据第一电压端V1的电位或者第三时钟信号端ECK3的电位调整第三节点N3的电位。即，输入子电路50用于拉高或拉低第一节点N1和第三节点N3的电位。

下拉控制子电路60与第四时钟信号端ECK4、第二电压端V2、第一节点N1以及第三节点N3相耦接。下拉控制子电路60用于在第四时钟信号端ECK4和第三节点N3的控制下，将第二电压端V2的信号传输至第一节点N1。

其中，第二电压端V2相对第一电压端V1为高电平信号端。例如，第二电压端V2为恒定高电平电压端VGH，第一电压端V1为恒定低电平电压端VGL。

也就是说，下拉控制子电路60用于根据第二电压端V2的电位调整第一节点N1的电位。即，下拉控制子电路60用于拉高第一节点N1的电位。

上拉控制子电路70与第二电压端V2、第四时钟信号端ECK4、第一节点N1、第二节点N2以及第三节点N3相耦接。上拉控制子电路70用于在第一节点N1的控制下，将第二电压端V2的信号传输至第二节点N2。上拉控制子电路70还用于在第三节点N3和第四时钟信号端ECK4的控制下，将第四时钟信号端ECK4的信号传输至第二节点N2。上拉控制子电路70还用于将第三节点N3的信号传输至第二节点N2。

也就是说，上拉控制子电路70用于根据第二电压端V2的电位调整第二节点N2的电位，或者，根据第四时钟信号端ECK4的电位调整第二节点N2的电位，或者，根据第三节点N3的电位调整第二节点N2的电位。即，上拉控制子电路70用于拉高或拉低第二节点N2的电位。

下拉子电路30，与第一节点N1、第一电压端V1以及输出端OUT相耦接。下拉子电路30用于在第一节点N1的控制下，将第一电压端V1的信号传输至输出端OUT。

也就是说，下拉子电路30用于根据第一电压端V1的电位调整输出端OUT的电位。即，下拉子电路30用于拉低输出端OUT的电位。

上拉子电路40，与第二节点N2、第二电压端V2以及输出端OUT相耦接。用于在第二节点N2的控制下，将第二电压端V2的信号传输至输出端OUT。

也就是说，上拉子电路40用于根据第二电压端V2的电位调整输出端OUT的电位。即，上拉子电路40用于拉高输出端OUT的电位。

在一种可能的实施例中，关于图2a所示的移位寄存器SR中各子电路的结构，如图2b所示：

输入子电路50包括第七晶体管M7、第八晶体管M8以及第九晶体管M9。

第七晶体管M7的栅极与第三时钟信号端ECK3相耦接，第七晶体管M7的第一极与输入端IN相耦接，第七晶体管M7的第二极与第一节点N1相耦接。

第八晶体管M8的栅极与第三时钟信号端ECK3相耦接，第八晶体管M8的第一极与第一电压端V1相耦接，第八晶体管M8的第二极与第三节点N3相耦接。

第九晶体管M9的栅极与第一节点N1相耦接，第九晶体管M9的第一极与第三时钟信号端ECK3相耦接，第九晶体管M9的第二极与第三节点N3相耦接。

需要说明的是，输入子电路50还可以包括与第七晶体管M7、第八晶体管M8、第九晶体管M9分别并联的多个晶体管。上述仅仅是对输入子电路50的举例说明，其它与该输入子电路50功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

下拉控制子电路60包括第十晶体管M10和第十一晶体管M11。

第十晶体管M10的栅极与第三节点N3相耦接，第十晶体管M10的第一极与第二电压端V2相耦接，第十晶体管M10的第二极与第十一晶体管M11的第一极相耦接。

第十一晶体管M11的栅极与第四时钟信号端ECK4相耦接，第十一晶体管M11的第二极与第一节点N1相耦接。

需要说明的是，下拉控制子电路60还可以包括与第十晶体管M10和第十一晶体管M11分别并联的多个晶体管。上述仅仅是对下拉控制子电路60的举例说明，其它与该下拉控制子电路60功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

上拉控制子电路70包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第二电容C2。

第十二晶体管M12的栅极与第一节点N1相耦接，第十二晶体管M12的第一极与第二电压端V2相耦接，第十二晶体管M12的第二极与第二节点N2相耦接。

第十三晶体管M13的栅极与第三节点N3相耦接，第十三晶体管M13的第一极与第四时钟信号端ECK4相耦接，第十三晶体管M13的第二极与第十四晶体管M14的第一极相耦接。

第十四晶体管M14的栅极与第四时钟信号端ECK4相耦接，第十四晶体管M14的第二极与第二节点N2相耦接。

第二电容C2的第一端连接第三节点N3，第二电容C2的第二端连接第二节点N2。

需要说明的是，上拉控制子电路70还可以包括与第十二晶体管M12、第十三晶体管M13、第十四晶体管M14分别并联的多个晶体管。上述仅仅是对上拉控制子电路70的举例说明，其它与该上拉控制子电路70功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

下拉子电路30包括第五晶体管M5，第五晶体管M5的栅极与第一节点N1相耦接，第五晶体管M5的第一极与第一电压端V1相耦接，第五晶体管M5的第二极与输出端OUT相耦接。

需要说明的是，下拉子电路30还可以包括与第五晶体管M5并联的多个晶体管。上述仅仅是对下拉子电路30的举例说明，其它与该下拉子电路30功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

上拉子电路40包括第六晶体管M6和第一电容C1。

第六晶体管M6的栅极与第二节点N2相耦接，第六晶体管M6的第一极与第二电压端V2相耦接，第六晶体管M6的第二极与输出端OUT相耦接。

第一电容C1的第一端与第二节点N2相耦接，第一电容C1的第二端与第六晶体管M6的第一极相耦接。

需要说明的是，上拉子电路40还可以包括与第六晶体管M6并联的多个晶体管。上述仅仅是对上拉子电路40的举例说明，其它与该上拉子电路40功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

其中，本申请实施例提供的各子电路中的晶体管可以为薄膜晶体管(thin filmtransistor，TFT)，或者金属-氧化物-半导体(metal oxidesemiconductor，MOS)场效应晶体管等。此外，上述晶体管可以为N型晶体管或者P型晶体管。晶体管的第一极可以为源极，第二极为漏极。或者，晶体管的第一极为漏极，第二极为源极。本申请实施例对此不做限定，本申请实施例为了方便说明，均以晶体管为P型晶体管为例。

参照图2c，本申请实施例提供的移位寄存器SR的驱动方法的过程具体包括：

第一阶段P1：IN＝高，ECK3＝高，ECK4＝低。

第三时钟信号端ECK3输入高电平信号(截止信号)，第七晶体管M7、第八晶体管M8截止。

未输入信号前，第一节点N1的起始电位，与输入端IN的起始电位相同，均为低电平。

其中，可以理解的是，未输入信号前，第一节点N1的起始电位，与输入端IN的起始电位相同，均为低电平或均为高电平。本申请实施例中以移位寄存器SR中包括的晶体管均为P型晶体管为例，因此，在驱动过程中，未输入信号前，第一节点N1的起始电位为低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的高电平经第九晶体管M9传输至第三节点N3，控制第三节点N3为高电平。

第三节点N3的高电平控制第十三晶体管M13截止，第四时钟信号端ECK4的低电平未传输至第二节点N2。第三节点N3的高电平还控制第十晶体管M10截止，第二电压端V2的高电平未传输至第一节点N1。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平经第十二晶体管M12传输至第二节点N2，第二节点N2的高电平控制第六晶体管M6截止，第二电压端V2的高电平未传输至输出端OUT。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，输出端OUT输出低电平。

第一阶段P1移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表1所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表1

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P1

高

高

低

1

0

0

0

1

0

1

1

0

1

低

高

高

低

第二阶段P2：IN＝高，ECK3＝低，ECK4＝高。

第三时钟信号端ECK3输入低电平信号(开启信号)，第三时钟信号端ECK3的低电平信号控制第七晶体管M7和第八晶体管M8开启。输入端IN的高电平信号经第七晶体管M7传输至第一节点N1，第一节点N1为高电平。第一电压端V1的低电平经第八晶体管M8传输至第三节点N3，第三节点N3为低电平。

第一节点N1的高电平控制第九晶体管M9、第十二晶体管M12以及第五晶体管M5截止。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第三节点N3的低电平存储在第二电容C2中，使得第二节点N2也为低电平。第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。第一电容C1存储低电平。

第二阶段P2移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表2所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表2

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P2

高

低

高

0

1

1

1

0

1

0

0

1

0

高

低

低

高

第三阶段P3：IN＝高，ECK3＝高，ECK4＝低。

第三时钟信号端ECK3输入高电平信号，第七晶体管M7、第八晶体管M8截止。输入端IN的高电平信号未传输至第一节点N1。

第二电容C2发生自举作用，控制第三节点N3为低电平，且第三阶段P3中第三节点N3的电位比第二阶段P2第三节点N3的电位更低。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的低电平控制第十一晶体管M11开启，第二电压端V2的高电平经第十晶体管M10和第十一晶体管M11传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平控制第九晶体管M9、第十二晶体管M12以及第五晶体管M5截止。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的低电平控制第十四晶体管M14开启，经第十三晶体管M13和第十四晶体管M14传输至第二节点N2，控制第二节点N2为低电平。

第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。第一电容C1存储低电平。

第三阶段P3移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表3所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表3

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P3

高

高

低

0

1

0

0

0

1

1

0

1

1

高

低

低

高

第四阶段P4：IN＝高，ECK3＝低，ECK4＝高。

第三时钟信号端ECK3输入低电平信号，第三时钟信号端ECK3的低电平信号控制第七晶体管M7和第八晶体管M8开启。输入端IN的高电平信号经第七晶体管M7传输至第一节点N1，第一节点N1为高电平。第一电压端V1的低电平经第八晶体管M8传输至第三节点N3，第三节点N3为低电平。

第一节点N1的高电平控制第九晶体管M9、第十二晶体管M12以及第五晶体管M5截止。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第三节点N3的低电平存储在第二电容C2中，使得第二节点N2也为低电平。第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。第一电容C1存储低电平。

第四阶段P4移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表4所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表4

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P4

高

低

高

0

1

1

1

0

1

0

0

1

0

高

低

低

高

第五阶段P5：IN＝低，ECK3＝高，ECK4＝低。

第三时钟信号端ECK3输入高电平信号，第七晶体管M7、第八晶体管M8截止。输入端IN的高电平信号未传输至第一节点N1。

第二电容C2发生自举作用，控制第三节点N3为低电平，且第三阶段P3中第三节点N3的电位比第二阶段P2第三节点N3的电位更低。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的低电平控制第十一晶体管M11开启，第二电压端V2的高电平经第十晶体管M10和第十一晶体管M11传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平控制第九晶体管M9、第十二晶体管M12以及第五晶体管M5截止。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的低电平控制第十四晶体管M14开启，经第十三晶体管M13和第十四晶体管M14传输至第二节点N2，控制第二节点N2为低电平。

第二节点N2的存储在第一电容C1中。

第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。

第五阶段P5移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表5所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表5

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P5

低

高

低

0

1

0

0

0

1

1

0

1

1

高

低

低

高

第六阶段P6：IN＝低，ECK3＝低，ECK4＝高。

第三时钟信号端ECK3的低电平控制第七晶体管M7开启，输入端IN的低电平信号经第七晶体管M7传输至第一节点N1，第一节点N1为低电平。

第三时钟信号端ECK3的低电平控制第八晶体管M8开启，第一电压端V1的低电平经第八晶体管M8传输至第三节点N3，第三节点N3为低电平。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平传输至第二节点N2，控制第二节点N2为高电平。

第二节点N2的高电平控制第六晶体管M6截止，第二电压端V2的高电平未传输至输出端OUT。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的低电平经第九晶体管M9传输至第三节点N3，使第三节点N3稳定在低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT。

第六阶段P6移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表6所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表6

IN

ECK3

ECK4

M5

M6

M7

M8

M9

M10

M11

M12

M13

M14

N1

N2

N3

OUT

P6

低

高

低

1

0

1

1

1

1

0

1

1

0

低

高

低

低

移位寄存器SR的输出端OUT输出低电平信号后，控制亚像素20中驱动电路Q的发光控制晶体管(例如图1c所示的驱动电路Q中的晶体管T5和晶体管T6)开启，以驱动OLED发光。本申请实施例中可以通过调整第二阶段P2和第三阶段P3的重复次数，来调整移位寄存器SR输出低电平信号的时间，从而调整向发光控制晶体管输出开启信号的时间，以控制OLED的发光时间，从而调整OLED的发光亮度。这样一来，通过调整向发光控制晶体管输出开启信号所占的时间比(占空比)来调整OLED的发光亮度，无论OLED的发光亮度如何，都不会出现因数据信号Vdata不稳定而影响发光效果的问题。

但是，调整第二阶段P2和第三阶段P3的重复次数时，要么同时增加第二阶段P2和第三阶段P3，要么同时减少第二阶段P2和第三阶段P3。也就是说，每次亮度调节时至少是以两个阶段为单位，即，调光的最小精细度为两个脉冲(phase)，无法做到以一个脉冲为调光的最小精细度。

基于此，在图2a所示的移位寄存器SR的基础上，如图3a所示，本申请实施例还提供一种移位寄存器SR，移位寄存器SR包括：至少一个调光控制子电路(图3a中以移位寄存器SR包括第一调光控制子电路11和第二调光控制子电路12为例进行示意)、下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的移位寄存器SR的结构可以相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70结构的描述。

调光控制子电路，与输入端IN、使能信号端、时钟信号端以及第一节点N1相耦接。调光控制子电路用于在使能信号端和时钟信号端的控制下，将输入端IN的信号传输至第一节点N1。

也就是说，调光控制子电路用于根据输入端IN的电位调整第一节点N1的电位。即，调光控制子电路用于拉高或拉低第一节点N1的电位。

本申请实施例中，通过调光控制子电路调整第一节点N1的电位，可以控制下拉子电路30是否输出第一电压端V1的低电平，以控制亚像素20中驱动电路Q的发光控制晶体管(例如图1c所示的驱动电路Q中的晶体管T5和晶体管T6)是否开启，从而控制OLED是否发光，以改变OLED的发光时间和发光亮度。

以下，以几个示例对调光控制子电路10的结构进行举例说明。

示例一

移位寄存器SR包括多个调光控制子电路。

如图3a所示，移位寄存器SR包括：多个调光控制子电路(图3a中以移位寄存器SR包括第一调光控制子电路11和第二调光控制子电路12为例进行示意)、下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70。

每个调光控制子电路分别与输入端IN、使能信号端、时钟信号端以及第一节点N1相耦接。用于在使能信号端和时钟信号端的控制下，将输入端IN的信号传输至第一节点N1。

与多个调光控制子电路分别耦接的多个使能信号端相互绝缘，与多个调光控制子电路分别耦接的多个时钟信号端相互绝缘。

本申请实施例不对移位寄存器SR包括的调光控制子电路的数量进行限定，为了便于说明，本申请实施例中以移位寄存器SR包括两个调光控制子电路为例进行示意，两个调光控制子电路分别是第一调光控制子电路11和第二调光控制子电路12。

如图3a所示，第一调光控制子电路11，与输入端IN、第一使能信号端ENB1、第一时钟信号端ECK1以及第一节点N1相耦接。第一调光控制子电路11用于在第一使能信号端ENB1和第一时钟信号端ECK1的控制下，将输入端IN的信号传输至第一节点N1。

也就是说，第一调光控制子电路11用于根据输入端IN的电位调整第一节点N1的电位。即，第一调光控制子电路11用于拉高或拉低第一节点N1的电位。

第二调光控制子电路12，与输入端IN、第二使能信号端ENB2、第二时钟信号端ECK2以及第一节点N1相耦接。第二调光控制子电路12用于在第二使能信号端ENB2和第二时钟信号端ECK2的控制下，将输入端IN的信号传输至第一节点N1。

也就是说，第二调光控制子电路12用于根据输入端IN的电位调整第一节点N1的电位。即，第二调光控制子电路12用于拉高或拉低第一节点N1的电位。

需要说明的是，每一个调光控制子电路均分别与输入端IN、使能信号端、时钟信号端以及第一节点N1相耦接。本申请实施例中，为了对第一调光控制子电路11和第二调光控制子电路12进行区别，以便于理解和示意，均是以第一调光控制子电路11与输入端IN、第一使能信号端ENB1、第一时钟信号端ECK1以及第一节点N1相耦接；第二调光控制子电路12与输入端IN、第二使能信号端ENB2、第二时钟信号端ECK2以及第一节点N1相耦接进行示意的。

第一使能信号端ENB1和第二使能信号端ENB2相互绝缘，即，第一使能信号端ENB1和第二使能信号端ENB2输入的信号相互独立，互不干扰。第一时钟信号端ECK1和第二时钟信号端ECK2相互绝缘，即，第一时钟信号端ECK1和第二时钟信号端ECK2输入的信号相互独立，互不干扰。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的移位寄存器SR的结构可以相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的描述。

这样一来，在一些情况下，可以仅使用第二调光控制子电路12对第一节点N1的电位进行调节，以调整移位寄存器SR的输出端OUT的信号，使输出端OUT输出一种波形的信号。还可以既使用第一调光控制子电路11对第一节点N1的电位进行调节，又使用第二调光控制子电路12对第一节点N1的电位进行调节，以调整移位寄存器SR的输出端OUT的信号，使输出端OUT输出另一种波形的信号，以满足多种需求。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的结构相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70结构的描述。

关于移位寄存器SR中各子电路的结构，如图3b所示，第一调光控制子电路11包括：第一晶体管M1和第二晶体管M2。

第一晶体管M1的栅极与第一时钟信号端ECK1相耦接，第一晶体管M1的第一极与输入端IN相耦接，第一晶体管M1的第二极与第二晶体管M2的第一极相耦接。

第二晶体管M2的栅极与第一使能信号端相耦接，第二晶体管M2的第二极与第一节点N1相耦接。

需要说明的是，第一调光控制子电路11还可以包括与第一晶体管M1和第二晶体管M2分别并联的多个晶体管。上述仅仅是对第一调光控制子电路11的举例说明，其它与该第一调光控制子电路10功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

第二调光控制子电路12包括：第三晶体管M3和第四晶体管M4。

第三晶体管M3的栅极与第二时钟信号端ECK2相耦接，第三晶体管M3的第一极与输入端IN相耦接，第三晶体管M3的第二极与第四晶体管M4的第一极相耦接。

第四晶体管M4的栅极与第二使能信号端相耦接，第四晶体管M4的第二极与第一节点N1相耦接。

需要说明的是，第二调光控制子电路12还可以包括与第三晶体管M3和第四晶体管M4分别并联的多个晶体管。上述仅仅是对第二调光控制子电路12的举例说明，其它与该第二调光控制子电路20功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2b所示的结构相同，可以参考图2b中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构的描述。

以下，以图3b所示的移位寄存器SR为例，对本示例提供的移位寄存器SR在以不同单位为最小调光精细度的状态下的驱动过程进行示意说明。

在需要以四个脉冲为最小调光精细度(显示常态)来显示某一帧画面时，本示例提供的移位寄存器SR的驱动过程如下：

在此状态下，第一使能信号端ENB1和第二使能信号端ENB2恒定输出高电平信号(截止信号)。

参照图3c，本申请实施例提供的如图3b所示的移位寄存器SR的驱动方法的过程具体包括：固定阶段；固定阶段包括下述第一阶段P1～第七阶段P7。固定阶段移位寄存器SR输出的信号是固定的，无法调控。

第一阶段P1：

如图3c所示，IN＝高，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝高。

未输入信号前，第一节点N1的起始电位，与输入端IN的起始电位相同，均为低电平。

在第一节点N1的起始开启信号的控制下，输入子电路50将第三时钟信号端ECK3的截止信号传输至第三节点N3。

在第三节点N3的截止信号的控制下，上拉控制子电路70将第三节点N3的截止信号传输至第二节点N2。

在第二节点N2的截止信号的控制下，上拉子电路40未将第二电压端V2的截止信号传输至输出端OUT。

在第一节点N1的开启信号的控制下，下拉子电路30将第一电压端V1的开启信号传输至输出端OUT，输出端OUT输出开启信号。

在一些实施例中，如图4a所示，第三时钟信号端ECK3输入高电平信号(截止信号)，第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第四时钟信号端ECK4输入高电平信号，第四时钟信号端ECK4的高电平信号控制第十一晶体管M11和第十四晶体管M14截止。

未输入信号前，第一节点N1的起始电位，与输入端IN的起始电位相同，均为低电平。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，输出端OUT输出低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的高电平经第九晶体管M9传输至第三节点N3，控制第三节点N3为高电平。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的高电平信号未传输至第三节点N3。

第三节点N3的高电平控制存储至第二电容C2，并控制第二节点N2为高电平。

第二节点N2的高电平控制第六晶体管M6截止，第二电压端V2的低电平未传输至输出端OUT。

第一阶段P1移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表7所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表7

第二阶段P2：

如图3c所示，IN＝高，ECK1＝高，ECK2＝高，ECK3＝低，ECK4＝高，ENB1＝高，ENB2＝高。

在第三时钟信号端ECK3的开启信号的控制下，输入子电路50将输入端IN的截止信号传输至第一节点N1，并将第一电压端V1的开启信号传输至第三节点N3。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

在第三节点N3的开启信号的控制下，上拉控制子电路70将第三节点N3的开启信号传输至第二节点N2。

在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图4b所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的低电平信号(开启信号)控制第七晶体管M7开启，输入端IN的高电平信号经第七晶体管M7传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平信号控制第九晶体管M9截止，第三时钟信号端ECK3的低电平未传输至第三节点N3。

第一节点N1的高电平信号控制第十二晶体管M12截止，第二电压端V2的高电平信号未传输至第二节点N2。

第一节点N1的高电平信号控制第五晶体管M5截止，第一电压端V1的低电平信号未传输至输出端OUT。

第三时钟信号端ECK3的低电平信号控制第八晶体管M8开启，第三时钟信号端ECK3的低电平信号经第八晶体管M8传输至第三节点N3，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第三节点N3的低电平存储在第二电容C2中，使得第二节点N2为低电平。

第二节点N2的低电平存储在第一电容C1中，并控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。

第二阶段P2移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表8所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表8

第三阶段P3：

如图3c所示，IN＝高，ECK1＝高，ECK2＝高，ECK3＝高，ECK4＝低，ENB1＝高，ENB2＝高。

上拉控制子电路70控制第三节点N3保持开启信号。

在第三节点N3的开启信号和第四时钟信号端ECK4的开启信号的控制下，下拉控制子电路60将第二电压端V2的截止信号传输至第一节点N1。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

在第三节点N3的开启信号和第四时钟信号端ECK4的开启信号的控制下，上拉控制子电路70将第一电压端V1的开启信号传输至第二节点N2。

在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图4c所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的低电平控制第十一晶体管M11开启，第二电压端V2的高电平经第十晶体管M10和第十一晶体管M11传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的低电平控制第十四晶体管M14开启，第四时钟信号端ECK4的低电平经第十三晶体管M13和第十四晶体管M14传输至第二节点N2，控制第二节点N2为低电平。

第二节点N2的低电平存储在第一电容C1中，并控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第三阶段P3移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表9所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表9

第四阶段P4：

如图3c所示，IN＝高，ECK1＝低，ECK2＝高，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝高。

第一节点N1保持上个阶段的截止信号，在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40控制第二节点N2保持开启信号，并在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图4d所示，第一时钟信号端ECK1的低电平信号控制第一晶体管M1开启，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第四阶段P4移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表10所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表10

其中，在移位寄存器SR包括多个调光控制子电路的情况下，循环多次上述第四阶段P4。本申请实施例中，为了便于区分，第一调光控制子电路11的驱动阶段以第四阶段P4来表示，第二调光控制子电路12的驱动阶段以第五阶段P5来表示。

第五阶段P5：

如图3c所示，IN＝高，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝高。

第一节点N1保持上个阶段的截止信号，在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40控制第二节点N2保持开启信号，并在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图4e所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第五阶段P5移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表11所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表11

第六阶段P6：

如图3c所示，IN＝高，ECK1＝高，ECK2＝高，ECK3＝低，ECK4＝高，ENB1＝高，ENB2＝高。

在第三时钟信号端ECK3的开启信号的控制下，输入子电路50将输入端IN的截止信号传输至第一节点N1，并将第一电压端V1的开启信号传输至第三节点N3。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

在第三节点N3的开启信号的控制下，上拉控制子电路70将第三节点N3的开启信号传输至第二节点N2。

在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUIT，输出端OUT输出截止信号。

在一些实施例中，如图4f所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的高电平信号未传输至第一节点N1。

第三时钟信号端ECK3的低电平信号控制第七晶体管M7开启，输入端IN的高电平信号经第七晶体管M7传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平信号控制第九晶体管M9截止，第三时钟信号端ECK3的低电平未传输至第三节点N3。

第一节点N1的高电平信号控制第十二晶体管M12截止，第二电压端V2的高电平信号未传输至第二节点N2。

第一节点N1的高电平信号控制第五晶体管M5截止，第一电压端V1的低电平信号未传输至输出端OUT。

第三时钟信号端ECK3的低电平信号控制第八晶体管M8开启，第三时钟信号端ECK3的低电平信号经第八晶体管M8传输至第三节点N3，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第三节点N3的低电平存储在第二电容C2中，使得第二节点N2为低电平。

第二节点N2的低电平存储在第一电容C1中，并控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输至输出端OUT，输出端OUT输出高电平。

第六阶段P6移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表12所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表12

第七阶段P7：

如图3c所示，IN＝低，ECK1＝高，ECK2＝高，ECK3＝高，ECK4＝低，ENB1＝高，ENB2＝高。

上拉控制子电路70控制第三节点N3保持开启信号。

在第三节点N3的开启信号和第四时钟信号端ECK4的开启信号的控制下，下拉控制子电路60将第二电压端V2的截止信号传输至第一节点N1。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

在第三节点N3的开启信号和第四时钟信号端ECK4的开启信号的控制下，上拉控制子电路70将第一电压端V1的开启信号传输至第二节点N2。

在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图4g所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的低电平控制第十一晶体管M11开启，第二电压端V2的高电平经第十晶体管M10和第十一晶体管M11传输至第一节点N1，控制第一节点N1为高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的低电平控制第十四晶体管M14开启，第四时钟信号端ECK4的低电平经第十三晶体管M13和第十四晶体管M14传输至第二节点N2，控制第二节点N2为低电平。

第二节点N2的低电平存储在第一电容C1中，并控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第七阶段P7移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表9所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表13

移位寄存器SR的驱动方法，还包括调控阶段；调控阶段包括第八阶段P8～第九阶段P9。在调控阶段，移位寄存器SR输出的信号，可根据需求调整。

在不需要调整移位寄存器SR输出的信号，即，不需要单独调整OLED的发光亮度的情况下，在第八阶段P8第一调光控制子电路11进入第一状态，第九阶段P9第二调光控制子电路12进入第一状态。

对于每个调光控制子电路来讲，第一状态下，使能信号端输入截止信号，调光控制子电路在使能信号端和时钟信号端的控制下，未将输入端IN的开启信号传输至第一节点N1。下拉子电路30在第一节点N1的截止信号的控制下，未将第一电压端V1的开启信号传输至输出端OUT。上拉子电路40在第二节点N2的开启信号的控制下，将第二电压端V2的截止信号传输至输出端OUT。

因此，第八阶段P8：

如图3c所示，IN＝高，ECK1＝低，ECK2＝高，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝高。

第一使能信号端ENB1输入截止信号，第一时钟信号端ECK1输入开启信号，第一调光控制子电路11在第一使能信号端ENB1和第一时钟信号端ECK1的控制下，未将输入端IN的开启信号传输至第一节点N1。下拉子电路30在第一节点N1的截止信号的控制下，未将第一电压端V1的开启信号传输至输出端OUT。上拉子电路40在第二节点N2的开启信号的控制下，将第二电压端V2的截止信号传输至输出端OUT。

在一些实施例中，如图4h所示，第一时钟信号端ECK1的低电平信号控制第一晶体管M1开启，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第八阶段P8移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表14所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表14

第九阶段P9：

如图3c所示，IN＝低，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝高。

第二使能信号端ENB2输入截止信号，第二时钟信号端ECK2输入开启信号，第二调光控制子电路12在第二使能信号端ENB2和第二时钟信号端ECK2的控制下，未将输入端IN的开启信号传输至第一节点N1。下拉子电路30在第一节点N1的截止信号的控制下，未将第一电压端V1的开启信号传输至输出端OUT。上拉子电路40在第二节点N2的开启信号的控制下，将第二电压端V2的截止信号传输至输出端OUT。

在一些实施例中，如图4i所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第九阶段P9移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表15所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表15

移位寄存器SR的驱动方法，还包括输出阶段；输出阶段包括下述第十阶段P10，在第十阶段P10，移位寄存器SR固定输出开启信号。

第十阶段P10：

如图3c所示，IN＝低，ECK1＝高，ECK2＝高，ECK3＝低，ECK4＝高，ENB1＝高，ENB2＝高。

在第三时钟信号端ECK3的开启信号的控制下，输入子电路50将输入端IN的开启信号传输至第一节点N1。

在第一节点N1的开启信号的控制下，上拉控制子电路70将第二电压端V2的截止信号传输至第二节点N2。

在第二节点N2的截止信号的控制下，上拉子电路40未将第二电压端V2的截止信号传输至输出端OUT。

在第一节点N1的开启信号的控制下，下拉子电路30将第一电压端V1的开启信号传输至输出端OUT，输出端OUT输出开启信号。

在一些实施例中，如图4j所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的高电平信号控制第四晶体管M4截止，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的低电平信号控制第七晶体管M7开启，输入端IN的低电平信号传输至第一节点N1，控制第一节点N1为低电平。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平传输至第二节点N2，控制第二节点N2为高电平，第二节点N2的高电平存储在第一电容C1中，并控制第六晶体管M6截止，第二电压端V2的高电平信号未传输至输出端OUT。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，控制输出端OUT输出低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的低电平传输至第三节点N3，控制第三节点N3为低电平。

第三时钟信号端ECK3的低电平信号控制第八晶体管M8开启，第一电压端V1的低电平传输至第三节点N3，保持第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第十阶段P10移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表16所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表16

如图1e所示，移位寄存器SR的输出端OUT输出低电平信号，控制亚像素20中驱动电路Q的发光控制晶体管(晶体管T5和晶体管T6)开启，从而控制OLED发光，以完成显示。在移位寄存器SR驱动过程中，可通过调整移位寄存器SR的输入端IN输入的高电平信号的脉冲数量，来调整第二阶段P2～第五阶段P5的循环次数。以四个脉冲为调光的最小精细度，控制输出端OUT输出低电平信号的时间，以达到控制OLED发光亮度的目的。

在需要以一个脉冲为最小调光精细度来显示某一帧画面(第一特殊调光需求)时，本示例提供的移位寄存器SR的驱动过程如下：

在此状态下，第一使能信号端ENB1恒定输出高电平信号(截止信号)，第二使能信号端ENB2恒定输出低电平信号(开启信号)。

参照图5a，本申请实施例提供的如图3b所示的移位寄存器SR的驱动方法的过程具体包括：

第一阶段P1～第四阶段P4：

在第一特殊调光需求时第一阶段P1～第四阶段P4移位寄存器SR的驱动过程，与上述显示常态时第一阶段P1～第四阶段P4移位寄存器SR的驱动过程，每个阶段的不同之处在于：每个阶段第四晶体管M4处于恒定开启状态，每个阶段其他晶体管的开关状态相同，输出端OUT输出的信号也相同，可参考上述关于图4a-图4d的描述。

第五阶段P5：

在第一特殊调光需求时第五阶段P5移位寄存器SR的驱动过程，与上述显示常态时第五阶段P5移位寄存器SR的驱动过程几乎相同，输出端OUT输出的信号相同，仅是第四晶体管M4的开关状态不同。

如图5a所示，IN＝高，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝低。

在第二时钟信号端ECK2和第二使能信号端ENB2的控制下，第二调光控制子电路12将输入端IN的截止信号传输至第一节点N1。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40控制第二节点N2保持开启信号，并在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图5b所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的高电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的低电平信号控制第四晶体管M4开启，输入端IN的高电平信号传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第五阶段P5移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表17所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表17

第六阶段P6～第八阶段P8：

在第一特殊调光需求时第六阶段P6～第八阶段P8移位寄存器SR的驱动过程，与上述显示常态时第六阶段P6～第八阶段P8移位寄存器SR的驱动过程，每个阶段的不同之处在于：每个阶段第四晶体管M4处于开启状态，每个阶段其他晶体管的开关状态相同，输出端OUT输出的信号也相同，可参考上述关于图4f-图4h的描述。

在需要调整移位寄存器SR输出的信号，即，需要单独调整OLED的发光亮度的情况下，由于需要以一个脉冲为最小调光精细度来显示某一帧画面，因此，在第八阶段P8第一调光控制子电路11进入第一状态，在第九阶段P9第二调光控制子电路12进入第二状态。

对于每个调光控制子电路来讲，第二状态下，使能信号端和时钟信号端输入开启信号，调光控制子电路在使能信号端和时钟信号端的控制下，将输入端IN的开启信号传输至第一节点N1。下拉子电路30在第一节点N1的开启信号的控制下，将第一电压端V1的开启信号传输至输出端OUT。上拉子电路40在第二节点N2的截止信号的控制下，未将第二电压端V2的截止信号传输至输出端OUT。

因此，第九阶段P9：

在第一特殊调光需求时第九阶段P9移位寄存器SR的驱动过程，与上述显示常态时第九阶段P9移位寄存器SR的驱动过程不同相同，输出端OUT输出的信号也不相同。

如图5a所示，IN＝低，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝高，ENB2＝低。

第二使能信号端ENB2和第二时钟信号端ECK2输入开启信号，第二调光控制子电路12在第二使能信号端ENB2和第二时钟信号端ECK2的开启信号的控制下，将输入端IN的开启信号传输至第一节点N1。

下拉子电路30在第一节点N1的开启信号的控制下，将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40在第二节点N2的截止信号的控制下，未将第二电压端V2的截止信号传输至输出端OUT。

在一些实施例中，如图5c所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的高电平信号控制第二晶体管M2截止，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的低电平信号控制第四晶体管M4开启，输入端IN的低电平信号传输至第一节点N1，控制第一节点N1为低电平。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平传输至第二节点N2，控制第二节点N2为高电平。

第二节点N2的高电平存入第一电容C1中，并控制第六晶体管M6截止，第二电压端V2的高电平未传输至输出端OUT。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，控制输出端OUT输出低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的高电平传输至第三节点N3，控制第三节点N3为高电平。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第三节点N3的高电平控制第十晶体管M10截止，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的高电平控制第十三晶体管M13截止，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第九阶段P9移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表18所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表18

第十阶段P10：

在第一特殊调光需求时第十阶段P10移位寄存器SR的驱动过程，与上述显示常态时第十阶段P10移位寄存器SR的驱动过程，几乎相同。输出端OUT输出的信号也相同，不同之处在于第四晶体管M4处于开启状态。可参考上述关于图4j的描述。

从图5a可知，本申请实施例通过移位寄存器SR中的调光控制子电路(第二调光控制子电路12)对第一节点N1的电位进行调整，以控制移位寄存器SR的输出端OUT提前一个脉冲输出低电平信号(开启信号)，从而使得亚像素20中的OLED的发光时间延长一个脉冲，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

在需要以两个脉冲为最小调光精细度来显示某一帧画面(第二特殊调光需求)时，本示例提供的移位寄存器SR的驱动过程如下：

在此状态下，第一使能信号端ENB1恒定输出低电平信号(开启信号)，第二使能信号端ENB2恒定输出低电平信号(开启信号)。

参照图6a，本申请实施例提供的如图3b所示的移位寄存器SR的驱动方法的过程具体包括：

第一阶段P1～第三阶段P3：

在第二特殊调光需求时第一阶段P1～第三阶段P3移位寄存器SR的驱动过程，与上述显示常态时第一阶段P1～第三阶段P3移位寄存器SR的驱动过程，每个阶段的不同之处在于：每个阶段第二晶体管M2和第四晶体管M4处于恒定开启状态，每个阶段其他晶体管的开关状态相同，输出端OUT输出的信号也相同，可参考上述关于图4a-图4c的描述。

第四阶段P4：

在第二特殊调光需求时第四阶段P4移位寄存器SR的驱动过程，与上述显示常态时第四阶段P4移位寄存器SR的驱动过程几乎相同，输出端OUT输出的信号也相同，仅是第二晶体管M2的开关状态不同。

如图6a所示，IN＝高，ECK1＝低，ECK2＝高，ECK3＝高，ECK4＝高，ENB1＝低，ENB2＝低。

在第一时钟信号端ECK1和第一使能信号端ENB1的控制下，第一调光控制子电路11将输入端IN的截止信号传输至第一节点N1。

在第一节点N1的截止信号的控制下，下拉子电路30未将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40控制第二节点N2保持开启信号，并在第二节点N2的开启信号的控制下，上拉子电路40将第二电压端V2的截止信号传输至输出端OUT，输出端OUT输出截止信号。

在一些实施例中，如图6b所示，第一时钟信号端ECK1的低电平信号控制第一晶体管M1开启，第一使能信号端ENB1的低电平信号控制第二晶体管M2开启，输入端IN的高电平信号经第一晶体管M1和第二晶体管M2传输至第一节点N1，控制第一节点N1为高电平。

第二时钟信号端ECK2的高电平控制第三晶体管M3截止，第二使能信号端ENB2的低电平控制第四晶体管M4开启，输入端IN的高电平未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的高电平信号未传输至第一节点N1。

没有新的信号传输至第一节点N1，因此，第一节点N1的电位仍维持在高电平。

第一节点N1的高电平控制第五晶体管M5截止，第一电压端V1的低电平未传输至输出端OUT。

第一节点N1的高电平控制第十二晶体管M12截止，第二电压端V2的高电平未传输至第二节点N2。

第一节点N1的高电平控制第九晶体管M9截止，第三时钟信号端ECK3的高电平未传输至第三节点N3。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第二电容C2发生自举作用，控制第三节点N3为低电平。

第三节点N3的低电平控制第十晶体管M10开启，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的低电平控制第十三晶体管M13开启，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第一电容C1中存储的低电平控制第二节点N2为低电平，第二节点N2的低电平控制第六晶体管M6开启，第二电压端V2的高电平经第六晶体管M6传输输出端OUT，控制输出端OUT输出高电平。

第四阶段P4移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表19所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表19

第五阶段P5：

在第二特殊调光需求时第五阶段P5移位寄存器SR的驱动过程，与上述第一特殊调光需求时第五阶段P5移位寄存器SR的驱动过程几乎相同，输出端OUT输出的信号也相同，不同之处在于第二晶体管M2处于开启状态，可参考上述关于图5b的描述。

第六阶段P6～第七阶段P7：

在第一特殊调光需求时第六阶段P6～第七阶段P7移位寄存器SR的驱动过程，与上述显示常态时第六阶段P6～第七阶段P7移位寄存器SR的驱动过程，每个阶段的不同之处在于：每个阶段第二晶体管M2和第四晶体管M4处于恒定开启状态，每个阶段其他晶体管的开关状态相同，输出端OUT输出的信号也相同，可参考上述关于图4f-图4g的描述。

在需要调整移位寄存器SR输出的信号，即，需要单独调整OLED的发光亮度的情况下，由于需要以两个脉冲为最小调光精细度来显示某一帧画面，因此，在第八阶段P8第一调光控制子电路11进入第二状态，在第九阶段P9第二调光控制子电路12进入第二状态。

对于每个调光控制子电路来讲，第二状态下，使能信号端和时钟信号端输入开启信号，调光控制子电路在使能信号端和时钟信号端的控制下，将输入端IN的开启信号传输至第一节点N1。下拉子电路30在第一节点N1的开启信号的控制下，将第一电压端V1的开启信号传输至输出端OUT。上拉子电路40在第二节点N2的截止信号的控制下，未将第二电压端V2的截止信号传输至输出端OUT。

因此，第八阶段P8：

如图6a所示，IN＝低，ECK1＝低，ECK2＝高，ECK3＝高，ECK4＝高，ENB1＝低，ENB2＝低。

第一使能信号端ENB1和第一时钟信号端ECK1输入开启信号，第一调光控制子电路11在第一使能信号端ENB1和第一时钟信号端ECK1的开启信号的控制下，将输入端IN的开启信号传输至第一节点N1。

下拉子电路30在第一节点N1的开启信号的控制下，将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40在第二节点N2的截止信号的控制下，未将第二电压端V2的截止信号传输至输出端OUT。

在一些实施例中，如图6c所示，第一时钟信号端ECK1的低电平信号控制第一晶体管M1开启，第一使能信号端ENB1的低电平信号控制第二晶体管M2开启，输入端IN的低电平信号经第一晶体管M1和第二晶体管M2传输至第一节点N1，控制第一节点N1为低电平。

第二时钟信号端ECK2的高电平信号控制第三晶体管M3截止，第二使能信号端ENB2的低电平信号控制第四晶体管M4开启，输入端IN的低电平信号未传输至第一节点N1。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平传输至第二节点N2，控制第二节点N2为高电平。

第二节点N2的高电平存入第一电容C1中，并控制第六晶体管M6截止，第二电压端V2的高电平未传输至输出端OUT。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，控制输出端OUT输出低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的高电平传输至第三节点N3，控制第三节点N3为高电平。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第三节点N3的高电平控制第十晶体管M10截止，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的高电平控制第十三晶体管M13截止，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第八阶段P8移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表20所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表20

第九阶段P9：

在第二特殊调光需求时第九阶段P9移位寄存器SR的驱动过程，与上述第一特殊调光需求时第九阶段P9移位寄存器SR的驱动过程，几乎相同，输出端OUT输出的信号也相同，仅是第二晶体管M2处于开启状态。

如图6a所示，IN＝低，ECK1＝高，ECK2＝低，ECK3＝高，ECK4＝高，ENB1＝低，ENB2＝低。

第二使能信号端ENB2和第二时钟信号端ECK2输入开启信号，第二调光控制子电路12在第二使能信号端ENB2和第二时钟信号端ECK2的开启信号的控制下，将输入端IN的开启信号传输至第一节点N1。

下拉子电路30在第一节点N1的开启信号的控制下，将第一电压端V1的开启信号传输至输出端OUT。

上拉子电路40在第二节点N2的截止信号的控制下，未将第二电压端V2的截止信号传输至输出端OUT。

在一些实施例中，如图6d所示，第一时钟信号端ECK1的高电平信号控制第一晶体管M1截止，第一使能信号端ENB1的低电平信号控制第二晶体管M2开启，输入端IN的低电平信号未传输至第一节点N1。

第二时钟信号端ECK2的低电平信号控制第三晶体管M3开启，第二使能信号端ENB2的低电平信号控制第四晶体管M4开启，输入端IN的低电平信号传输至第一节点N1，控制第一节点N1为低电平。

第三时钟信号端ECK3的高电平信号控制第七晶体管M7截止，输入端IN的低电平信号未传输至第一节点N1。

第一节点N1的低电平控制第十二晶体管M12开启，第二电压端V2的高电平传输至第二节点N2，控制第二节点N2为高电平。

第二节点N2的高电平存入第一电容C1中，并控制第六晶体管M6截止，第二电压端V2的高电平未传输至输出端OUT。

第一节点N1的低电平控制第五晶体管M5开启，第一电压端V1的低电平经第五晶体管M5传输至输出端OUT，控制输出端OUT输出低电平。

第一节点N1的低电平控制第九晶体管M9开启，第三时钟信号端ECK3的高电平传输至第三节点N3，控制第三节点N3为高电平。

第三时钟信号端ECK3的高电平信号控制第八晶体管M8截止，第一电压端V1的低电平信号未传输至第三节点N3。

第三节点N3的高电平控制第十晶体管M10截止，第四时钟信号端ECK4的高电平控制第十一晶体管M11截止，第二电压端V2的高电平未传输至第一节点N1。

第三节点N3的高电平控制第十三晶体管M13截止，第四时钟信号端ECK4的高电平控制第十四晶体管M14截止，第四时钟信号端ECK4的高电平未传输至第二节点N2。

第九阶段P9移位寄存器SR中各信号端的输入的信号以及各晶体管的开关如表21所示，其中，“0”表示晶体管截止，“1”表示晶体管开启。

表21

第十阶段P10：

在第二特殊调光需求时第十阶段P10移位寄存器SR的驱动过程，与上述显示常态时第十阶段P10移位寄存器SR的驱动过程，几乎相同。输出端OUT输出的信号也相同，不同之处在于第二晶体管M2和第四晶体管M4处于开启状态。可参考上述关于图4j的描述。

从图6a可知，本申请实施例通过移位寄存器SR中的调光控制子电路对第一节点N1的电位进行调整，第一调光控制子电路11在第八阶段P8就开始调整输出端OUT的信号，使输出端OUT输出低电平信号。第二调光控制子电路12在第九阶段P9也调整输出端OUT的信号，使输出端OUT输出低电平信号。从而使得亚像素20中的OLED的发光时间延长两个脉冲，以实现以两个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

需要说明的是，第一，上述仅是以移位寄存器SR包括两个调光控制子电路为例，对移位寄存器SR的驱动过程进行示意。若移位寄存器SR包括的调光控制子电路的数量大于2，则每增加一个调光控制子电路，在驱动过程中将上述第四阶段P4和第八阶段P8多重复一次。

例如，移位寄存器SR包括N个调光控制子电路，则在驱动过程中与N个调光控制子电路分别耦接的N个时钟信号端依次输入时钟信号，上述第四阶段P4循环N次后进入第六阶段P6，上述第八阶段P8循环N次后进入第十阶段P10。通过向与N个调光控制子电路分别耦接的N个使能信号端分别输入截止信号或开启信号，可使移位寄存器SR输出的信号的最小调光精度为1、2、3、4、……、N-1、N或N+2个脉冲。

第二，上述均是以移位寄存器SR中包括的晶体管为P型晶体管为例进行示意，若移位寄存器SR中包括的晶体管为N型晶体管，则将图3c、图5a、图6a中各信号端的信号高低互换即可。

基于此，本申请实施例提供的移位寄存器SR，通过移位寄存器SR中的调光控制子电路对第一节点N1的电位进行调整，可以控制移位寄存器SR的输出端OUT输出低电平信号(开启信号)，并且最小调整单位为一个脉冲，从而使得亚像素20中的OLED的发光时间延长的最小单位为一个脉冲，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

示例二

示例二与示例一的不同之处在于：移位寄存器SR包括一个调光控制子电路10。

如图7a所示，移位寄存器SR包括：一个调光控制子电路10、下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70。

调光控制子电路10，与输入端IN、使能信号端ENB、时钟信号端ECK以及第一节点N1相耦接。用于在使能信号端ENB和时钟信号端ECK的控制下，将输入端IN的信号传输至第一节点N1。

也就是说，调光控制子电路10用于根据输入端IN的电位调整第一节点N1的电位。即，调光控制子电路10用于拉高或拉低第一节点N1的电位。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的结构相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70结构的描述。

关于移位寄存器SR中各子电路的结构，如图7a所示，调光控制子电路10包括：第一晶体管M1和第二晶体管M2。

第一晶体管M1的栅极与时钟信号端ECK相耦接，第一晶体管M1的第一极与输入端IN相耦接，第一晶体管M1的第二极与第二晶体管M2的第一极相耦接。

第二晶体管M2的栅极与使能信号端ENB相耦接，第二晶体管M2的第二极与第一节点N1相耦接。

需要说明的是，调光控制子电路10还可以包括与第一晶体管M1和第二晶体管M2分别并联的多个晶体管。上述仅仅是对调光控制子电路10的举例说明，其它与该调光控制子电路10功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2b所示的结构相同，可以参考图2b中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构的描述。

以下，对图7a所示的移位寄存器SR的驱动过程进行说明：

示例二与示例一相比，少一个调光控制子电路，移位寄存器SR的驱动过程去除与第一调光控制子电路11相关的驱动过程(相当于去除第四阶段P4和第八阶段P8)，调光控制子电路10的驱动过程即为第二调光控制子电路12的驱动过程。或者，去除与第二调光控制子电路12相关的驱动过程(相当于去除第五阶段P5和第九阶段P9)，调光控制子电路10的驱动过程即为第一调光控制子电路11的驱动过程。

以去除与第一调光控制子电路11相关的驱动过程(相当于去除第四阶段P4和第八阶段P8)，调光控制子电路10的驱动过程即为第二调光控制子电路12的驱动过程为例：

如图7b所示，在需要以三个脉冲为最小调光精细度来显示某一帧画面(常态显示)时，对比图7b和图3c，图7a所示的移位寄存器SR的驱动过程，与示例一中图3b所示的移位寄存器SR的驱动过程基本相同。

如图7c所示，在需要以一个脉冲为最小调光精细度来显示某一帧画面(第二特殊调光需求)时，对比图7c和图5a，图7a所示的移位寄存器SR的驱动过程，与示例一中图3b所示的移位寄存器SR的驱动过程基本相同。去除与第一调光控制子电路11相关的驱动过程(相当于去除第四阶段P4和第八阶段P8)，调光控制子电路10的驱动过程即为第二调光控制子电路12的驱动过程。

基于此，本申请实施例提供的移位寄存器SR，通过移位寄存器SR中的调光控制子电路10对第一节点N1的电位进行调整，可以控制移位寄存器SR的输出端OUT输出低电平信号(开启信号)，并且最小调整单位为一个脉冲，从而使得亚像素20中的OLED的发光时间延长的最小单位为一个脉冲，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

示例三

示例三与示例一的相同之处在于：移位寄存器SR包括多个调光控制子电路。

示例三与示例一的不同之处在于：与多个调光控制子电路分别耦接的多个使能信号端相耦接，与多个调光控制子电路分别耦接的多个时钟信号端相耦接。

如图8所示，移位寄存器SR包括：多个调光控制子电路(图8中以移位寄存器SR包括第一调光控制子电路11和第二调光控制子电路12为例进行示意)、下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70。

每个调光控制子电路，与输入端IN、使能信号端ENB、时钟信号端ECK以及第一节点N1相耦接。用于在使能信号端ENB和时钟信号端ECK的控制下，将输入端IN的信号传输至第一节点N1。

也就是说，调光控制子电路用于根据输入端IN的电位调整第一节点N1的电位。即，调光控制子电路用于拉高或拉低第一节点N1的电位。

本申请实施例不对移位寄存器SR包括的调光控制子电路的数量进行限定，为了便于说明，本申请实施例中以移位寄存器SR包括两个调光控制子电路为例进行示意，两个调光控制子电路分别是第一调光控制子电路11和第二调光控制子电路12。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的结构相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70结构的描述。

如图8所示，第一调光控制子电路11，与输入端IN、使能信号端ENB、时钟信号端ECK以及第一节点N1相耦接。用于在使能信号端ENB和时钟信号端ECK的控制下，将输入端IN的信号传输至第一节点N1。

第二调光控制子电路12，与输入端IN、使能信号端ENB、时钟信号端ECK以及第一节点N1相耦接。用于在使能信号端ENB和时钟信号端ECK的控制下，将输入端IN的信号传输至第一节点N1。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的移位寄存器SR的结构可以相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的描述。

这样一来，相当于多个调光控制子电路并列设置，同时开启，同时关闭，同时发挥作用。例如可以同时使用第一调光控制子电路11和第二调光控制子电路12对第一节点N1的电位进行调节，可确保在一个调光控制子电路发生故障时，其他调光控制子电路依旧能发挥作用，以保证移位寄存器SR的稳定性。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2a所示的结构相同，可以参照图2a中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70结构的描述。

关于移位寄存器SR中各子电路的结构，如图8所示，第一调光控制子电路11包括：第一晶体管M1和第二晶体管M2。

第一晶体管M1的栅极与时钟信号端ECK相耦接，第一晶体管M1的第一极与输入端IN相耦接，第一晶体管M1的第二极与第二晶体管M2的第一极相耦接。

第二晶体管M2的栅极与使能信号端ENB相耦接，第二晶体管M2的第二极与第一节点N1相耦接。

需要说明的是，第一调光控制子电路11还可以包括与第一晶体管M1和第二晶体管M2分别并联的多个晶体管。上述仅仅是对第一调光控制子电路11的举例说明，其它与该第一调光控制子电路10功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

第二调光控制子电路12包括：第三晶体管M3和第四晶体管M4。

第三晶体管M3的栅极与时钟信号端ECK相耦接，第三晶体管M3的第一极与输入端IN相耦接，第三晶体管M3的第二极与第四晶体管M4的第一极相耦接。

第四晶体管M4的栅极与使能信号端相ENB耦接，第四晶体管M4的第二极与第一节点N1相耦接。

需要说明的是，第二调光控制子电路12还可以包括与第三晶体管M3和第四晶体管M4分别并联的多个晶体管。上述仅仅是对第二调光控制子电路12的举例说明，其它与该第二调光控制子电路20功能相同的结构在此不再一一赘述，但都应当属于本申请的保护范围。

其中，可以理解的是，第二调光控制子电路12中的第三晶体管M3和第四晶体管M4，与第一调光控制子电路11中的第一晶体管M1和第二晶体管M2等同，仅是在名称上予以区分。本示例中的第一调光控制子电路11和第二调光控制子电路12相当于示意了两个调光控制子电路10。

在一种可能的实施例中，下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构与图2b所示的结构相同，可以参考图2b中关于下拉子电路30、上拉子电路40、输入子电路50、下拉控制子电路60以及上拉控制子电路70的结构的描述。

图8所示的移位寄存器SR的驱动过程与图7a所示的移位寄存器SR的驱动过程相同，时序图可参考图7b和图7c。图8中的第一调光控制子电路11和第二调光控制子电路12在各阶段的工作过程，与图7a中调光控制子电路10在各阶段的工作过程相同，也就是说，在第五阶段P5和第九阶段P9第一调光控制子电路11和第二调光控制子电路12同时驱动。

基于此，本申请实施例提供的移位寄存器SR，通过移位寄存器SR中的调光控制子电路10对第一节点N1的电位进行调整，可以控制移位寄存器SR的输出端OUT输出低电平信号(开启信号)，并且最小调整单位为一个脉冲，从而使得亚像素20中的OLED的发光时间延长的最小单位为一个脉冲，以实现以一个脉冲为最小调光精细度来调整画面的亮度，提高调光的精细度，从而提高显示效果。

另外，多个调光控制子电路并列设置，同时开启，同时关闭，同时发挥作用。可确保在一个调光控制子电路发生故障时，其他调光控制子电路依旧能发挥作用，以提高移位寄存器SR的稳定性。

以上，仅为本申请的具体实施方式，但申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：输入端、输出端、至少一个调光控制子电路、下拉子电路以及上拉子电路；

所述调光控制子电路，与所述输入端、使能信号端、时钟信号端以及第一节点相耦接，用于在所述使能信号端和所述时钟信号端的控制下，将所述输入端的信号传输至所述第一节点；

所述下拉子电路，与所述第一节点、第一电压端以及所述输出端相耦接，用于在所述第一节点的控制下，将所述第一电压端的信号传输至所述输出端；

所述上拉子电路，与第二节点、第二电压端以及所述输出端相耦接，用于在所述第二节点的控制下，将所述第二电压端的信号传输至所述输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述至少一个调光控制子电路为多个调光控制子电路；

与所述多个调光控制子电路分别耦接的多个所述使能信号端相互绝缘；

与所述多个调光控制子电路分别耦接的多个所述时钟信号端相互绝缘。

3.根据权利要求1所述的移位寄存器，其特征在于，

所述移位寄存器还包括：输入子电路；所述输入子电路与第三时钟信号端、所述输入端、所述第一节点、所述第一电压端、第三节点以及第四时钟信号端相耦接，用于在所述第三时钟信号端的控制下，将所述输入端的信号传输至所述第一节点，将所述第一电压端的信号传输至所述第三节点；还用于在所述第一节点的控制下，将所述第三时钟信号端的信号传输至所述第三节点；还用于将所述第四时钟信号端的信号传输至所述第一节点；

和/或，

所述移位寄存器还包括：下拉控制子电路；所述下拉控制子电路与第四时钟信号端、所述第二电压端、所述第一节点以及第三节点相耦接，用于在所述第四时钟信号端和所述第三节点的控制下，将所述第二电压端的信号传输至所述第一节点；

和/或，

所述移位寄存器还包括：上拉控制子电路；所述上拉控制子电路与所述第二电压端、第四时钟信号端、所述第一节点、所述第二节点以及第三节点相耦接，用于在所述第一节点的控制下，将所述第二电压端的信号传输至所述第二节点，还用于在所述第三节点和所述第四时钟信号端的控制下，将所述第四时钟信号端的信号传输至所述第二节点；还用于将所述第三节点的信号传输至所述第二节点。

4.根据权利要求1或2所述的移位寄存器，其特征在于，所述调光控制子电路包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极与所述时钟信号端相耦接，所述第一晶体管的第一极与所述输入端相耦接，所述第一晶体管的第二极与所述第二晶体管的第一极相耦接；

所述第二晶体管的栅极与所述使能信号端相耦接，所述第二晶体管的第二极与所述第一节点相耦接。

5.根据权利要求4所述的移位寄存器，其特征在于，所述至少一个调光控制子电路为多个调光控制子电路；

与每个所述调光控制子电路中第一晶体管的栅极相耦接的所述时钟信号端，相互绝缘；

与每个所述调光控制子电路中第二晶体管的栅极相耦接的所述使能信号端相互绝缘。

6.根据权利要求1所述的移位寄存器，其特征在于，

所述下拉子电路包括第五晶体管，所述第五晶体管的栅极与所述第一节点相耦接，所述第五晶体管的第一极与所述第一电压端相耦接，所述第五晶体管的第二极与所述输出端相耦接；

和/或，

所述上拉子电路包括第六晶体管和第一电容；所述第六晶体管的栅极与所述第二节点相耦接，所述第六晶体管的第一极与所述第二电压端相耦接，所述第六晶体管的第二极与所述输出端相耦接；所述第一电容的第一端与所述第二节点相耦接，所述第一电容的第二端与所述第六晶体管的第一极相耦接。

7.根据权利要求3所述的移位寄存器，其特征在于，

输入子电路包括第七晶体管、第八晶体管、第九晶体管；所述第七晶体管的栅极与所述第三时钟信号端相耦接，所述第七晶体管的第一极与所述输入端相耦接，所述第七晶体管的第二极与所述第一节点相耦接；所述第八晶体管的栅极与所述第三时钟信号端相耦接，所述第八晶体管的第一极与所述第一电压端相耦接，所述第八晶体管的第二极与所述第三节点相耦接；所述第九晶体管的栅极与所述第一节点相耦接，所述第九晶体管的第一极与所述第三时钟信号端相耦接，所述第九晶体管的第二极与所述第三节点相耦接；

和/或，

下拉控制子电路包括第十晶体管和第十一晶体管；所述第十晶体管的栅极与所述第三节点相耦接，所述第十晶体管的第一极与所述第二电压端相耦接，所述第十晶体管的第二极与所述第十一晶体管的第一极相耦接；所述第十一晶体管的栅极与所述第四时钟信号端相耦接，所述第十一晶体管的第二极与所述第一节点相耦接；

和/或，

上拉控制子电路包括第十二晶体管、第十三晶体管、第十四晶体管以及第二电容；所述第十二晶体管的栅极与所述第一节点相耦接，所述第十二晶体管的第一极与所述第二电压端相耦接，所述第十二晶体管的第二极与所述第二节点相耦接；所述第十三晶体管的栅极与所述第三节点相耦接，所述第十三晶体管的第一极与所述第四时钟信号端相耦接，所述第十三晶体管的第二极与所述第十四晶体管的第一极相耦接；所述第十四晶体管的栅极与所述第四时钟信号端相耦接，所述第十四晶体管的第二极与所述第二节点相耦接；所述第二电容的第一端连接所述第三节点，所述第二电容的第二端连接所述第二节点。

8.一种发光控制电路，其特征在于，包括：多个级联的如权利要求1至7中任意一项权利要求所述的移位寄存器；

第一级移位寄存器的输入端与起始信号端相耦接；

除最后一级移位寄存器外，其它每级移位寄存器的输出端与下一级移位寄存器的输入端相耦接。

9.一种阵列基板，其特征在于，包括：

衬底；

如权利要求8所述的发光控制电路，设置在所述衬底上；

多个驱动电路，设置在所述衬底上；每个所述驱动电路包括至少一个发光控制晶体管，所述发光控制晶体管的栅极与所述发光控制电路中一级移位寄存器的输出端相耦接。

10.根据权利要求9所述的阵列基板，其特征在于，所述多个驱动电路阵列排布，位于同一排的所述驱动电路中的所述发光控制晶体管的栅极，与所述发光控制电路中的同一级移位寄存器的输出端相耦接。

11.一种终端，包括显示区和位于所述显示区周边的周边区，其特征在于，所述终端包括权利要求9或10所述的阵列基板；

所述阵列基板中的发光控制电路位于所述周边区，所述阵列基板中的多个驱动电路位于所述显示区。

12.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括：至少一个调光控制子电路，所述调光控制子电路，与输入端、使能信号端、时钟信号端以及第一节点相耦接；下拉子电路，与所述第一节点、第一电压端以及输出端相耦接；上拉子电路，与第二节点、第二电压端以及所述输出端相耦接；

所述移位寄存器的驱动方法，包括：

调控阶段：

第一状态下：

所述使能信号端输入截止信号，所述调光控制子电路在所述使能信号端和所述时钟信号端的控制下，未将所述输入端的开启信号传输至所述第一节点；

所述下拉子电路在所述第一节点的截止信号的控制下，未将所述第一电压端的开启信号传输至所述输出端；

所述上拉子电路在所述第二节点的开启信号的控制下，将所述第二电压端的截止信号传输至所述输出端；

第二状态下：

所述使能信号端和所述时钟信号端输入开启信号，所述调光控制子电路在所述使能信号端和所述时钟信号端的控制下，将所述输入端的开启信号传输至所述第一节点；

所述下拉子电路在所述第一节点的开启信号的控制下，将所述第一电压端的开启信号传输至所述输出端；

所述上拉子电路在所述第二节点的截止信号的控制下，未将所述第二电压端的截止信号传输至所述输出端；

其中，所述移位寄存器在所述调控阶段进入所述第一状态或所述第二状态。

13.根据权利要求12所述的移位寄存器的驱动方法，其特征在于，所述至少一个调光控制子电路包括多个调光控制子电路；

与所述多个调光控制子电路分别耦接的多个所述时钟信号端依次输入时钟信号；

与所述多个调光控制子电路分别耦接的多个所述使能信号端分别输入截止信号或开启信号。

14.根据权利要求12所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器还包括：输入子电路，与第三时钟信号端、所述输入端、所述第一节点、所述第一电压端、第三节点以及第四时钟信号端相耦接；下拉控制子电路，与第四时钟信号端、所述第二电压端、所述第一节点以及第三节点相耦接；上拉控制子电路，与所述第二电压端、第四时钟信号端、所述第一节点、所述第二节点以及第三节点相耦接；

所述移位寄存器的驱动方法，在所述调控阶段之前，还包括：

固定阶段：

第一阶段：

在第一节点的起始开启信号的控制下，输入子电路将第三时钟信号端的截止信号传输至第三节点；

在第三节点的截止信号的控制下，上拉控制子电路将第三节点的截止信号传输至第二节点；

在第二节点的截止信号的控制下，上拉子电路未将第二电压端的截止信号传输至输出端；

在第一节点的开启信号的控制下，下拉子电路将第一电压端的开启信号传输至输出端，输出端输出开启信号；

第二阶段：

在第三时钟信号端的开启信号的控制下，输入子电路将输入端的截止信号传输至第一节点，并将第一电压端的开启信号传输至第三节点；

在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；

在第三节点的开启信号的控制下，上拉控制子电路将第三节点的开启信号传输至第二节点；

在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；

第三阶段：

上拉控制子电路控制第三节点保持开启信号；

在第三节点的开启信号和第四时钟信号端的开启信号的控制下，下拉控制子电路将第二电压端的截止信号传输至第一节点；

在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；

在第三节点的开启信号和第四时钟信号端的开启信号的控制下，上拉控制子电路将第一电压端的开启信号传输至第二节点；

在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；

第四阶段：

第一节点保持上个阶段的截止信号，或者，在时钟信号端和使能信号端的控制下，调光控制子电路将输入端的截止信号传输至第一节点；

在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；

上拉子电路控制第二节点保持开启信号，并在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；

其中，在所述移位寄存器包括多个调光控制子电路的情况下，循环多次第四阶段；

第六阶段：

在第三时钟信号端的开启信号的控制下，输入子电路将输入端的截止信号传输至第一节点，并将第一电压端的开启信号传输至第三节点；

在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；

在第三节点的开启信号的控制下，上拉控制子电路将第三节点的开启信号传输至第二节点；

在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；

第七阶段：

上拉控制子电路控制第三节点保持开启信号；

在第三节点的开启信号和第四时钟信号端的开启信号的控制下，下拉控制子电路将第二电压端的截止信号传输至第一节点；

在第一节点的截止信号的控制下，下拉子电路未将第一电压端的开启信号传输至输出端；

在第三节点的开启信号和第四时钟信号端的开启信号的控制下，上拉控制子电路将第一电压端的开启信号传输至第二节点；

在第二节点的开启信号的控制下，上拉子电路将第二电压端的截止信号传输至输出端，输出端输出截止信号；

所述移位寄存器的驱动方法，在所述调控阶段之后，还包括：

输出阶段：

在第三时钟信号端的开启信号的控制下，输入子电路将输入端的开启信号传输至第一节点；

在第一节点的开启信号的控制下，上拉控制子电路将第二电压端的截止信号传输至第二节点；

在第二节点的截止信号的控制下，上拉子电路未将第二电压端的截止信号传输至输出端；

在第一节点的开启信号的控制下，下拉子电路将第一电压端的开启信号传输至输出端，输出端输出开启信号。

15.一种计算机可读介质，其存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求12-14任一项所述的方法。

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