TW201501127A - 顯示器面板與雙向移位暫存器電路 - Google Patents

Abstract

一種雙向移位暫存器電路，包括複數移位暫存器，其中第N級移位暫存器包括輸入級電路、輸出級電路、控制電路與下拉電路。輸入級電路用以接收一第一輸入信號與一第二輸入信號。輸出級電路耦接至一第一時脈輸入端與一輸出端，並且與輸入級電路耦接於一第一控制點與一第二控制點，用以接收一第一時脈信號，並且根據第一控制點之一第一控制電壓位準與第二控制點之一第二控制電壓位準輸出閘極驅動信號。控制電路用以控制第一控制電壓位準及第二控制電壓位準。下拉電路耦接至輸出端，並且與控制電路耦接於第三控制點。

Description

顯示器面板與雙向移位暫存器電路

本發明係關於一種移位暫存器，特別關於一種支援相反之掃描順序操作之雙向移位暫存器。

移位暫存器(shift register)被廣泛應用於資料驅動電路與閘極驅動電路，用以分別控制各資料線取樣資料信號之時序，以及為各閘極線產生掃描信號之時序。在資料驅動電路中，移位暫存器用以輸出一選取信號至各資料線，使得影像資料可依序被寫入各資料線。另一方面，在閘極驅動電路中，移位暫存器用以產生一掃描信號至各閘極線，用以依序將供應至各資料線之影像信號寫入一畫素矩陣之畫素。

傳統移位暫存器僅能以單一掃描順序產生取樣信號或掃描信號。然而，單一掃描順序已無法滿足現今影像顯示系統產品的需求了。例如，一些數位相機的顯示螢幕可根據相機的擺放角度而被旋轉。此外，一些影像顯示系統可包括旋轉螢幕的功能。因此，需要一種全新的雙向移位暫存器架構，其可以不同掃描順序產生輸出信號。

根據本發明之一實施例，一種雙向移位暫存器電路包括複數移位暫存器，該等移位暫存器之一第N級移位暫存器包 括輸入級電路、輸出級電路、控制電路與下拉電路。輸入級電路耦接至第一信號輸入端與第二信號輸入端，用以接收第一輸入信號與第二輸入信號，其中第一輸入信號為一起始脈衝或第(N-1)級移位暫存器所產生之該閘極驅動信號，第二輸入信號為第(N+1)級移位暫存器所產生之閘極驅動信號或起始脈衝，其中N為大於1之一正整數；輸出級電路耦接至第一時脈輸入端與輸出端，並且與輸入級電路耦接於第一控制點與第二控制點，用以自第一時脈輸入端接收第一時脈信號，並且根據第一控制點之第一控制電壓位準與第二控制點之第二控制電壓位準於輸出端輸出閘極驅動信號。控制電路與輸入級電路及輸出級電路耦接於第一控制點與第二控制點，並且與輸入級電路耦接於第三控制點，用以控制第一控制電壓位準及第二控制電壓位準。下拉電路耦接至輸出端，並且與控制電路耦接於第三控制點；其中，當雙向移位暫存器電路操作於正向掃描時，移位暫存器以第一順序依序輸出對應之閘極驅動信號，當雙向移位暫存器電路操作於反向掃描時，移位暫存器以一第二順序依序輸出對應之閘極驅動信號。

根據本發明之另一實施例，一種顯示器面板，包括畫素矩陣、控制晶片、資料驅動電路以及閘極驅動電路。畫素矩陣包括複數畫素。控制晶片用以產生複數時脈信號以及一起始脈衝。資料驅動電路用以產生複數資料驅動信號以提供資料至該等畫素。閘極驅動電路用以產生複數閘極驅動信號以驅動畫素，其中閘極驅動電路包括一雙向移位暫存器電路，雙向移位暫存器電路包括複數移位暫存器，其中第N級移位暫存器包括輸入級電路、輸出級電路、控制電路與下拉電路。輸入級電路耦接至第一 信號輸入端與第二信號輸入端，用以接收第一輸入信號與第二輸入信號，其中第一輸入信號為一起始脈衝或第(N-1)級移位暫存器所產生之該閘極驅動信號，第二輸入信號為第(N+1)級移位暫存器所產生之閘極驅動信號或起始脈衝，其中N為大於1之一正整數；輸出級電路耦接至第一時脈輸入端與輸出端，並且與輸入級電路耦接於第一控制點與第二控制點，用以自第一時脈輸入端接收第一時脈信號，並且根據第一控制點之第一控制電壓位準與第二控制點之第二控制電壓位準於輸出端輸出閘極驅動信號。控制電路與輸入級電路及輸出級電路耦接於第一控制點與第二控制點，並且與輸入級電路耦接於第三控制點，用以控制第一控制電壓位準及第二控制電壓位準。下拉電路耦接至輸出端，並且與控制電路耦接於第三控制點；其中，當雙向移位暫存器電路操作於正向掃描時，移位暫存器以第一順序依序輸出對應之閘極驅動信號，當雙向移位暫存器電路操作於反向掃描時，移位暫存器以一第二順序依序輸出對應之閘極驅動信號。

100‧‧‧影像顯示系統

101‧‧‧顯示器面板

102‧‧‧輸入單元

110‧‧‧閘極驅動電路

120‧‧‧資料驅動電路

130‧‧‧畫素矩陣

140‧‧‧控制晶片

200‧‧‧雙向移位暫存器電路

300、400、SR[1]、SR[2]、SR[N-1]、SR[N]‧‧‧移位暫存器

310‧‧‧輸入級電路

320‧‧‧輸出級電路

330‧‧‧控制電路

340‧‧‧下拉電路

C1、C2‧‧‧電容

CK1、CK2‧‧‧時脈輸入端

CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7、CLK8、CLK9、CLK10、CLK11、CLK12、DATA、G(1)、G(2)、G(3)、G(4)、G(5)、G(6)、G(7)、G(8)、G(N-7)、G(N-6)、G(N-5)、G(N-4)、G(N-3)、G(N-2)、G(N-1)、G(N)‧‧‧信號

IN1、IN2‧‧‧信號輸入端

N1、N2、N3‧‧‧控制點

OUT‧‧‧輸出端

SP‧‧‧起始脈衝

T1、T2、T3、T4、T5、T6、T7、T8、T9‧‧‧電晶體

Ta、Tb、Tc、Td‧‧‧階段

VH、VH’、VH”、VL、Vth‧‧‧電壓

第1圖係顯示根據本發明之一實施例所述之影像顯示系統之實施方式。

第2圖係顯示根據本發明之一實施例所述之雙向移位暫存器電路之架構圖。

第3圖係顯示根據本發明之一實施例所述之移位暫存器之方塊圖。

第4圖係顯示根據本發明之一實施例所述之移位暫存器之電路圖。

第5圖係顯示根據本發明之一實施例所述之移位暫存器操作於正向掃描時各控制點之控制電壓與信號之波形圖。

第6圖係顯示根據本發明之一實施例所述之移位暫存器操作於反向掃描時各控制點之控制電壓與信號之波形圖

第7圖係顯示根據本發明之一實施例所述之時脈信號範例波形圖。

第8圖係顯示根據本發明之一實施例所述之閘極驅動信號範例波形圖。

第9圖係顯示根據本發明之另一實施例所述之時脈信號範例波形圖。

第10圖係顯示根據本發明之又另一實施例所述之時脈信號範例波形圖。

為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係顯示根據本發明之一實施例所述之影像顯示系統之實施方式。如圖所示，影像顯示系統100可包括一顯示器面板101，其中顯示器面板101包括一閘極驅動電路110、一資料驅動電路120、一畫素矩陣130以及一控制晶片140。閘極驅動電路110用以產生複數閘極驅動信號以驅動畫素矩陣130之複數畫素。資料驅動電路120用以產生複數資料驅動信號以提供資料至畫素矩陣 130之複數畫素。控制晶片140用以產生複數時序信號，包括時脈信號、重置信號與起始脈衝等。於本發明之一些實施例中，影像顯示系統100可更包括一輸入單元102。此外，影像顯示系統100有多種實施方式，包括：一行動電話、一數位相機、一行動電腦、一桌上型電腦、一電視機、一汽車用顯示器、或任何包括影像顯示功能的裝置。根據本發明之一實施例，閘極驅動電路110可包括一雙向移位暫存器電路，其可以不同的掃描順序(例如，第一順序掃描與第二順序掃描)依序產生一閘極驅動信號至各閘極線，用以依序將供應至各資料線之影像信號依序寫入畫素矩陣130之畫素中。

第2圖係顯示根據本發明之一實施例所述之雙向移位暫存器電路之架構圖。雙向移位暫存器電路200包括複數串接之移位暫存器SR[1]、SR[2]、…SR[N-1]、SR[N]，分別用以產生閘極驅動信號G(1)~G(N)之其中一者。各移位暫存器分別包括信號輸入端IN1與IN2、時脈輸入端CK1與CK2以及輸出端OUT。第一級移位暫存器SR[1]透過輸入端IN1接收起始脈衝SP，而其它級移位暫存器SR[2]~SR[N]之輸入端IN1耦接至相鄰之一移位暫存器(例如，前一級之移位暫存器SR[1]~SR[N-1])之輸出端OUT，用以自該移位暫存器接收對應之閘極驅動信號。移位暫存器SR[1]~SR[N-1]之另一輸入端IN2耦接至相鄰之另一移位暫存器(例如，後一級之移位暫存器SR[2]~SR[N])之輸出端OUT，用以自該移位暫存器接收對應之閘極驅動信號，而最後一級移位暫存器SR[N]透過輸入端IN2接收起始脈衝SP。當雙向移位暫存器電路200操作於正向掃描時，移位暫存器SR[1]~SR[N]依一第一順序輸出對應之閘極驅動信號 G(1)~G(N)，並且當雙向移位暫存器電路200操作於反向掃描時，移位暫存器SR[N]~SR[1]依一第二順序輸出對應之閘極驅動信號G(N)~G(1)。

值得注意的是，如第2圖所示，雙向移位暫存器電路可接收四個時脈信號CLK1~CLK4，並且可至少包括四級串接之移位暫存器。根據本發明之一實施例，以高態動作(active high)的時脈信號為例，時脈信號具有高電壓位準之時間區間會部份重疊。此外，值得注意的是，於本發明之較佳實施例中，移位暫存器SR[1]~SR[N]以一循環的方式接收時脈信號CLK1~CLK4為較佳。舉例而言，如第2圖所示，第一級移位暫存器SR[1]分別透過時脈輸入端CK1與CK2接收時脈信號CLK1與CLK3，第二級移位暫存器SR[2]分別透過時脈輸入端CK1與CK2接收時脈信號CLK2與CLK4，第三級移位暫存器SR[3]分別透過時脈輸入端CK1與CK2接收時脈信號CLK3與CLK1，第四級移位暫存器SR[4]分別透過時脈輸入端CK1與CK2接收時脈信號CLK4與CLK2，其中以四級移位暫存器構成一個循環為較佳，並且於後續的移位暫存器可重複此循環。

值得注意的是，於本發明之不同實施例中，以高態動作(active high)的時脈信號為例，時脈信號具有高電壓位準之時間區間長可被設計為具有兩個水平週期(horizontal period)的長度(即，2H)，或是具有兩個水平週期以上的長度。例如，當時脈信號的數量增加時，時脈信號具有高電壓位準之時間區間長亦可進一步被延長為三個水平週期的長度(即，3H)、四個水平週期的長度(即，4H)、五個水平週期的長度(即，5H)、六個水平週期的長 度(即，6H)等。其中，水平週期相當於水平同步信號與資料致能信號DE的一個週期時間。以下段落將介紹不同的時脈信號設計之下所對應之各實施例。

第3圖係顯示根據本發明之一實施例所述之移位暫存器之方塊圖。移位暫存器300可包括輸入級電路310、輸出級電路320、控制電路330與下拉電路340。輸入級電路310耦接至信號輸入端IN1與IN2，用以自相鄰之移位暫存器接收對應之閘極驅動信號以及/或起始脈衝。輸出級電路320耦接至時脈輸入端CK1與輸出端OUT，並且與輸入級電路310耦接於第一控制點與第二控制點(未示於第3圖)，用以透過時脈輸入端CK1接收一時脈信號，並且根據第一控制點之第一控制電壓位準與第二控制點之第二控制電壓位準，適時於輸出端OUT將時脈信號輸出，用以作為對應之閘極驅動信號(以下將作更詳細的介紹)。控制電路330與輸入級電路310以及輸出級電路320耦接於第一控制點與第二控制點，並且與輸入級電路310耦接於第三控制點，用以控制第一控制點、第二控制點與第三控制點之控制電壓位準(以下將作更詳細的介紹)。下拉電路340耦接至輸出端OUT，並且與控制電路330耦接於第三控制點。

第4圖係顯示根據本發明之一實施例所述之移位暫存器之電路圖。根據本發明之一實施例，移位暫存器400可包括電晶體T1~T9以及電容C1與C2，其中電晶體T1與T2以及電容C1與C2係包括於輸出級電路，電晶體T3與T4係包括於輸入級電路，電晶體T5係包括於下拉電路，而電晶體T6~T9係包含於控制電路。此外，於本發明之實施例中，電容C1與C2可以是額外耦接的電容裝 置，或是電晶體之寄生電容，而本發明並不限於任一種實施方式。

電晶體T1之第一端耦接至時脈輸入端CK1、第二端耦接至第一控制點N1、以及第三端耦接至輸出端OUT。電晶體T2之第一端耦接至時脈輸入端CK1、第二端耦接至第二控制點N2、以及第三端耦接至輸出端OUT。電容C1耦接於第一控制點N1與輸出端OUT之間，並且電容C2耦接於第二控制點N2與輸出端OUT之間。如圖所示，電晶體T1與T2以及電容C1與C2對稱耦接於時脈輸入端CK1與輸出端OUT之間。

電晶體T3之第一端耦接至信號輸入端IN1、第二端耦接至第三控制點N3、第三端耦接至第一控制點N1。電晶體T4之第一端耦接至信號輸入端IN2、第二端耦接至第三控制點N3、第三端耦接至第二控制點N2。於本發明之實施例中，電晶體T3與T4根據第三控制點N3之第三控制電壓位準導通或不導通。

電晶體T5之第一端耦接至輸出端OUT、第二端耦接至第三控制點N3、第三端耦接至低操作電壓VL。於本發明之實施例中，電晶體T5根據第三控制點N3之第三控制電壓位準導通或不導通。

電晶體T6之第一端耦接至高操作電壓VH、第二端耦接至時脈輸入端CK2、第三端耦接至第三控制點N3。電晶體T7之第一端耦接至第三控制點N3、第二端耦接至第一控制點N1。電晶體T8之第一端耦接至第三控制點N3、第二端耦接至第二控制點N2。電晶體T9之第一端耦接電晶體T7之第三端與電晶體T8之第三端、第二端耦接至時脈輸入端CK1、第三端耦接至低操作電壓VL。

第5圖係顯示根據本發明之一實施例所述之移位暫 存器操作於正向掃描時各控制點之控制電壓與信號之波形圖，其中第5圖所示之電壓與信號波形為第一級移位暫存器SR[1]所對應之電壓與信號波形。結合第4圖與第5圖，以下段落將針對本發明所提出之移位暫存器之操作提供更詳細的說明。

於初始階段，例如，第5圖中的第一階段Ta之前，第一控制點N1與第二控制點N2之控制電壓被設置為具有低電壓位準，例如，具有低操作電壓VL之電壓位準，而第三控制點N3之控制電壓被設置為具有高電壓位準，例如，近似於高操作電壓VH減去電晶體T6之臨界電壓之電壓位準。根據本發明之一實施例，第三控制點N3之初始控制電壓可透過重置電路作設定。例如，如第4圖所示之電路中可更加入一重置電晶體與電晶體T6並聯耦接於高操作電壓VH與第三控制點N3之間，並且可根據一重置信號被導通，用以於初始階段將第三控制點N3之初始第三控制電壓設置為具有高電壓位準。一旦第三控制點N3之初始第三控制電壓被設置為具有高電壓位準，第一控制點N1之初始第一控制電壓位準與第二控制點N2之初始第二控制電壓位準可透過被導通的電晶體T3與T4被設置為具有低電壓位準。此時，由於電晶體T5被導通，閘極驅動信號G(1)亦具有低電壓位準。

於第一階段Ta，起始脈衝SP抵達，致使第一控制點N1被充電至近似於高操作電壓VH減去電晶體T3與電晶體T6之臨界電壓之一高電壓位準(如圖所示之(VH-2Vth)，其中在此假設所有電晶體具有相同之臨界電壓)。此時，第二控制點N2與第三控制點N3之控制電壓位準維持不變，電晶體T1與T7會因應第一控制點N1之高電壓位準被導通，而電容C1將儲存第一控制點N1與輸出端 OUT之電壓差。

於第二階段Tb之開端，時脈輸入端CK1之電壓因應時脈信號CLK1之脈衝抵達而被抬昇至近似於高操作電壓VH之高電壓位準。時脈輸入端CK1之電壓變化進一步將第一控制點N1之第一控制電壓位準抬昇至一更高的電壓位準(如圖所示之VH’)。由於第一控制點N1之第一控制電壓位準被進一步拉高，使電晶體T1之第二端電壓被提高，導致電晶體T1之導通電流增加，而時脈信號CLK1可直接透過導通的電晶體T1被傳送至輸出端OUT，而不會有臨界電壓耗損，閘極驅動信號G(1)之波形根據時脈信號CLK1被產生。同一時間，電晶體T9也會因應時脈輸入端CK1之高電壓位準被導通，使得第三控制點N3之第三控制電壓位準會被下拉至具有低操作電壓VL之低電壓位準。此時第二控制點N2也會透過電容C2自輸出端OUT耦合一小電壓VH”。

於第三階段Tc，時脈輸入端CK1之電壓因應時脈信號CLK1之脈衝結束而被拉低至具有低操作電壓VL之低電壓位準，此時輸出端OUT之電壓位準會透電晶體T1被放電至低電壓位準，閘極驅動信號G(1)之脈衝成功地被產生。

於第四階段Td，時脈輸入端CK2之電壓因應時脈信號CLK3之脈衝被抬昇至近似於高操作電壓VH之高電壓位準。此時電晶體T6導通，第三控制點N3之第三控制電壓位準被拉高至近似於高操作電壓VH減去電晶體T6之臨界電壓之電壓位準(如圖所示之(VH-Vth))。此時，電晶體T3會被導通，輸入端IN1具有低電壓位準，使得第一控制點N1之第一控制電壓會透過電晶體T3被放電至低電壓位準。同樣地，此時電晶體T4會被導通，輸入端IN2因閘 極驅動信號G(2)之脈衝抵達而具有高電壓位準，使得第二控制點N2之第二控制電壓會透過電晶體T4被放拉高至近似於高操作電壓VH減去電晶體T4與電晶體T6之臨界電壓之一高電壓位準(如圖所示之(VH-2Vth))。

如第5圖所示，於正向掃描時，閘極驅動信號G(1)~G(N)可依序被產生，使得閘極線上的畫素可依序動作，用以接收資料驅動信號DATA上對應之資料。值得注意的是，雖第5圖中僅顯示第一級移位暫存器SR[1]所對應之各控制點電壓與信號波形，熟習此技藝者當可根據以上段落之敘述推導出其它級移位暫存器操作於正向掃描時各控制點電壓與信號波形，因此相關敘述於此不再贅述。

第6圖係顯示根據本發明之一實施例所述之移位暫存器操作於反向掃描時各控制點之控制電壓與信號之波形圖，其中第6圖所示之節點電壓與信號波形為最後一級移位暫存器SR[N]所對應之控制電壓與信號波形。於反向掃描時，由移位暫存器SR[N]接收起始脈衝，並且各移位暫存器SR[N]~SR[1]可依序產生閘極驅動信號G(N)~G(1)，使得閘極線上的畫素可依序動作，用以接收資料驅動信號DATA上對應之資料。

由於移位暫存器於反向掃描時的操作與於正向掃描時的操作雷同，熟習此技藝者當可根據以上段落之敘述推導出移位暫存器於反向掃描時的操作，因此相關敘述於此不再贅述。

由以上實施例可看出，由於時脈信號具有高電壓位準之時間區間會部份重疊，藉此消除了閘極驅動信號之脈衝上升時間Tr對於畫素矩陣之各畫素之充電時間產生的影響。換言之， 與傳統技術相比，畫素矩陣之各畫素之充電時間不會因閘極驅動信號之脈衝所需的上升時間Tr而被縮短。此外，由以上實施利可看出，控制電路中的電晶體T6、T7與T9，以及T6、T8與T9均不會於任一時間同時被導通，因此，不會因為於高操作電壓VH與低操作電壓VL之間產生一導通路徑而產生大電流。如此一來，與傳統技術相比，本發明所提出之移位暫存器電路無論在任何階段都不會有大電流耗損。

如上述，當時脈信號的數量增加時，以高態動作(active high)的時脈信號為例，時脈信號具有高電壓位準之時間區間長亦可進一步被延長為三個水平週期的長度(即，3H)、四個水平週期的長度(即，4H)、五個水平週期的長度(即，5H)、六個水平週期的長度(即，6H)等。舉例而言，當時脈信號的數量由四個增加為八個時，時脈信號具有高電壓位準之時間區間長亦可進一步被延長為3H或4H，而當時脈信號的數量增加為十二個時，時脈信號具有高電壓位準之時間區間長亦可進一步被延長為5H或6H，並依此類推。更具體的說，當時脈信號具有高電壓位準之時間區間長被設計為[(2M+1)H]或[(2M+2)H]時，其中M>=0，所需之時脈信號的數量為[4*(M+1)]。

第7圖係顯示根據本發明之一實施例所述之時脈信號範例波形圖。第8圖係顯示根據本發明之一實施例所述之閘極驅動信號範例波形圖。其中第7圖與第8圖中所示之信號波形為將時脈信號具有高電壓位準之時間區間長延長為三個水平週期的長度之結果，並且第7圖與第8圖中所示之信號波形均可應用於正向掃描與反向掃描。如圖所示，於正向掃描時，時脈信號CLK1~CLK8 之脈衝依序抵達，而閘極驅動信號G(1)~G(8)之脈衝也會因應時脈信號CLK1~CLK8之脈衝依序被產生。於反向掃描時，第7圖與第8圖中所示之信號波形係對應於括號內之順序，閘極驅動信號G(N)~G(N-7)之脈衝會因應時脈信號CLK8~CLK1之脈衝依序被產生。

第7圖與第8圖中所示之信號波形可直接應用於第3圖與第4圖所示之電路圖，熟習此技藝者當可根據以上段落之敘述與第7圖與第8圖中所示之信號波形推導出移位暫存器的操作，因此相關敘述於此不再贅述。值得注意的是，當時脈信號增加為8個時，移位暫存器SR[1]~SR[N]用以接收時脈信號的循環也會隨之變化。舉例而言，第一級移位暫存器SR[1]分別透過時脈輸入端CK1與CK2接收時脈信號CLK1與CLK5，第二級移位暫存器SR[2]分別透過時脈輸入端CK1與CK2接收時脈信號CLK2與CLK6，第三級移位暫存器SR[3]分別透過時脈輸入端CK1與CK2接收時脈信號CLK3與CLK7，第四級移位暫存器SR[4]分別透過時脈輸入端CK1與CK2接收時脈信號CLK4與CLK8，第五級移位暫存器SR[5]分別透過時脈輸入端CK1與CK2接收時脈信號CLK5與CLK1，第六級移位暫存器SR[6]分別透過時脈輸入端CK1與CK2接收時脈信號CLK6與CLK2，第七級移位暫存器SR[7]分別透過時脈輸入端CK1與CK2接收時脈信號CLK7與CLK3，第八級移位暫存器SR[8]分別透過時脈輸入端CK1與CK2接收時脈信號CLK8與CLK4，其中以八級移位暫存器構成一個循環為較佳，並且於後續的移位暫存器可重複此循環。

第9圖係顯示根據本發明之另一實施例所述之時脈 信號範例波形圖，第9圖中所示之信號波形為將時脈信號具有高電壓位準之時間區間長延長為四個水平週期的長度之結果。如圖所示，於正向掃描時，時脈信號CLK1~CLK8之脈衝將依序抵達，而於反向掃描時，第9圖中所示之信號波形係對應於括號內之順序，時脈信號CLK8~CLK1之脈衝將依序抵達。

第9圖中所示之信號波形可直接應用於第3圖與第4圖所示之電路圖，熟習此技藝者當可根據以上段落之敘述與第9圖中所示之信號波形推導出移位暫存器的操作以及對應之閘極驅動信號波形圖，因此，相關敘述於此不再贅述。此外，當時脈信號具有高電壓位準之時間區間長延長為4H時，移位暫存器SR[1]~SR[N]用以接收時脈信號的循環與當時脈信號具有高電壓位準之時間區間長延長為3H時相同，相關敘述於此不再贅述。

第10圖係顯示根據本發明之又另一實施例所述之時脈信號範例波形圖，第10圖中所示之信號波形為將時脈信號具有高電壓位準之時間區間長延長為五個水平週期的長度之結果。如圖所示，於正向掃描時，時脈信號CLK1~CLK12之脈衝將依序抵達，而於反向掃描時，第10圖中所示之信號波形係對應於括號內之順序，時脈信號CLK12~CLK1之脈衝將依序抵達。

第10圖中所示之信號波形可直接應用於第3圖與第4圖所示之電路圖，熟習此技藝者當可根據以上段落之敘述與第10圖中所示之信號波形推導出移位暫存器的操作以及對應之閘極驅動信號波形圖，因此，相關敘述於此不再贅述。此外，當時脈信號增加為12個時，移位暫存器SR[1]~SR[N]用以接收時脈信號的循環也會隨之變化。舉例而言，第一級移位暫存器SR[1]分別透過時 脈輸入端CK1與CK2接收時脈信號CLK1與CLK7，第二級移位暫存器SR[2]分別透過時脈輸入端CK1與CK2接收時脈信號CLK2與CLK8，第三級移位暫存器SR[3]分別透過時脈輸入端CK1與CK2接收時脈信號CLK3與CLK9，第四級移位暫存器SR[4]分別透過時脈輸入端CK1與CK2接收時脈信號CLK4與CLK10，第五級移位暫存器SR[5]分別透過時脈輸入端CK1與CK2接收時脈信號CLK5與CLK11，第六級移位暫存器SR[6]分別透過時脈輸入端CK1與CK2接收時脈信號CLK6與CLK12，第七級移位暫存器SR[7]分別透過時脈輸入端CK1與CK2接收時脈信號CLK7與CLK1，第八級移位暫存器SR[8]分別透過時脈輸入端CK1與CK2接收時脈信號CLK8與CLK2，第九級移位暫存器SR[9]分別透過時脈輸入端CK1與CK2接收時脈信號CLK9與CLK3，第十級移位暫存器SR[10]分別透過時脈輸入端CK1與CK2接收時脈信號CLK10與CLK4，第十一級移位暫存器SR[11]分別透過時脈輸入端CK1與CK2接收時脈信號CLK11與CLK5，第十二級移位暫存器SR[12]分別透過時脈輸入端CK1與CK2接收時脈信號CLK12與CLK6，其中以十二級移位暫存器構成一個循環為較佳，並且於後續的移位暫存器可重複此循環。

如上述，無論時脈信號之數量為多少並且無論時脈信號具有高電壓位準之時間區間長被設計為多長，本發明所提出之移位暫存器電路均可解決傳統技術之畫素之充電時間不足的問題，同時在移位暫存器電路的任何操作階段都不會有大電流耗損。

申請專利範圍中用以修飾元件之“第一”、“第二”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來 區分具有相同名稱(具有不同序數詞)之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

300‧‧‧移位暫存器

310‧‧‧輸入級電路

320‧‧‧輸出級電路

330‧‧‧控制電路

340‧‧‧下拉電路

CK1、CK2‧‧‧時脈輸入端

IN1、IN2‧‧‧信號輸入端

OUT‧‧‧輸出端

VH、VL‧‧‧電壓

Claims (10)

1. 一種雙向移位暫存器電路，用以產生複數閘極驅動信號，該雙向移位暫存器電路包括複數移位暫存器，該等移位暫存器之第N級移位暫存器包括：一輸入級電路，耦接至一第一信號輸入端與一第二信號輸入端，用以接收一第一輸入信號與一第二輸入信號，其中該第一輸入信號為一起始脈衝或第(N-1)級移位暫存器所產生之該閘極驅動信號，該第二輸入信號為第(N+1)級移位暫存器所產生之該閘極驅動信號或該起始脈衝，其中N為大於1之一正整數；一輸出級電路，耦接至一第一時脈輸入端與一輸出端，並且與該輸入級電路耦接於一第一控制點與一第二控制點，用以自該第一時脈輸入端接收一第一時脈信號，並且根據該第一控制點之一第一控制電壓位準與該第二控制點之一第二控制電壓位準於該輸出端輸出該閘極驅動信號；一控制電路，與該輸入級電路及該輸出級電路耦接於該第一控制點與該第二控制點，並且與該輸入級電路耦接於一第三控制點，用以控制該第一控制電壓位準及該第二控制電壓位準；以及一下拉電路，耦接至該輸出端，並且與該控制電路耦接於該第三控制點，其中，當該雙向移位暫存器電路操作於正向掃描時，該等移位暫存器以一第一順序依序輸出對應之該閘極驅動信號，當該雙 向移位暫存器電路操作於反向掃描時，該等移位暫存器以一第二順序依序輸出對應之該閘極驅動信號。
2. 如申請專利範圍第1項所述之雙向移位暫存器電路，其中該輸出級電路包括一第一電晶體與一第二電晶體、以及一第一電容與一第二電容，該第一電晶體具有一第一端耦接至該第一時脈輸入端、一閘極端耦接至該第一控制點以及一第二端耦接至該輸出端，該第二電晶體具有一第一端耦接至該第一時脈輸入端、一閘極端耦接至該第二控制點以及一第二端耦接至該輸出端，該第一電容耦接於該第一控制點與該輸出端之間，並且該第二電容耦接於該第二控制點與該輸出端之間。
3. 如申請專利範圍第1項所述之雙向移位暫存器電路，其中該輸入級電路包括：一第三電晶體，具有一第一端耦接至該第一信號輸入端，一閘極端耦接至該第三控制點，以及一第二端耦接至該第一控制點；以及一第四電晶體，具有一第一端耦接至該第二信號輸入端，一閘極端耦接至該第三控制點，以及一第二端耦接至該第二控制點。
4. 如申請專利範圍第1項所述之雙向移位暫存器電路，其中該下拉電路包括：一第五電晶體，具有一第一端耦接至該輸出端，一閘極端耦接至該第三控制點，以及一第二端耦接至一低操作電壓。
5. 如申請專利範圍第1項所述之雙向移位暫存器電路，其中該 控制電路包括：一第六電晶體，具有一第一端耦接至一高操作電壓，一閘極端耦接至一第二時脈輸入端，以及一第二端耦接至該第三控制點；一第七電晶體，具有一第一端耦接至該第三控制點，以及一閘極端耦接至該第一控制點；一第八電晶體，具有一第一端耦接至該第三控制點，以及一閘極端耦接至該第二控制點；以及一第九電晶體，具有一第一端耦接至該第七電晶體之一第二端與該第八電晶體之一第二端，一閘極端耦接至該第一時脈輸入端，以及一第二端耦接至一低操作電壓。
6. 一種顯示器面板，其中該顯示器面板包括：一畫素矩陣，包括複數畫素；一控制晶片，用以產生複數時脈信號以及一起始脈衝；一資料驅動電路，用以產生複數資料驅動信號以提供資料至該等畫素；以及一閘極驅動電路，用以產生複數閘極驅動信號以驅動該等畫素，其中該閘極驅動電路包括一雙向移位暫存器電路，該雙向移位暫存器電路包括複數移位暫存器，該等移位暫存器之第N級移位暫存器包括：一輸入級電路，耦接至一第一信號輸入端與一第二信號輸入端，用以接收一第一輸入信號與一第二輸入信號，其中該第一輸入信號為該起始脈衝或第(N-1)級移位暫存器所產生之該閘極驅 動信號，該第二輸入信號為第(N+1)級移位暫存器所產生之該閘極驅動信號或該起始脈衝，其中N為大於1之一正整數；一輸出級電路，耦接至一第一時脈輸入端與一輸出端，並且與該輸入級電路耦接於一第一控制點與一第二控制點，用以自該第一時脈輸入端接收一第一時脈信號，並且根據該第一控制點之一第一控制電壓位準與該第二控制點之一第二控制電壓位準於該輸出端輸出該閘極驅動信號；一控制電路，與該輸入級電路及該輸出級電路耦接於該第一控制點與該第二控制點，並且與該輸入級電路耦接於一第三控制點，用以控制該第一控制電壓位準及該第二控制電壓位準；以及一下拉電路，耦接至該輸出端，並且與該控制電路耦接於該第三控制點，其中，當該雙向移位暫存器電路操作於正向掃描時，該等移位暫存器以一第一順序依序輸出對應之該閘極驅動信號，當該雙向移位暫存器電路操作於反向掃描時，該等移位暫存器以一第二順序依序輸出對應之該閘極驅動信號。
7. 如申請專利範圍第6項所述之顯示器面板，其中該輸出級電路包括一第一電晶體與一第二電晶體、以及一第一電容與一第二電容，該第一電晶體具有一第一端耦接至該第一時脈輸入端、一閘極端耦接至該第一控制點以及一第二端耦接至該輸出端，該第二電晶體具有一第一端耦接至該第一時脈輸入端、一閘極端耦接至該第二控制點以及一第二端耦接至該輸出端，該第一電容耦接 於該第一控制點與該輸出端之間，並且該第二電容耦接於該第二控制點與該輸出端之間。
8. 如申請專利範圍第6項所述之顯示器面板，其中該輸入級電路包括：一第三電晶體，具有一第一端耦接至該第一信號輸入端，一閘極端耦接至該第三控制點，以及一第二端耦接至該第一控制點；以及一第四電晶體，具有一第一端耦接至該第二信號輸入端，一閘極端耦接至該第三控制點，以及一第二端耦接至該第二控制點。
9. 如申請專利範圍第6項所述之顯示器面板，其中該下拉電路包括：一第五電晶體，具有一第一端耦接至該輸出端，一閘極端耦接至該第三控制點，以及一第二端耦接至一低操作電壓。
10. 如申請專利範圍第6項所述之顯示器面板，其中該控制電路包括：一第六電晶體，具有一第一端耦接至一高操作電壓，一閘極端耦接至一第二時脈輸入端，以及一第二端耦接至該第三控制點；一第七電晶體，具有一第一端耦接至該第三控制點，以及一閘極端耦接至該第一控制點；一第八電晶體，具有一第一端耦接至該第三控制點，以及一閘極端耦接至該第二控制點；以及 一第九電晶體，具有一第一端耦接至該第七電晶體之一第二端與該第八電晶體之一第二端，一閘極端耦接至該第一時脈輸入端，以及一第二端耦接至一低操作電壓。