CN112037718A - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本申请公开了一种移位寄存器、栅极驱动电路及显示装置。移位寄存器包括输入模块、第一输出控制模块、第一输出模块、第二输出控制模块及第二输出模块，输入模块接入输入信号、第一节点和第一时钟信号，输入模块根据第一时钟信号将输入信号写入第一节点，第一输出模块连接第一输出控制模块和信号输出端，第一输出控制模块根据第一节点电位将第二时钟信号写入第二节点，并根据第二节点的电位控制第一输出模块将第三时钟信号写入信号输出端以使得信号输出端在过渡阶段输出第一电压后再在输出阶段输出驱动电压。本申请的移位寄存器能够从接收输入信号到输出驱动电压的时长与对应像素行的充电周期对应，使得驱动电压能够驱动对应像素行中所有像素发光。

Description

移位寄存器、栅极驱动电路及显示装置
技术领域
本申请涉及显示技术领域，特别是一种移位寄存器、栅极驱动电路及显示装置。
背景技术
阵列基板行驱动技术(Gate Driver on Array，GOA)是利用薄膜晶体管(ThinFilm Transistor，TFT)阵列制程将栅极扫描驱动电路(GOA电路)制作在LCD及OLED显示装置的TFT阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计等优点。GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应于一行像素所对应的栅线(例如，每个移位寄存器给与一行像素均连接的栅线提供扫描驱动信号)。
在采用阵列基板行驱动技术的显示装置中，通常，显示装置由底部的芯片通过多个数据线分别对显示装置上每一列的像素点进行供电，再由多个级联的移位寄存器输出驱动信号控制每一行像素点的上电，从而实现逐行扫描的驱动方式。
然而，在挖孔的显示装置中(例如屏下摄像头技术中的屏幕)，由于显示装置中孔的限制，数据线无法穿过孔而给孔上方对应列的像素点供电，孔上方的像素点只能由近邻列的数据线进行供电，而又由于不同列的像素点的电压不同，因此，给孔上方的像素点供电的数据线需要两个充电周期以输出两次不同的电压，使得孔上方的像素点所在行的移位寄存器无法控制该行所有的像素点发光。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请需要提供一种移位寄存器、栅极驱动电路及显示装置。
本申请实施方式的移位寄存器包括输入模块、第一输出控制模块、第一输出模块、第二输出控制模块及第二输出模块，其中，
所述输入模块包括第一开关元件，所述第一开关元件接入输入信号、第一节点和第一时钟信号，所述输入模块根据所述第一时钟信号控制所述第一开关元件将所述输入信号写入所述第一节点；
所述第一输出模块连接所述第一输出控制模块和信号输出端，所述第一输出控制模块包括第二开关元件，所述第二开关元件接入所述第一节点、第二时钟信号和第二节点，所述第一输出控制模块根据所述第一节点的电位控制所述第二开关元件将所述第二时钟信号写入第二节点，并根据所述第二节点的电位控制所述第一输出模块将第三时钟信号写入信号输出端以使得所述信号输出端在过渡阶段输出第一电压后再在输出阶段输出驱动电压，所述过渡阶段和所述输出阶段对应一个所述第三时钟信号的时钟周期；
所述第二输出模块连接所述第二输出控制模块和所述信号输出端，所述第二输出控制模块用于根据所述第一时钟信号控制所述第二输出模块输出所述第一电压。
在某些实施方式中，一个所述第一时钟信号的时钟周期对应一个所述第二时钟信号的时钟周期，且所述第一时钟信号和所述第二时钟信号反相，一个所述第一时钟信号的时钟周期对应多个第三时钟信号的时钟周期。
在某些实施方式中，所述第一输出控制模块还包括第一电容，所述第一电容的第一端接入所述第一电压，所述第一电容的第二端与所述第一节点连接。
在某些实施方式中，所述第一输出控制模块还包括第三开关元件、第四开关元件、第五开关元件、第六开关元件，
所述第三开关元件的第一端接入第一电压，所述第三开关元件的第二端接入所述第一时钟信号，所述第三开关元件的第三端与所述第二节点连接；
所述第五开关元件的第一端接入第一电压、所述第五开关的第二端与所述第二输出控制模块连接，所述第五开关元件的第三端与所述第四开关元件连接；
所述第四开关元件的第一端与所述第五开关元件的第三端连接，所述第四开关元件的第二端接入所述第一时钟信号，所述第四开关元件的第三端与所述第二节点连接；
所述第六开关元件的第一端与所述第二节点连接，所述第六开关元件的第二端接入所述第二电压，所述第六开关元件的第三端与所述第一输出模块连接。
在某些实施方式中，所述第一输出控制模块还包括：
第二电容，所述第二电容的第一端与所述第六开关元件的第三端连接，所述第二电容的第二端与所述信号输出端连接。
在某些实施方式中，所述第一输出模块包括第七开关元件,所述第七开关元件的第一端接入所述第三时钟信号,所述第七开关元件的第二端与所述第六开关元件的第三端连接，所述第七开关元件的第三端与所述信号输出端连接。
在某些实施方式中，第二输出控制模块包括第八开关元件、第九开关元件及第三电容，
所述第八开关元件的第一端接入所述第二电压，所述第八开关元件的第二端接入所述第一时钟信号，所述第八开关元件的第三端与第三节点连接；
所述第九开关元件的第一端接入所述第一时钟信号，所述第九开关元件的第二端与所述第二节点连接，所述第九开关元件的第三端与所述第三节点连接；
所述第三电容的第一端接入所述第三节点，所述第三电容的第二端与所述第二输出模块连接。
在某些实施方式中，所述第二输出模块包括第十开关元件，所述第十开关元件的第一端接入所述第一电压和所述第三电容，所述第十开关元件的第二端与所述第三节点连接，所述第十开关元件的第三端与所述信号输出端连接。
本申请实施的栅极驱动电路，包括级联的多个如上述所述的移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的信号输出端电连接。
本申请实施的显示装置，包括上述所述的栅极驱动电路和呈阵列设置的多个像素，所述多个像素包括多个像素行，多个所述像素行与所述多个所述移位寄存器对应，每个所述移位寄存器输出所述驱动信号以控制对应的所述像素行发光。
在某些实施方式中，所述显示装置还包括驱动芯片和多根数据线，所述多个像素包括多个像素列，所述驱动芯片通过所述多根数据线向对应的所述像素列的像素写入数据信号。
在某些实施方式中，所述多个像素列包括至少一第一像素列和至少一个第二像素列，一根所述数据线连接一个所述第一像素列和一个所述第二像素列以向对应的所述第一像素列和所述第二像素列写入所述数据信号。
在某些实施方式中，所述数据信号包括第一数据信号和第二数据信号，所述数据线设置有第十一开关元件，所述第十一开关元件的第一端与所述第一像素列连接，所述第十一开关元件的第二端接入控制信号，所述第十一开关元件的第三端与所述第二像素列连接；
所述驱动芯片通过所述控制信号在所述输入阶段控制所述第十一开关元件导通以使所述第二数据信号写入所述第二像素列，并通过所述控制信号在所述过渡阶段控制所述第十一开关元件关断以使所述第一数据信号写入所述第一像素列。
本申请实施方式的移位寄存器、栅极驱动电路及显示装置中，移位寄存器通过输入模块、第一输出控制模块、第一输出模块、第二输出控制模块及第二输出模块的设置，当输入模块接入输入信号后，输入模块能够根据第一时钟信号将输入信号写入第一节点，使得第一输出控制模块可根据第一节点的电位控制第二开关元件将第二时钟信号写入第二节点，并根据第二节点的电位控制第一输出模块将驱动电压至输出至阵列像素，从而使得驱动电压驱动阵列像素中对应的像素发光。如此，移位寄存器根据输入信号到输出驱动电压的时长能够与对应像素行中的像素充电周期匹配，保证了移位寄存器发出的驱动电压能够驱动对应的像素发光。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：
图1是本申请实施方式的移位寄存器的模块示意图。
图2是本申请实施方式的移位寄存器工作流程中各个节点的电位示意图。
图3是本申请实施方式的栅极驱动电路示意图。
图4是本申请实施方式的显示装置的示意图。
主要元件符号说明：
移位寄存器10、输入模块11、第一输出控制模块12、第一输出模块13、第二输出控制模块14、第二输出模块15、第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5、第六开关元件T6、第七开关元件T7、第八开关元件T8、第九开关元件T9、第十开关元件T10、第十一开关元件T11、第一电容C1、第二电容C2、第三电容C3、信号输入端STV、信号输出端Output、第一节点N1、第二节点N2、第三节点N3、驱动栅线N、数据线Date；
栅极驱动电路100、驱动芯片200，显示装置1000。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
阵列基板行驱动技术(Gate Driver on Array，GOA)是利用薄膜晶体管(ThinFilm Transistor，TFT)阵列制程将栅极扫描驱动电路(GOA电路)制作在LCD及OLED显示装置的TFT阵列基板上，以实现逐行扫描的驱动方式。GOA电路具有两项基本功能：第一是输出栅极扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一个栅极扫描驱动信号输出完成后，通过时钟控制进行下一个栅极扫描驱动信号的输出，并依次传递下去。GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应于一行像素所对应的栅线(例如，每个移位寄存器给与一行像素均连接的栅线提供扫描驱动信号)。
通常，在采用GOA技术中的显示装置中，由显示装置底部的芯片通过多个数据线分别对显示装置上每一列的像素点进行供电，再由多个级联的移位寄存器输出驱动信号控制每一行像素点的上电，从而实现逐行扫描的驱动方式。
然而，在挖孔的显示装置中(例如屏下摄像头技术中的屏幕)，由于显示装置中孔的限制，数据线无法穿过孔而给孔上方对应列的像素点供电，孔上方的像素点只能由近邻列的数据线进行供电，而又由于不同列的像素点的电压不同，因此，给孔上方的像素点供电的数据线需要两个充电周期以输出两次不同的电压，使得孔上方的像素点所在行的移位寄存器无法控制该行所有的像素点发光。
请参阅图1，有鉴于此，本申请提供了一种移位寄存器10，包括输入模块11、第一输出控制模块12、第一输出模块13、第二输出控制模块14及第二输出模块15，其中，
输入模块11包括第一开关元件T1，第一开关元件T1接入输入信号、第一节点N1和第一时钟信号，输入模块11根据第一时钟信号控制第一开关元件T1将输入信号写入第一节点N1；
第一输出模块13连接第一输出控制模块12和信号输出端Output，第一输出控制模块12包括第二开关元件T2，第二开关元件T2接入第一节点N1、第二时钟信号和第二节点N2，第一输出控制模块12根据第一节点N1的电位控制第二开关元件T2将第二时钟信号写入第二节点N2，并根据第二节点N2的电位控制第一输出模块13将第三时钟信号写入信号输出端Output以使得信号输出端Output在过渡阶段输出第一电压后再在输出阶段输出驱动电压，过渡阶段和输出阶段对应一个第三时钟信号的时钟周期；
第二输出模块15连接第二输出控制模块14和信号输出端Output，第二输出控制模块14用于根据第一时钟信号控制第二输出模块15输出第一电压。
本申请的移位寄存器10中，通过对输入模块11、第一输出控制模块12、第一输出模块13、第二输出控制模块14及第二输出模块15的设置，当输入模块11接入输入信号后，输入模块11根据第一时钟信号将输入信号写入第一节点N1，使得第一输出控制模块12可根据第一节点N1的电位控制第二开关元件T2将第二时钟信号写入第二节点N2，并根据第二节点N2的电位控制第一输出模块13将驱动电压至输出至阵列像素，从而使得驱动电压驱动阵列像素中对应的行像素中的像素发光。如此，移位寄存器10使得从输入信号而输出驱动电压的时长能够与对应像素行中的像素充电周期匹配，保证了移位寄存器10发出的驱动电压能够驱动对应像素行中所有的像素发光。
具体地，输入模块11包括第一开关元件T1，第一开关元件T1的第一端与信号输入端STV连接，第一开关元件T1的第二端与第一时钟信号端CLK1连接，第一开关元件T1的第三端与第一节点N1连接。信号输入端STV用于给移位寄存器10提供输入信号，输入信号可以为输入电压。第一时钟信号端CLK1用于给第一开关元件T1提供第一时钟信号。输入模块11在第一时钟信号端CLK1提供的第一时钟信号的控制下，将输入电压端STV提供的输入信号输入到第一节点N1。也即是，在第一时钟信号的控制下，当第一开关元件T1导通时，即连接输入信号端STV的第一开关元件T1的第一端和连接第一输出控制模块12的第三端相互导通时，输入信号可以被传输至第一节点N1。
第一输出控制模块12分别与第一节点N1、第二节点N2、第三节点N3、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电源端VGH和第二电源端VGL连接。第一输出控制模块12用于根据第一节点N1的电位将第二时钟信号写入第二节点N2，并根据第二节点N2的电位控制第一输出模块13输出第三时钟信号。例如，第一输出控制模块12被配置为在输入阶段、过渡阶段及输出阶段，将第二时钟信号写入第二节点N2。
进一步地，第一输出控制模块12包括第二开关元件T2、第一电容C1、第三开关元件T3、第四开关元件T4、第五开关元件T5、第六开关元件T6及第二电容C2。其中，
第二开关元件T2的第一端与第二时钟信号端CLK2连接，第二开关元件T2的第二端与第一节点N1连接，第二开关元件T2的第三端与第二节点N2连接电性连接。第二时钟信号端CLK2用于给第二开关元件T2提供第二时钟信号，第二开关元件T2用于在第一节点N1的电位控制下，将第二时钟信号端CLK2输出的第二时钟信号输出至第二节点N2。也即是说，第二开关元件T2在第一节点N1的电位控制下，当第二开关元件T2与第二时钟信号端CLK2连接的第一端和与第二节点N2连接的第三端导通时，第二时钟信号端CLK2输出的第二时钟信号写入第二节点N2。
第一电容C1的第一端与第一电源端VGH连接，第一电容C1的第二端与第一节点N1连接。第一电源端VGH用于向第一电容C1输出第一电压，第一电容C1用于在第一开关元件T1断开后维持第一节点N1处的电压。
第三开关元件T3的第一端与第一电源端VGH连接，第三开关元件T3的第二端与第一时钟信号端CLK1连接，第三开关元件T3的第三端与第二节点N2连接。第一电源端VGH用于给第三开关元件T3提供第一电压，第一时钟信号端CLK1用于给第三开关元件T3提供第一时钟信号。第三开关元件T3在第一时钟信号控制下，将第一电源端VGH输出的第一电压输出至第二节点N2。也即是说，在第一时钟信号的控制下，当第三开关元件T3与第一电源端VGH连接的第一端和与第二节点N2连接的第三端导通时，将第一电源端VGH输出的第一电压写入第二节点N2。
第四开关元件T4的第一端与第五开关元件T5的第三端连接，第四开关元件T4的第二端与第一时钟信号端CLK1连接，第四开关元件T4的第三端与第二节点N2连接，第五开关元件T5的第一端与第一电源端VGH连接，第五开关的第二端与第二输出控制模块14连接。在第四开关元件T4、第五开关元件T5分别根据第一时钟信号和第二输出控制模块14的电位控制下，当第五开关元件T5与第电源端连接的第一端和第五开关元件T5与第二节点N2连接的第三端导通时，第一电源端VGH输出的第一电压写入第二节点N2。
第六开关元件T6的第一端与第二节点N2连接，第六开关元件T6的第二端与第二电源端VGL连接，第六开关元件T6的第三端与第一输出模块13连接。第二电源端VGL用于提供第二电压。第六开关元件T6在第二电压的控制下，第六开关元件T6与第二节点N2连接的第一端和与第一输出模块13连接的第三端导通时，将第一电源端VGH输出的第一电压写入第二节点N2，第六开关元件T6还用于降低第二节点N2的热载流子效应。
第二电容C2的第一端与第六开关元件T6的第三端电连接，第二电容C2的第二端与信号输出端Output连接。第二电容C2用于在第一输出模块13输出驱动电压的情况下，补充第一输出模块13输出的驱动电压存在阈值损失。
第一输出模块13分别与第一输出控制模块12、第三时钟信号端CLK0和信号输出端Output连接。第一输出模块13被配置为在过渡阶段和输出阶段向信号输出端Output输出第三时钟信号端CLK0的第三时钟信号以使得信号输出端Output在过渡阶段输出第一电压，在输出阶段输出驱动电压。具体地，第一输出模块13包括第七开关元件T7，第七开关元件T7的第一端与第三时钟信号端CLK0连接,第七开关元件T7的第二端与第六开关元件T6的第三端连接，第七开关元件T7的第三端与信号输出端Output连接。
第二输出控制模块14分别与第三节点N3、第一时钟信号端CLK1和第二时钟信号端CLK2电连接。第二输出控制模块14用于控制第三节点N3的电位，当第三节点N3的电位可以控制第二输出模块15导通时，第二输出模块15可以将第一电源端VGH的第一电压写入信号输出端Output。例如，第一输出控制模块12将第一时钟信号写入第三节点N3。
进一步地，第二输出控制模块14包括第八开关元件T8、第九开关元件T9及第三电容C3，其中，
第八开关元件T8的第一端与第二电源端VGL连接，第八开关元件T8的第二端与第一时钟信号端CLK1连接，第八开关元件T8的第三端与第三节点N3连接。第二电源端VGL用于给第八开关元件T8提供第二电压，第一时钟信号端CLK1用于给第八开关元件T8提供第一时钟信号以控制第八开关元件T8关断。第八开关元件T8在第一时钟信号控制下，将第二电源端VGL输出的第一电压输出至第二节点N2。也即是，在第一时钟信号的控制下，当第八开关元件T8与第二电源端VGL连接的第一端和与第三节点N3连接的第三端导通时，将第二电源端VGL输出的第二电压写入第三节点N3。
第九开关元件T9的第一端与第一时钟信号端CLK1，第九开关元件T9的第二端与第二节点N2连接，第九开关元件T9的第三端与第三节点N3连接；第二节点N2用于向第九开关元件T9提供电位以控制第九开关元件T9的关断。第九开关元件T9在第二节点N2的电位控制下，将第一时钟信号端CLK1输出的第一时钟信号输出至第二节点N2。也即是，在第二节点N2电位的控制下，当第九开关元件T9与第一时钟信号端CLK1连接的第一端和与第三节点N3连接的第三端导通时，将第二电源端VGL输出的第二电压写入第三节点N3。
第三电容C3的第一端与第三端连接，第三电容C3的第二端与第二输出模块15连接，用于维持第三节点N3处的电位。
第二输出模块15分别与第二输出控制模块14、第一电源端VGH和信号输出端Output连接。第二输出模块15用于在复位阶段及输出阶段向信号输出端Output输出第一电源端VGH的第一电压。具体地，第一输出模块13包括第十开关元件T10，第十开关元件T10的第一端与第一电源端VGH连接,第10开关元件的第二端与第九开关元件T9的第三端连接，第十开关元件T10的第三端与信号输出端Output连接。
需要说明的是，移位寄存器10中采用的开关元件(例如第一开关元件T1、第二开关元件T2、第三开关元件T3...等)为晶体管，晶体管既可以为P型薄膜晶体管或场效应晶体管或其他特性相同的开关器件，也可以为N型薄膜晶体管或场效应晶体管或其他特性相同的开关器件。例如，在本申请中，晶体管采用的是P型薄膜晶体管。并且，晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，例如，本申请中，开关元件的第一极可以为漏极，第二极可以为栅极，第三极可以为源极，或者，第一极可以为源极，第二极可以为栅极，第三极可以为漏极。
进一步地，第一电源端VGH输出的第一电压与第二电源端VGL输出的第二电压的大小不同，其中，第一电源端VGH输出的第一电压为高电位，第二电源端VGL输出的第二电压为低电位。
还需要说明的是，第一时钟信号、第二时钟信号和第三时钟信号都包括高电位信号和低电位信号，并且，高电位信号与低电位信号的时长相等。第三时钟信号为高电位信号时的电位与第一电压的电位相同，第三时钟信号为低电位信号时的电位与驱动电压的电位相同。或者说，第三时钟信号为高电位信号时可以作为第一电压，第三时钟信号为低电位信号时可以作为驱动电压。
此外，第一时钟信号的时钟周期与第二时钟信号的时钟周期对应，且第一时钟信号和第二时钟信号反相，一个第一时钟信号的时钟周期对应多个第三时钟信号的时钟周期，即第三时钟信号的时钟周期为第一时钟信号的时钟周期的1/N，其中N为大于2的自然数，例如，在本申请中，第一时钟信号、第二时钟信号的时钟周期4T，N等于2，第三时钟信号的时钟周期为2T。其中，第一时钟信号和第二时钟信号在一个时钟周期内，低电位信号、高电位信号的时长都为2T，且当第一时钟信号为高电位信号时，第二时钟信号为低电位信号，第三时钟信号在一个时钟周期内，低电位信号的时长为1T，高电位信号的时长为1T。
进一步地，在本申请中，第一时钟信号、第二时钟信号及第三时钟信号为高电位信号时的电位可以与第一电压的电位相同，第一时钟信号、第二时钟信号及第三时钟信号为低电位信号时的电位可以与第二电压的电位相同，如此，防止在同一时刻信号输出端Output的输出信号出现冲突的现象。可以理解，在其他的一些示例中，若开关元件为N型薄膜晶体管时,第一时钟信号、第二时钟信号及第三时钟信号为高电位信号时的电位可以与第二电压的电位相同，第一时钟信号、第二时钟信号及第三时钟信号为低电位信号时的电位可以与第一电压的电位相同。
请结合图2，本申请的移位寄存器10的工作过程包括复位阶段、输入阶段、过渡阶段及输出阶段，第一电源端VGH输出的第一电压为高电位，第二电源端VGL输出的第二电压为低电位。
在复位阶段，第二时钟信号端CLK2输出的第二时钟信号、第三时钟信号端CLK0输出的第三时钟信号及信号输入端STV输出的输入信号为高电位信号,第一时钟信号端CLK1输出的第一时钟信号为低电位信号。
此时，第八开关元件T8、第四开关元件T4及第一开关元件T1导通，输入信号通过第一开关元件T1写入第一节点N1，使得第一节点N1为高电位，第二开关元件T2断开。第一时钟信号通过第八开关元件T8写入第三节点N3，使得第三节点N3的电位为低电位，与第三节点N3连接的第五开关元件T5和第十开关元件T10导通，第一电源端VGH输出的第一电压通过第十开关元件T10输出至信号输出端Output。第一电源端VGH输出的第一电压通过第四开关元件T4和第五开关元件T5写入第二节点N2，使得第二节点N2电位为高电位，第七开关元件T7断开。因此，在复位阶段，第一输出模块13断开，由第二输出模块15通过第十开关件将第一电源端VGH的第一电压写入信号输出端Output，使得信号输出端Output为高电位并输出第一电压。
在输入阶段，第二时钟信号端CLK2输出的第二时钟信号为高电位信号,第一时钟信号端CLK1输出的第一时钟信号、第三时钟信号端CLK0输出的第三时钟信号及信号输入端STV输出的输入信号为低电位信号。
此时，第八开关元件T8、第四开关元件T4及第一开关元件T1依旧导通，输入信号通过第一开关元件T1写入第一节点N1，使得第一节点N1的电位为低电位，第一电容C1充电，第二开关元件T2导通，第二时钟信号通过第二开关元件T2写入第二节点N2，第二节点N2为高电位，第七开关元件T7断开。第一时钟信号通过第八开关元件T8写入第三节点N3，使得第三节点N3的电位为低电位，与第三节点N3连接的第十开关元件T10导通，第一电源端VGH输出的第一电压通过第十开关元件T10输出至信号输出端Output。因此，在输入阶段，第一输出模块13断开，由第二输出模块15通过第十开关件将第一电源端VGH的第一电压写入信号输出端Output，使得信号输出端Output为高电位并输出第一电压。
在过渡阶段，第一时钟信号端CLK1输出的第一时钟信号、第三时钟信号端CLK0输出的第三时钟信号及信号输入端STV的输入信号为高电位信号,第二时钟信号端CLK2输出的第二时钟信号为低电位信号。
此时，第八开关元件T8、第四开关元件T4及第一开关元件T1断开，由于第一电容C1的维持作用，第一节点N1为低电位，第二开关元件T2导通，第二时钟信号通过第二开关元件T2写入第二节点N2，使得第二节点N2为低电位，但由于P型晶体管传递低电位信号具有阈值损失，从而第二节点N2的低电位的大小会小于第一节点N1的低电位的大小。第九开关元件T9和第七开关元件T7导通，第三时钟信号端CLK0通过第七开关元件T7将第三时钟信号写入信号输出端Output。第一时钟信号端CLK1通过第九开关元件T9将第一时钟信号写入第三节点N3，使得第三节点N3为高电位，第十开关元件T10断开。因此，在过渡阶段，第二输出模块15断开，由第一输出模块13将第三时钟信号写入信号输出端Output，使得信号输出端Output为高电位并输出第一电压。
在输出阶段，第一时钟信号端CLK1输出的第一时钟信号及信号输入端STV的输入信号为高电位信号,第二时钟信号端CLK2输出的第二时钟信号及第三时钟信号端CLK0输出的第三时钟信号为低电位信号。
此时，第八开关元件T8、第四开关元件T4及第一开关元件T1断开，由于第一电容C1的维持作用，第一节点N1仍为低电位，第二开关元件T2导通，第二时钟信号通过第二开关元件T2写入第二节点N2，使得第二节点N2为低电位。第九开关元件T9和第七开关元件T7导通，第三时钟信号端CLK0通过第七开关元件T7将第三时钟信号写入信号输出端Output，第二节点N2因第二电容C2的自举作用，使得信号输出端Output的低电位随之变得更低，避免了第三时钟信号端CLK0通过第七开关元件T7写入信号输出端Output造成电位损失。第一时钟信号端CLK1通过第九开关元件T9将第一时钟信号写入第三节点N3，使得第三节点N3为高电位，第十开关元件T10断开。因此，在输出阶段，第二输出模块15断开，由第一输出模块13将第三时钟信号写入信号输出端Output，使得信号输出端Output为低电位并作为驱动电压输出。
请参阅图3，本申请还提供了一种栅极驱动电路100，包括级联的多个如上述的移位寄存器10等，其中，除第一级移位寄存器10之外，本级移位寄存器10的输入电压端与上一级移位寄存器10的信号输出端Output电连接,从而通过上一级移位寄存器10的信号输出端Output的输出信号控制下一级移位寄存器10的工作状态，以实现依次输出脉冲扫描信号。
请结合图4，本申请还提供了一种显示装置1000，包括栅极驱动电路100和呈阵列设置的多个像素，多个像素包括多个像素行，多个像素行与多个移位寄存器10对应，每个移位寄存器10输出驱动信号以控制对应的像素行发光。
显示装置1000可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
具体而言，显示装置1000包括驱动芯片200、多条驱动栅线N、多条数据线Date及多个像素。其中多个像素阵列设置以形成多条像素行和多条像素列，其中，驱动栅线N将像素行中的像素串联，数据线Date将像素列中的像素串联，驱动芯片200通过数据线给像素列中的像素写入数据信号，数据信号可以为各个像素点的供电电压。多行驱动栅线N与个像素行对应，每行驱动栅线N将对应像素行的像素串联，每个移位寄存器10的通过信号输出端Output与一个驱动栅线N连接，移位寄存器10通过信号输出端Output将驱动信号输出至驱动栅线N。在相应驱动栅线N上的驱动信号的和数据线上的数据信号的控制下使得对应的像素发光。
在某些实施方式中，多个像素列包括至少一第一像素列和至少一个第二像素列，一根数据线连接一个第一像素列和一个第二像素列以向对应的第一像素列和第二像素列中的像素写入数据信号。
具体而言，数据信号包括第一数据信号和第二数据信号，数据线N设置有第十一开关元件T11，第十一开关元件T11的第一端与第一像素列连接，第十一开关元件T11的第二端与驱动芯片200连接，第十一开关元件T11的第三端与第二像素列连接。在输入阶段，驱动芯片200通过向第十一开关元件T11的第二端写入控制信号以控制第十一开关元件T11导通，以使第二数据信号写入第二像素列中的像素中，然后在过渡阶段，通过控制信号控制第十一开关元件T11关断以使第一数据信号写入第一像素列中的像素中。
进一步地，在输出阶段，也即是，在第一数据信号写入第一像素列中的像素后，移位寄存器10通过向对应的驱动栅线N输出驱动信号，从而使得第一像素列、第二像素列中与驱动栅线N连接的像素发光。
需要说明的是，每个像素包括有寄生电容，寄生电容能够存储数据线写入的数据信号，在第二数据信号写入第二像素列中的像素后，第二像素列中的像素的寄生电容存储第二数据信号，在第十一开关元件T11关断后，寄生电容能够保存第二数据信号。
对于挖孔的显示装置100，第二像素列可以是挖孔区域一侧且沿远离挖孔区域延伸的像素列，例如，挖孔区域上方的像素列。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (13)

1.一种移位寄存器，其特征在于，所述移位寄存器包括输入模块、第一输出控制模块、第一输出模块、第二输出控制模块及第二输出模块，其中，
所述输入模块包括第一开关元件，所述第一开关元件接入输入信号、第一节点和第一时钟信号，所述输入模块根据所述第一时钟信号控制所述第一开关元件将所述输入信号写入所述第一节点；
所述第一输出模块连接所述第一输出控制模块和信号输出端，所述第一输出控制模块包括第二开关元件，所述第二开关元件接入所述第一节点、第二时钟信号和第二节点，所述第一输出控制模块根据所述第一节点的电位控制所述第二开关元件将所述第二时钟信号写入第二节点，并根据所述第二节点的电位控制所述第一输出模块将第三时钟信号写入信号输出端以使得所述信号输出端在过渡阶段输出第一电压后再在输出阶段输出驱动电压，所述过渡阶段和所述输出阶段对应一个所述第三时钟信号的时钟周期；
所述第二输出模块连接所述第二输出控制模块和所述信号输出端，所述第二输出控制模块用于根据所述第一时钟信号控制所述第二输出模块输出所述第一电压。
2.如权利要求1所述的移位寄存器，其特征在于，一个所述第一时钟信号的时钟周期对应一个所述第二时钟信号的时钟周期，且所述第一时钟信号和所述第二时钟信号反相，一个所述第一时钟信号的时钟周期对应多个第三时钟信号的时钟周期。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一输出控制模块还包括第一电容，所述第一电容的第一端接入所述第一电压，所述第一电容的第二端与所述第一节点连接。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一输出控制模块还包括第三开关元件、第四开关元件、第五开关元件、第六开关元件，
所述第三开关元件的第一端接入第一电压，所述第三开关元件的第二端接入所述第一时钟信号，所述第三开关元件的第三端与所述第二节点连接；
所述第五开关元件的第一端接入第一电压、所述第五开关的第二端与所述第二输出控制模块连接，所述第五开关元件的第三端与所述第四开关元件连接；
所述第四开关元件的第一端与所述第五开关元件的第三端连接，所述第四开关元件的第二端接入所述第一时钟信号，所述第四开关元件的第三端与所述第二节点连接；
所述第六开关元件的第一端与所述第二节点连接，所述第六开关元件的第二端接入所述第二电压，所述第六开关元件的第三端与所述第一输出模块连接。
5.如权利要求4所述的移位寄存器，其特征在于，所述第一输出控制模块还包括：
第二电容，所述第二电容的第一端与所述第六开关元件的第三端连接，所述第二电容的第二端与所述信号输出端连接。
6.如权利要求4所述的移位寄存器，其特征在于，所述第一输出模块包括第七开关元件,所述第七开关元件的第一端接入所述第三时钟信号,所述第七开关元件的第二端与所述第六开关元件的第三端连接，所述第七开关元件的第三端与所述信号输出端连接。
7.如权利要求1所述的移位寄存器，其特征在于，第二输出控制模块包括第八开关元件、第九开关元件及第三电容，
所述第八开关元件的第一端接入所述第二电压，所述第八开关元件的第二端接入所述第一时钟信号，所述第八开关元件的第三端与第三节点连接；
所述第九开关元件的第一端接入所述第一时钟信号，所述第九开关元件的第二端与所述第二节点连接，所述第九开关元件的第三端与所述第三节点连接；
所述第三电容的第一端接入所述第三节点，所述第三电容的第二端接入第一电压。
8.如权利要求7所述的移位寄存器，其特征在于，其特征在于，所述第二输出模块包括第十开关元件，所述第十开关元件的第一端接入所述第一电压和所述第三电容，所述第十开关元件的第二端与所述第三节点连接，所述第十开关元件的第三端与所述信号输出端连接。
9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器，其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的信号输出端电连接。
10.一种显示装置，其中在于，所述显示装置包括如权利要求9所述的栅极驱动电路和呈阵列设置的多个像素，所述多个像素包括多个像素行，多个所述像素行与所述多个所述移位寄存器对应，每个所述移位寄存器输出所述驱动信号以控制对应的所述像素行发光。
11.如权利要求10所述的显示装置，所述显示装置还包括驱动芯片和多根数据线，所述多个像素包括多个像素列，所述驱动芯片通过所述多根数据线向对应的所述像素列的像素写入数据信号。
12.如权利要求11所述的显示装置，其特征在于，所述多个像素列包括至少一个第一像素列和至少一个第二像素列，一根所述数据线连接一个所述第一像素列和一个所述第二像素列以向对应的所述第一像素列和所述第二像素列写入所述数据信号。
13.如权利要求12所述的显示装置，其特征在于，所述数据信号包括第一数据信号和第二数据信号，所述数据线设置有第十一开关元件，所述第十一开关元件的第一端与所述第一像素列连接，所述第十一开关元件的第二端接入控制信号，所述第十一开关元件的第三端与所述第二像素列连接；
所述驱动芯片通过所述控制信号在输入阶段控制所述第十一开关元件导通以使所述第二数据信号写入所述第二像素列，并通过所述控制信号在所述过渡阶段控制所述第十一开关元件关断以使所述第一数据信号写入所述第一像素列。
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