CN106910453A - 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，包括输入控制模块，第一输出控制模块，上拉控制模块，第一下拉控制模块和第二输出控制模块；因此，通过第一输出控制模块和第二输出控制模块的设置，可以分别提供高电平信号和低电平信号，且第一输出控制模块和第二输出控制模块间歇性地工作，延长了移位寄存器的使用寿命；此外，通过上拉控制模块和第二输出控制模块的配合使用，可以实现对信号输出端的复位，省去了复位模块的设置；并且使得在由级联的多个移位寄存器组成的栅极集成驱动电路中，可以减少栅极集成驱动电路的布线数量，较大地简化了电路结构，有利于显示装置窄边框的设计。

Description

移位寄存器、其驱动方法、栅极集成驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置。

背景技术

GOA(Gate on Array)是一种将栅极集成驱动电路集成于TFT基板上的技术，通过栅极集成驱动电路向像素区域的各开关晶体管的栅极提供栅极扫描信号，逐行开启各开关晶体管，实现像素单元的数据信号输入。

通常，为了保证GOA能够为显示面板提供稳定的栅极扫描信号，移位寄存器作为栅极集成驱动电路的组成部分，一般包括15个开关晶体管和至少一个电容；而这样的设计，往往使得电路的结构较为复杂，占用的面积较大，不利于窄边框的设计；另外，在移位寄存器中，由于某些开关晶体管长期处于工作状态，不仅会使得开关晶体管的阈值电压发生漂移，还会降低开关晶体管的使用寿命，影响移位寄存器的正常工作。

基于此，如何简化移位寄存器的结构，同时能够使每个开关晶体管间歇性的工作，避免开关晶体管的阈值电压发生漂移，是本领域技术人员亟待解决的技术问题。

发明内容

本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，用以解决现有技术中如何简化移位寄存器的结构，同时能够使每个开关晶体管间歇性的工作，避免开关晶体管的阈值电压发生漂移，在保证移位寄存器正常工作的同时，延长移位寄存器的使用寿命。

本发明实施例提供了一种移位寄存器，包括：

连接于信号输入端、第一时钟信号端和第一节点之间的输入控制模块，用于在所述第一时钟信号端输入的有效时钟信号的控制下，将所述信号输入端输入的有效脉冲信号输出至所述第一节点；

连接于所述第一节点、第二时钟信号端和信号输出端之间的第一输出控制模块，用于在所述第一节点的控制下，将所述第二时钟信号端输入的时钟信号输出至所述信号输出端；

连接于所述第一时钟信号端、第二节点和第一参考信号端之间的上拉控制模块，用于在所述第一时钟信号端输入的有效时钟信号的控制下，将所述第一参考信号端输入的第一参考信号输出至所述第二节点；

连接于所述第一节点、所述第一时钟信号端和所述第二节点之间的第一下拉控制模块，用于在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号输入至所述第二节点；

连接于所述第二节点、第二参考信号端和所述信号输出端之间的第二输出控制模块，用于在所述第二节点的控制下，将所述第二参考信号端输入的第二参考信号输出至所述信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入控制模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述信号输入端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出控制模块，包括：第二开关晶体管和第一电容；其中，

所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述信号输出端相连；

所述第一电容连接于所述第一节点与所述信号输出端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述上拉控制模块，包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出控制模块，包括：第四开关晶体管和第二电容；其中，

所述第四开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与所述信号输出端相连；

所述第二电容连接于所述第二节点与所述第二参考信号端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一下拉控制模块，包括：第五开关晶体管；其中，

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：连接于所述第一节点、所述第二节点、所述第二时钟信号端和所述第二参考信号端之间的第二下拉控制模块，用于在所述第二节点和所述第二时钟信号端输入的有效时钟信号的共同控制下，将所述第二参考信号端输入的第二参考信号输出至所述第一节点。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二下拉控制模块，包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与第三节点相连；

所述第七开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第三节点相连，漏极与所述第一节点相连。

本发明实施例还提供了一种栅极集成驱动电路，包括：级联的多个如本发明实施例提供的上述移位寄存器；其中，

除最后一级移位寄存器之外，其余每级移位寄存器的信号输出端均向下一级移位寄存器的信号输入端输入触发信号；第一级移位寄存器的信号输入端输入帧起始信号。

本发明实施例还提供了一种显示装置，包括：如本发明实施例提供的上述栅极集成驱动电路。

本发明实施例还提供了一种如本发明实施例提供的上述移位寄存器的驱动方法，包括：

在第一时间段，输入控制模块在第一时钟信号端输入的有效时钟信号的控制下，将信号输入端输入的有效脉冲信号传输至第一节点；第一输出控制模块在所述第一节点的控制下，将第二时钟信号端输入的时钟信号传输至信号输出端；第一下拉控制模块在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号传输至第二节点；上拉控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将第一参考信号端输入的第一参考信号传输至所述第二节点；第二输出控制模块在所述第二节点的控制下，将第一参考信号端输入的第一参考信号传输至所述信号输出端；

在第二时间段，所述第一下拉控制模块在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号传输至所述第二节点；所述第一输出控制模块在所述第一节点的控制下，将所述第二时钟信号端输入的时钟信号传输至所述信号输出端；

在第三时间段，所述输入控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将所述信号输入端输入的脉冲信号传输至所述第一节点；所述上拉控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将所述第一参考信号端输入的第一参考信号传输至所述第二节点；

在第三时间段和第四时间段，所述第二输出控制模块在所述第二节点的控制下，将所述第二参考信号端输入的第二参考信号传输至所述信号输出端。

在一种可能的实施方式中，在本发明实施例提供的上述驱动方法中，包括：

在第四时间段，第二下拉控制模块在所述第二节点和所述第二时钟信号端输入的有效时钟信号的共同控制下，将所述第二参考信号端输入的第二参考信号传输至所述第一节点。

本发明有益效果如下：

本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，包括用于在第一时钟信号端输入的有效时钟信号的控制下，将信号输入端输入的有效脉冲信号输出至第一节点的输入控制模块，用于在第一节点的控制下，将第二时钟信号端输入的时钟信号输出至信号输出端的第一输出控制模块，用于在第一时钟信号端输入的有效时钟信号的控制下，将第一参考信号端输入的第一参考信号输出至第二节点的上拉控制模块，用于在第一节点的控制下，将第一时钟信号端输入的时钟信号输入至第二节点的第一下拉控制模块，以及用于在第二节点的控制下，将第二参考信号端输入的第二参考信号输出至信号输出端的第二输出控制模块；并且第一参考信号端和第二参考信号分别用于提供高电平信号和低电平信号；因此，通过第一输出控制模块和第二输出控制模块的设置，可以分别提供高电平信号和低电平信号，并能够输出稳定的低电平信号，免受其他信号的干扰；同时，第一输出控制模块和第二输出控制模块间歇性地工作，延长了移位寄存器的使用寿命；此外，通过上拉控制模块和第二输出控制模块的配合使用，可以实现对信号输出端的复位，达到了复位模块的功能，所以省去了复位模块；同时，在由级联的多个移位寄存器组成的栅极集成驱动电路中，因不需要下一级移位寄存器再向上一级移位寄存器输出复位信号，使得栅极集成驱动电路的布线数量减少，且较大地简化了电路结构，有利于显示装置窄边框的设计。

附图说明

图1和图2分别为本发明实施例中提供一种移位寄存器的结构示意图；

图3为本发明实施例中提供的与图2对应的移位寄存器的具体结构示意图；

图4为本发明实施例中提供的一种移位寄存器的输入输出时序图；

图5a至图5d分别为本发明实施例中提供的移位寄存器内的各开光晶体管在各个时间段的工作状态的示意图；

图6为本发明实施例中提供的栅极集成驱动电路的结构示意图。

具体实施方式

下面将结合附图，对本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置的具体实施方式进行详细地说明。需要说明的是，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种移位寄存器，如图1和图2所示，可以包括：

连接于信号输入端INPUT、第一时钟信号端CLK1和第一节点P1之间的输入控制模块101，用于在第一时钟信号端CLK1输入的有效时钟信号的控制下，将信号输入端INPUT输入的有效脉冲信号输出至第一节点P1；

连接于第一节点P1、第二时钟信号端CLK2和信号输出端OUTPUT之间的第一输出控制模块102，用于在第一节点P1的控制下，将第二时钟信号端CLK2输入的时钟信号输出至信号输出端OUTPUT；

连接于第一时钟信号端CLK1、第二节点P2和第一参考信号端VG1之间的上拉控制模块103，用于在第一时钟信号端CLK1输入的有效时钟信号的控制下，将第一参考信号端VG1输入的第一参考信号输出至第二节点P2；

连接于第一节点P1、第一时钟信号端CLK1和第二节点P2之间的第一下拉控制模块104，用于在第一节点P1的控制下，将第一时钟信号端CLK1输入的时钟信号输入至第二节点P2；

连接于第二节点P2、第二参考信号端VG2和信号输出端OUTPUT之间的第二输出控制模块105，用于在第二节点P2的控制下，将第二参考信号端VG2输入的第二参考信号输出至信号输出端OUTPUT。

具体地，第一时钟信号端CLK1和第二时钟信号端CLK2分别用于提供周期性的时钟信号，且相位差为90°，即在第一时钟信号端CLK1输入的时钟信号为高电平信号时，第二时钟信号端CLK2输入的时钟信号为低电平信号；或，在第一时钟信号端CLK1输入的时钟信号为低电平信号时，第二时钟信号端CLK2输入的时钟信号为高电平信号；并且，第一参考信号端VG1和第二参考信号端VG2分别用于提供恒定的高电平信号和低电平信号。

本发明实施例提供的上述移位寄存器，通过第一输出控制模块102和第二输出控制模块105的设置，可以分别提供高电平信号和低电平信号，并能够输出稳定的低电平信号，免受其他信号的干扰；同时，第一输出控制模块102和第二输出控制模块105间歇性地工作，延长了移位寄存器的使用寿命；此外，通过上拉控制模块103和第二输出控制模块105的配合使用，可以实现对信号输出端OUTPUT的复位，达到了复位模块的功能，所以省去了复位模块，较大地简化了电路结构，有利于显示装置窄边框的设计。

在具体实施时，为了实现将信号输入端INPUT输入的有效脉冲信号提供给第一节点P1，在本发明实施例提供的上述移位寄存器中，如图3所示，输入控制模块101，可以包括：第一开关晶体管M1；其中，

第一开关晶体管M1的栅极与第一时钟信号端CLK1相连，源极与信号输入端INPUT相连，漏极与第一节点P1相连。

具体地，第一开关晶体管M1在第一时钟信号端CLK1输入的有效时钟信号的控制下，将信号输入端INPUT输入的有效脉冲信号输出至第一节点P1。

具体地，第一开关晶体管M1可以为P型开关晶体管，也可以为N型开关晶体管(如图3所示)，在此不做限定；当第一开关晶体管M1为P型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为低电平信号；当第一开关晶体管M1为N型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为高电平信号。

以上仅是举例说明输入控制模块101的具体结构，在具体实施时，输入控制模块101的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了能够保证移位寄存器的信号输出端OUTPUT输出高电平信号或低电平信号，在本发明实施例提供的上述移位寄存器中，如图3所示，第一输出控制模块102，可以包括：第二开关晶体管M2和第一电容C1；其中，

第二开关晶体管M2的栅极与第一节点P1相连，源极与第二时钟信号端CLK2相连，漏极与信号输出端OUTPUT相连；

第一电容C1连接于第一节点P1与信号输出端OUTPUT之间。

具体地，第二开关晶体管M2在第一节点P1的控制下，将第二时钟信号端CLK2输入的时钟信号输出至信号输出端OUTPUT。

具体地，第二开关晶体管M2可以为P型开关晶体管，也可以为N型开关晶体管(如图3所示)，在此不做限定；当第二开关晶体管M2为P型开关晶体管时，第一节点P1的电位为低电平；当第二开关晶体管M2为N型开关晶体管时，第一节点P1的电位为高电平。

以上仅是举例说明第一输出控制模块102的具体结构，在具体实施时，第一输出控制模块102的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了能够控制第二节点P2的电位，以便于进一步控制第二输出控制模块105的导通状态，实现对信号输出端OUTPUT输出的电位的控制，在本发明实施例提供的上述移位寄存器中，如图3所示，上拉控制模块103，可以包括：第三开关晶体管M3；其中，

第三开关晶体管M3的栅极与第一时钟信号端CLK1相连，源极与第一参考信号端VG1相连，漏极与第二节点P2相连。

具体地，第三开关晶体管M3在第一时钟信号端CLK1输入的有效时钟信号的控制下，将第一参考信号端VG1输入的第一参考信号输出至第二节点P2。

具体地，第三开关晶体管M3可以为P型开关晶体管，也可以为N型开关晶体管(如图3所示)，在此不做限定；当第三开关晶体管M3为P型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为低电平信号；当第三开关晶体管M3为N型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为高电平信号。

以上仅是举例说明上拉控制模块103的具体结构，在具体实施时，上拉控制模块103的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了能够保证移位寄存器的信号输出端OUTPUT输出高电平信号或低电平信号，在本发明实施例提供的上述移位寄存器中，如图3所示，第二输出控制模块105，可以包括：第四开关晶体管M4和第二电容C2；其中，

第四开关晶体管M4的栅极M4与第二节点P2相连，源极与第二参考信号端VG2相连，漏极与信号输出端OUTPUT相连；

第二电容C2连接于第二节点P2与第二参考信号端VG2之间。

具体地，第四开关晶体管M4在第二节点P2的控制下，将第二参考信号端VG2输入的第二参考信号输出至信号输出端OUTPUT。

具体地，第四开关晶体管M4可以为P型开关晶体管，也可以为N型开关晶体管(如图3所示)，在此不做限定；当第四开关晶体管M4为P型开关晶体管时，第二节点P2的电位为低电平；当第四开关晶体管M4为N型开关晶体管时，第二节点P2的电位为高电平。

进一步地，第三开关晶体管M3和第四开关晶体管M4的晶体管类型一致，可以均为P型开关晶体管，也可以均为N型开关晶体管；当第三开关晶体管M3和第四开关晶体管M4均为P型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为低电平信号，且第一参考信号端VG1输入的第一参考信号也为低电平信号，从而使第二节点P2的电位为低电平；此时，第四开关晶体管M4在第二节点P2的低电平电位的控制下导通，第二参考信号端VG2输入的第二参考信号为高电平信号，并传输至信号输出端OUTPUT；当第三开关晶体管M3和第四开关晶体管M4均为N型开关晶体管时，第一时钟信号端CLK1输入的有效时钟信号为高电平信号，且第一参考信号端VG1输入的第一参考信号也为高电平信号，从而使第二节点P2的电位为高电平；此时，第四开关晶体管M4在第二节点P2的高电平电位的控制下导通，第二参考信号端VG2输入的第二参考信号为低电平信号，并传输至信号输出端OUTPUT。

以上仅是举例说明第二输出控制模块105的具体结构，在具体实施时，第二输出控制模块105的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了能够控制第二节点P2的电位，在本发明实施例提供的上述移位寄存器中，如图3所示，第一下拉控制模块104，可以包括：第五开关晶体管M5；其中，

第五开关晶体管M5的栅极与第一节点P1相连，源极与第一时钟信号端CLK1相连，漏极与第二节点P2相连。

具体地，第五开关晶体管M5在第一节点P1的控制下，将第一时钟信号端CLK1输入的时钟信号输出至第二节点P2。

具体地，第五开关晶体管M5可以为P型开关晶体管，也可以为N型开关晶体管(如图3所示)，在此不做限定；当第五开关晶体管M5为P型开关晶体管时，第一节点P1的电位为低电平；当第五开关晶体管M5为N型开关晶体管时，第一节点P1的电位为高电平。

以上仅是举例说明第一下拉控制模块104的具体结构，在具体实施时，第一下拉控制模块104的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，为了在第二输出控制模块105输出信号时，能够避免第一输出控制模块102的信号干扰，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：连接于第一节点P1、第二节点P2、第二时钟信号端CLK2和第二参考信号端VG2之间的第二下拉控制模块106，用于在第二节点P2和第二时钟信号端CLK2输入的有效时钟信号的共同控制下，将第二参考信号端VG2输入的第二参考信号输出至第一节点P1。

具体地，在本发明实施例提供的上述移位寄存器中，如图3所示，第二下拉控制模块106，可以包括：第六开关晶体管M6和第七开关晶体管M7；其中，

第六开关晶体管M6的栅极与第二节点P2相连，源极与第二参考信号端VG2相连，漏极与第三节点P3相连；

第七开关晶体管M7的栅极与第二时钟信号端CLK2相连，源极与第三节点P3相连，漏极与第一节点P1相连。

进一步地，第六开关晶体管M6在第二节点P2的控制下，将第二参考信号端VG2输入的第二参考信号输出至第三节点P3；第七开关晶体管M7在第二时钟信号端CLK2输入的有效时钟信号的控制下，将第三节点P3的电位信号输出至第一节点P1。

进一步地，第六开关晶体管M6和第七开关晶体管M7可以均为P型开关晶体管，也可以均为N型开关晶体管(如图3所示)，在此不做限定；当第六开关晶体管M6和第七开关晶体管M7均为P型开关晶体管时，第二节点P2的电位为低电平，且第二时钟信号端CLK2输入的有效时钟信号为低电平信号；当第六开关晶体管M6和第七开关晶体管M7均为N型开关晶体管时，第二节点P2的电位为高电平，且第二时钟信号端CLK2输入的有效时钟信号为高电平信号。

以上仅是举例说明第二下拉控制模块106的具体结构，在具体实施时，第二下拉控制模块106的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

当然，在本发明实施例提供的上述移位寄存器中涉及的各开关晶体管可以是薄膜晶体管(Thin Film Transistor，TFT)，还可以是金属氧化物半导体场效应管(Metal OxideSemiconductor，MOS)；并且，上述七个开关晶体管的源极和漏极的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变。

下面将结合图3所示的移位寄存器和图4所示的输入输出时序图，以及图5a至图5d所示的在各时间段内各开关晶体管的工作状态的示意图，对本发明实施例提供的上述移位寄存器的工作过程作以详细描述。

具体地，在图3所示的移位寄存器中，以各开关晶体管为N型开关晶体管，且第一参考信号端VG1提供高电平信号，第二参考信号端VG2提供低电平信号为例，且在图4所示的输入输出时序图中，选取T1-T4四个阶段；在下面的描述中，以1表示高电平信号，0表示低电平信号。

在T1时间段，INPUT＝1，CLK1＝1，CLK2＝0，VG1＝1，VG2＝0。如图5a所示，因INPUT＝1和CLK1＝1，使得第一开关晶体管M1打开，将信号输入端INPUT输入的高电平信号输出至第一节点P1，使第一节点P1的电位为高电平；因此，第二开关晶体管M2和第五开关晶体管M5均打开，使得第二开关晶体管M2将第二时钟信号端CLK2输入的低电平信号输出至信号输出端OUTPUT，以及第五开关晶体管M5将第一时钟信号端CLK1输入的高电平信号输出至第二节点P2；同时，因CLK1＝1，使得第三开关晶体管M3也打开，将第一参考信号端VG1输入的高电平信号也输出至第二节点P2；在第三开关晶体管M3和第五开关晶体管M5的作用下，保持第二节点P2的电位为高电平，进而使得第四开关晶体管M4打开，将第二参考信号端VG2输入的低电平信号输出至信号输出端OUTPUT；因此，T1时间段为该移位寄存器的关闭阶段。

在T2时间段，INPUT＝0，CLK1＝0，CLK2＝1，VG1＝1，VG2＝0。如图5b所示，因第一电容C1的自举作用，使得第一节点P1的电位保持为高电平，使得在此时间段，第二开关晶体管M2和第五开关晶体管M5均保持开启；因此，第五开关晶体管M5将第一时钟信号端CLK1输入的低电平信号输出至第二节点P2，使得第二节点P2的电位在此时间段被拉低至低电平；同时，由于CLK1＝0，使得第三开关晶体管M3也处于关闭状态，进而使得第二节点P2的电位稳定在低电平，进而使得第四开关晶体管M4关闭；此外，第二开关晶体管M2将第二时钟信号端CLK2输入的高电平信号输出至信号输出端OUTPUT，使得信号输出端OUTPUT输出高电平信号，并通过与该移位寄存器对应的第N行栅线，开启显示面板的显示区域内位于第N行栅线上的所有开关晶体管，数据线开始写入信号，所以T2时间段为该移位寄存器的打开阶段。

在T3时间段，INPUT＝0，CLK1＝1，CLK2＝0，VG1＝1，VG2＝0。如图5c所示，因CLK1＝1，使得第一开关晶体管M1和第三开关晶体管M3均打开；又因INPUT＝0，所以第一开关晶体管M1将信号输入端INPUT输入的低电平信号输出至第一节点P1，将第一节点P1的电位拉低至低电平，从而使得第二开关晶体管M2和第五开关晶体管M5均关闭；因第三开关晶体管M3打开，将第一参考信号端VG1输入的高电平信号输出至第二节点P2，将第二节点P2的电位从低电平拉高至高电平，使得第四开关晶体管M4打开，将第二参考信号端VG2输入的低电平信号输出至信号输出端OUTPUT，使得信号输出端OUTPUT输出低电平信号，实现信号输出端OUTPUT的复位，所以T3时间段为该移位寄存器的复位阶段。

在T4时间段，INPUT＝0，CLK1＝0，CLK2＝1，VG1＝1，VG2＝0。如图5d所示，因CLK1＝0，且第一节点P1的电位保持为低电平，第二开关晶体管M2和第五开关晶体管M5继续保持关闭；同时，在第二电容C2的自举作用下，使得第二节点P2的电位保持为高电平，使得第四开关晶体管M4和第六开关晶体管M6均打开；因此，第四开关晶体管M4将第二参考信号端VG2输入的低电平信号输出至信号输出端OUTPUT，使得信号输出端OUTPUT输出低电平信号；同时，第六开关晶体管M6将第二参考信号端VG2输入的低电平信号输出至第三节点P3，使得第三节点P3的电位为低电平；又因，CLK2＝1，使得第七开关晶体管M7打开，将第三节点P3的低电平电位传递至第一节点P1，使得第一节点P1的电位稳定在低电平，保持第二开关晶体管M2的关闭，避免时钟信号的浮动对信号输出端OUTPUT输出的低电平信号产生干扰，所以T4时间段为移位寄存器的关闭阶段。

此后，直至下一次的T1时间段的出现，即INPUT＝1，CLK1＝1，CLK2＝0，VG1＝1，VG2＝0，重新开始T1时间段的工作，因此，可以将T1至T4时间段的工作过程看作是移位寄存器的一个工作周期，利用七个开关晶体管和两个电容的配合工作，利用较少的开关晶体管的数量，和较简单的电路结构，便可以实现移位寄存器的正常工作；同时，通过第三开关晶体管M3和第四开关晶体管M4的配合使用，可以实现对信号输出端OUTPUT的复位，因而省去了复位模块的设置，简化了电路结构，有利于实现显示面板窄边框的设计；此外，从图5a至图5d可以直观地看到，在一个工作周期内，可以保证各开关晶体管间歇性地工作，以避免因某个开关晶体管的长期工作而导致的移位寄存器工作不稳定的问题。

基于同一发明构思，本发明实施例还提供了一种栅极集成驱动电路，可以包括：级联的多个如本发明实施例提供的上述移位寄存器；其中，

除最后一级移位寄存器之外，其余每级移位寄存器的信号输出端均向下一级移位寄存器的信号输入端输入触发信号；第一级移位寄存器的信号输入端输入帧起始信号。

具体地，如图6所示的栅极集成驱动电路，只是给出了其中的部分移位寄存器，包括第1级移位寄存器、第2级移位寄存器、第2N-1级移位寄存器和第2N级移位寄存器；其中，第1级移位寄存器的信号输入端INPUT输入帧起始信号STV，开始工作，并将信号输出端OUTPUT输出的脉冲信号输出至第2级移位寄存器的信号输入端INPUT，作为第2级移位寄存器的触发信号；此后，除最后一级移位寄存器之外，其余每级移位寄存器的信号输出端OUTPUT均向下一级移位寄存器的信号输入端INPUT输入触发信号；如此，便不需要下一级移位寄存器再向上一级移位寄存器输出复位信号，使得栅极集成驱动电路的布线数量减少，且较大地简化了电路结构，有利于显示装置窄边框的设计。

进一步地，为了保证栅极集成驱动电路能够正常的工作，如图6所示，需要使位于奇数位的移位寄存器的第一时钟信号端CLK1与第一时钟信号控制线C1相连，第二时钟信号端CLK2与第二时钟信号控制线C2相连，以满足位于奇数位的移位寄存器能够正常的工作；而位于偶数位的移位寄存器，则需要将第一时钟信号端CLK1与第二时钟信号控制线C2相连，第二时钟信号端CLK2与第一时钟信号控制线C1相连，以满足位于偶数位的移位寄存器能够正常的工作。

具体地，本发明实施例提供的上述栅极集成驱动电路中的每个移位寄存器的具体结构与本发明实施例提供的上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，可以包括本发明实施例提供的上述栅极集成驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件；其具体实施可参见本发明实施例提供的上述栅极集成驱动电路描述，相同之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种如本发明实施例提供的上述移位寄存器的驱动方法，结合图3所示的移位寄存器和图4所示的输入输出时序图，可以包括：

在第一时间段，输入控制模块101在第一时钟信号端CLK1输入的有效时钟信号的控制下，将信号输入端INPUT输入的有效脉冲信号传输至第一节点P1；第一输出控制模块102在第一节点P1的控制下，将第二时钟信号端CLK2输入的时钟信号传输至信号输出端OUTPUT；第一下拉控制模块104在第一节点P1的控制下，将第一时钟信号端CLK1输入的时钟信号传输至第二节点P2；上拉控制模块103在第一时钟信号端CLK1输入的有效时钟信号的控制下，将第一参考信号端VG1输入的第一参考信号传输至第二节点P2；第二输出控制模块105在第二节点P2的控制下，将第一参考信号端VG1输入的第一参考信号传输至信号输出端OUTPUT；

在第二时间段，第一下拉控制模块104在第一节点P1的控制下，将第一时钟信号端CLK1输入的时钟信号传输至第二节点P2；第一输出控制模块102在第一节点P1的控制下，将第二时钟信号端CLK2输入的时钟信号传输至信号输出端OUTPUT；

在第三时间段，输入控制模块101在第一时钟信号端CLK1输入的有效时钟信号的控制下，将信号输入端INPUT输入的脉冲信号传输至第一节点P1；上拉控制模块103在第一时钟信号端CLK1输入的有效时钟信号的控制下，将第一参考信号端VG1输入的第一参考信号传输至第二节点P2；

在第三时间段和第四时间段，第二输出控制模块105在第二节点P2的控制下，将第二参考信号端VG2输入的第二参考信号传输至信号输出端OUTPUT。

在具体实施时，在本发明实施例提供的上述驱动方法中，可以包括：

在第四时间段，第二下拉控制模块106在第二节点P2和第二时钟信号端CLK2输入的有效时钟信号的共同控制下，将第二参考信号端VG2输入的第二参考信号传输至第一节点P1。

本发明实施例提供的一种移位寄存器、其驱动方法、栅极集成驱动电路及显示装置，包括用于在第一时钟信号端输入的有效时钟信号的控制下，将信号输入端输入的有效脉冲信号输出至第一节点的输入控制模块，用于在第一节点的控制下，将第二时钟信号端输入的时钟信号输出至信号输出端的第一输出控制模块，用于在第一时钟信号端输入的有效时钟信号的控制下，将第一参考信号端输入的第一参考信号输出至第二节点的上拉控制模块，用于在第一节点的控制下，将第一时钟信号端输入的时钟信号输入至第二节点的第一下拉控制模块，以及用于在第二节点的控制下，将第二参考信号端输入的第二参考信号输出至信号输出端的第二输出控制模块；并且第一参考信号端和第二参考信号分别用于提供高电平信号和低电平信号；因此，通过第一输出控制模块和第二输出控制模块的设置，可以分别提供高电平信号和低电平信号，并能够输出稳定的低电平信号，免受其他信号的干扰；同时，第一输出控制模块和第二输出控制模块间歇性地工作，延长了移位寄存器的使用寿命；此外，通过上拉控制模块和第二输出控制模块的配合使用，可以实现对信号输出端的复位，达到了复位模块的功能，所以省去了复位模块；同时，在由级联的多个移位寄存器组成的栅极集成驱动电路中，因不需要下一级移位寄存器再向上一级移位寄存器输出复位信号，使得栅极集成驱动电路的布线数量减少，且较大地简化了电路结构，有利于显示装置窄边框的设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种移位寄存器，其特征在于，包括：

连接于信号输入端、第一时钟信号端和第一节点之间的输入控制模块，用于在所述第一时钟信号端输入的有效时钟信号的控制下，将所述信号输入端输入的有效脉冲信号输出至所述第一节点；

连接于所述第一节点、第二时钟信号端和信号输出端之间的第一输出控制模块，用于在所述第一节点的控制下，将所述第二时钟信号端输入的时钟信号输出至所述信号输出端；

连接于所述第一时钟信号端、第二节点和第一参考信号端之间的上拉控制模块，用于在所述第一时钟信号端输入的有效时钟信号的控制下，将所述第一参考信号端输入的第一参考信号输出至所述第二节点；

连接于所述第一节点、所述第一时钟信号端和所述第二节点之间的第一下拉控制模块，用于在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号输入至所述第二节点；

连接于所述第二节点、第二参考信号端和所述信号输出端之间的第二输出控制模块，用于在所述第二节点的控制下，将所述第二参考信号端输入的第二参考信号输出至所述信号输出端。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入控制模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述信号输入端相连，漏极与所述第一节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块，包括：第二开关晶体管和第一电容；其中，

所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述信号输出端相连；

所述第一电容连接于所述第一节点与所述信号输出端之间。

4.如权利要求1所述的移位寄存器，其特征在于，所述上拉控制模块，包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一时钟信号端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述第二输出控制模块，包括：第四开关晶体管和第二电容；其中，

所述第四开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与所述信号输出端相连；

所述第二电容连接于所述第二节点与所述第二参考信号端之间。

6.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉控制模块，包括：第五开关晶体管；其中，

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述第二节点相连。

7.如权利要求1-6任一项所述的移位寄存器，其特征在于，还包括：连接于所述第一节点、所述第二节点、所述第二时钟信号端和所述第二参考信号端之间的第二下拉控制模块，用于在所述第二节点和所述第二时钟信号端输入的有效时钟信号的共同控制下，将所述第二参考信号端输入的第二参考信号输出至所述第一节点。

8.如权利要求7所述的移位寄存器，其特征在于，所述第二下拉控制模块，包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与第三节点相连；

所述第七开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第三节点相连，漏极与所述第一节点相连。

9.一种栅极集成驱动电路，其特征在于，包括：级联的多个如权利要求1-8任一项所述的移位寄存器；其中，

除最后一级移位寄存器之外，其余每级移位寄存器的信号输出端均向下一级移位寄存器的信号输入端输入触发信号；第一级移位寄存器的信号输入端输入帧起始信号。

10.一种显示装置，其特征在于，包括：如权利要求9所述的栅极集成驱动电路。

11.一种如权利要求1-8任一项所述的移位寄存器的驱动方法，其特征在于，包括：

在第一时间段，输入控制模块在第一时钟信号端输入的有效时钟信号的控制下，将信号输入端输入的有效脉冲信号传输至第一节点；第一输出控制模块在所述第一节点的控制下，将第二时钟信号端输入的时钟信号传输至信号输出端；第一下拉控制模块在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号传输至第二节点；上拉控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将第一参考信号端输入的第一参考信号传输至所述第二节点；第二输出控制模块在所述第二节点的控制下，将第一参考信号端输入的第一参考信号传输至所述信号输出端；

在第二时间段，所述第一下拉控制模块在所述第一节点的控制下，将所述第一时钟信号端输入的时钟信号传输至所述第二节点；所述第一输出控制模块在所述第一节点的控制下，将所述第二时钟信号端输入的时钟信号传输至所述信号输出端；

在第三时间段，所述输入控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将所述信号输入端输入的脉冲信号传输至所述第一节点；所述上拉控制模块在所述第一时钟信号端输入的有效时钟信号的控制下，将所述第一参考信号端输入的第一参考信号传输至所述第二节点；

在第三时间段和第四时间段，所述第二输出控制模块在所述第二节点的控制下，将所述第二参考信号端输入的第二参考信号传输至所述信号输出端。

12.如权利要求11所述的驱动方法，其特征在于，包括：

在第四时间段，第二下拉控制模块在所述第二节点和所述第二时钟信号端输入的有效时钟信号的共同控制下，将所述第二参考信号端输入的第二参考信号传输至所述第一节点。