JP2020521177A

JP2020521177A - 走査駆動回路、走査ドライバー及び表示装置

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Publication number: JP2020521177A
Application number: JP2019564150A
Authority: JP
Inventors: 呉劍龍; 胡思明; 朱暉
Original assignee: Kunshan Govisionox Optoelectronics Co Ltd
Current assignee: Kunshan Govisionox Optoelectronics Co Ltd
Priority date: 2018-01-19
Filing date: 2018-09-21
Publication date: 2020-07-16
Anticipated expiration: 2038-09-21
Also published as: TW201933320A; JP6923675B2; CN108447448A; KR102259800B1; EP3614368A1; EP3614368A4; WO2019140941A1; KR20190132525A; TWI673699B; CN108447448B

Abstract

本開示は、走査駆動回路、走査ドライバー及び表示装置を提供する。該走査駆動回路は、第１制御モジュール、第２制御モジュール及び出力モジュールを備える。出力モジュールは、第１スイッチユニット、第２スイッチユニット及び走査駆動信号出力端を含み、第１スイッチユニットと第２スイッチユニットは並列接続され、かつ共に走査駆動信号出力端に接続される。第１スイッチユニットの走査駆動信号出力端から離れたポートは、第２クロック信号を受信し、第２スイッチユニットの走査駆動信号出力端から離れたポートは、第１基準信号を受信する。第１制御モジュールは、受信された信号に基づいて第１スイッチユニットの作動状態を制御する。第２制御モジュールは、第１制御モジュールの作動状態及び受信された信号に基づいて第２スイッチユニットの作動状態を制御する。本開示に係る走査駆動回路は、走査駆動信号を出力する機能を少量の部品によって実現し、走査駆動回路の占有スペースを減少できる。

Description

本開示は、２０１８年０１月１９日に出願した中国出願Ｎｏ．２０１８１００５５６４３．４の優先権を主張し、参照よりその内容を全て本願に取り込む。
本開示は、ディスプレイ技術分野に属し、特に走査駆動回路、走査ドライバー及び表示装置に関するものである。

近年、国内外では多くの種類の表示装置が開発され、例えば、液晶表示装置、プラズマ表示装置、エレクトロウェッティング表示装置、電気泳動表示装置、有機発光表示装置などが挙げられる。有機発光表示装置は、特定の物質の中で電子正孔対を再結合させて特定の波長の光を発光させて画像を表示し、高速応答、低消費電力、軽量、広色域などの長所を有する。

従来の有機発光表示装置は、走査ドライバー及び画素ユニットを備える。走査ドライバーは、走査信号を順次走査線に提供し、そして走査線によって走査信号を順次画素ユニットに印加するのに用いられる。しかしながら、走査ドライバーにおける走査駆動回路は複雑であり、かつ占有スペースが大きい。

これに鑑みて、本開示は、スイッチング素子の数を減らすことで走査駆動回路を簡素化させ、したがって走査駆動回路の占有スペースを減少でき、表示装置の狭額縁化を図ることができる走査駆動回路、走査ドライバー及び表示装置を提供する。

本開示は、以下のように実現される。
第１の様態において、本開示の一実施例は走査駆動回路を提供する。該走査駆動回路は、第１制御モジュール、第２制御モジュール及び出力モジュールを備える。出力モジュールは、第１スイッチユニット、第２スイッチユニット及び走査駆動信号出力端を含み、なお、第１スイッチユニットと第２スイッチユニットは並列接続され、かつ共に走査駆動信号出力端に接続される。第１スイッチユニットの走査駆動信号出力端から離れたポートは第２クロック信号を受信し、第２スイッチユニットの走査駆動信号出力端から離れたポートは第１基準信号を受信する。第１制御モジュールは、第１クロック信号及び開始信号を受信し、かつ第１クロック信号及び開始信号に基づいて第１スイッチユニットの作動状態を制御する。第２制御モジュールは、第２基準信号を受信し、かつ第１制御モジュールの作動状態及び第２基準信号に基づいて第２スイッチユニットの作動状態を制御する。

さらに、第１制御モジュールは第１スイッチング素子を含む。第１スイッチング素子は、第１制御端、第１経路端及び第２経路端を含む。第１スイッチング素子の第１制御端は第１クロック信号を受信し、第１スイッチング素子の第２経路端は開始信号を受信する。第２制御モジュールは、第２スイッチング素子及び第３スイッチング素子を含み、第２スイッチング素子は第２制御端、第３経路端及び第４経路端を含む。第２スイッチング素子の第２制御端は第１スイッチング素子の第１経路端に接続され、第２スイッチング素子の第４経路端は第１クロック信号を受信する。第３スイッチング素子は、第３制御端、第５経路端及び第６経路端を含む。第３スイッチング素子の第３制御端は第１クロック信号を受信し、第３スイッチング素子の第５経路端は第２スイッチング素子の第３経路端に接続され、第３スイッチング素子の第６経路端は第２基準信号を受信する。出力モジュールの第１スイッチユニットは第４スイッチング素子を含み、出力モジュールの第２スイッチユニットは第５スイッチング素子を含む。第４スイッチング素子は第４制御端、第７経路端及び第８経路端を含み、第４スイッチング素子の第４制御端は第２スイッチング素子の第２制御端と接続され、第４スイッチング素子の第８経路端は第２クロック信号を受信する。第５スイッチング素子は、第５制御端、第９経路端及び第１０経路端を含み、第５スイッチング素子の第５制御端は第３スイッチング素子の第５経路端に接続され、第５スイッチング素子の第９経路端は第１基準信号を受信し、第５スイッチング素子の第１０経路端は第４スイッチング素子の第７経路端に接続される。

さらに、第１制御モジュールは、第６スイッチング素子をさらに含み、第６スイッチング素子は、第６制御端、第１１経路端及び第１２経路端を含む。第６スイッチング素子の第６制御端は第２基準信号を受信し、第６スイッチング素子の第１１経路端は第２スイッチング素子の第２制御端に接続され、第６スイッチング素子の第１２経路端は第４スイッチング素子の第４制御端に接続される。

さらに、第１基準信号は基準高電圧信号であり、第２基準信号は基準低電圧信号である。
さらに、出力モジュールは、第１導通強化素子をさらに含み、第１導通強化素子を介して第４スイッチング素子の第７経路端が第４制御端に接続される。第１導通強化素子は、第４スイッチング素子の導通難度を低減する。

さらに、第１導通強化素子は、容量素子である。
さらに、出力モジュールは、第２導通強化素子を更に含み、第２導通強化素子を介して第５スイッチング素子の第９経路端が第５スイッチング素子の第５制御端に接続される。第２導通強化素子は、第５スイッチング素子の導通難度を低減する。

さらに、第２導通強化素子は、容量素子である。
さらに、第２導通強化素子は、第５スイッチング素子の寄生容量である。
さらに、開始信号は、所定段数離れた走査駆動回路から出力された走査駆動信号である。
さらに、所定段数は１段であり、ｎ段目の開始信号はｎ−１段目の走査駆動信号であり、ｎは０より大きい整数である。

さらに、第１スイッチング素子ないし第５スイッチング素子のうち少なくとも１つはＰＭＯＳトランジスタである。
さらに、第１スイッチング素子は、デュアルゲートＰＭＯＳトランジスタである。
さらに、第１クロック信号と第２クロック信号は、同じデューティ比及び周期を有し、かつ第１クロック信号と第２クロック信号のローレベルは互い違いになっている。

第２の様態において、本開示の一実施例は上述の任意の実施例に記載の走査駆動回路を備える走査ドライバーをさらに提供する。

第３の様態において、本開示の一実施例は上述の実施例に記載の走査ドライバーを備える表示装置をさらに提供する。

さらに、表示装置は、データドライバー、発光制御ドライバー及び画素パネルをさらに備える。画素パネルは走査ドライバーの走査駆動信号、発光制御ドライバーの発光制御信号及びデータドライバーのデータ信号に基づいて、画像の画素を表示する。

本開示は、走査駆動回路、走査ドライバー及び表示装置を提供する。該走査駆動回路は、第１基準信号、第２基準信号、開始信号、第１クロック信号及び第２クロック信号によって、第１制御モジュール、第２制御モジュール及び出力モジュールが互いに協働することを実現する。よって、本開示に係る走査駆動回路は、少量の部品により走査駆動信号を出力する機能を実現して、走査駆動回路を簡素化させ、走査駆動回路の占有スペースを減少させ、表示装置の狭額縁化を進めるための有利な条件を提供できる。特に本開示の一実施例では、走査駆動回路における第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、第４スイッチング素子及び第５スイッチング素子だけによって走査駆動信号を出力する機能を実現できる。

図１は、本開示の第１実施例による走査駆動回路の回路構成を示す模式図である。図２は、本開示の第１実施例による走査駆動回路により受信される信号及び出力される走査駆動信号の波形を示す模式図である。図３は、本開示の第２実施例による走査駆動回路の回路構成を示す模式図である。図４は、本開示の第３実施例による走査ドライバーのモジュールを示す模式図である。図５は、本開示の第４実施例に係る表示装置の構成を示す模式図である。

本開示の目的、技術手段及び長所をより明らかにするために、以下、図面を参照しながら、本開示をさらに詳細に説明する。ここで説明する実施例は、本開示の一部の実施例に過ぎず、すべての実施例ではないと理解すべきである。本開示における実施例に基づき、当業者が創造的活動をせずに得られるすべての他の実施例はいずれも、本開示の保護範囲内である。

本開示は、第１、第２、第３などの用語を用いて異なる素子、信号、ポートなどを説明するが、これらの素子、信号、ポートなどはこれらの用語に制限されていない。これらの用語は、１つの素子、信号、ポートと他の１つの素子、信号、ポートを区別するためのものに過ぎない。本開示では、１つの素子、ポートが他の１つの素子、ポートに「連結」、「接続」されることは、直接的な電気的接続又は中間素子が介在している間接的な電気的接続であると理解することができる。別途に定義されない限り、本開示に使用されるすべての用語（技術用語及び科学用語を含む）は本開示の属する分野の当業者が一般的に理解する意味を有する。

本開示の一実施例に係る走査駆動回路では、該走査駆動回路は、第１制御モジュール、第２制御モジュール及び出力モジュールを備え、第１制御モジュール及び前記第２制御モジュールは、出力モジュールの出力を制御する。出力モジュールは、第１スイッチユニット、第２スイッチユニット及び走査駆動信号出力端を含み、第１スイッチユニットと第２スイッチユニットは並列接続され、かつ共に走査駆動信号出力端と接続される。第１スイッチユニットの走査駆動信号出力端から離れたポートは、第２クロック信号を受信し、第２スイッチユニットの走査駆動信号出力端から離れたポートは、第１基準信号を受信する。第１制御モジュールは、第１クロック信号及び開始信号を受信し、かつ第１クロック信号及び開始信号に基づいて第１スイッチユニットの作動状態を制御する。第２制御モジュールは、第２基準信号を受信し、かつ第１制御モジュールの作動状態及び第２基準信号に基づいて第２スイッチユニットの作動状態を制御する。

第１スイッチユニット及び第２スイッチユニットの作動状態は、スイッチユニットのオン・オフ状態を含むとともに、スイッチユニットの経路端の状態も含むと理解すべきである。

本開示の実施例に係る走査駆動回路は、第１基準信号、第２基準信号、開始信号、第１クロック信号及び第２クロック信号によって第１制御モジュール、第２制御モジュール及び出力モジュールが互いに協働することを実現することによって、より少量の部品を集積して走査駆動回路とし、既存の走査駆動回路の構成を簡素化させ、表示装置の狭額縁化を進めるための有利な条件を提供するができる。

好ましくは、第１基準信号は基準高電圧信号であり、第２基準信号は基準低電圧信号である。又は第１基準信号は基準低電圧信号であり、第２基準信号は基準高電圧信号である。つまり、第１基準信号及び第２基準信号が連係して上述の走査駆動回路を駆動し、走査駆動信号を出力する機能を実現できればよく、本開示の実施例はそれらに対して統一的な制限を設けない。

以下、図面に合わせて本開示の実施例をさらに詳しく説明する。
第１実施例：
図１は、本開示の第１実施例の走査駆動回路の回路構成を示す模式図であり、図２は、本開示の第１実施例の走査駆動回路により受信される信号及び出力される走査駆動信号の波形を示す模式図である。本開示に係る走査駆動回路を明確に説明するために、図１及び図２を同時に参照する。

図１を参照すると、本開示の第１実施例は、第１制御モジュール１０１、第２制御モジュール１０２及び出力モジュール１０３を備える走査駆動回路を提供する。

第１制御モジュール１０１は第１スイッチング素子Ｍ１を含み、第１スイッチング素子Ｍ１は第１制御端、第１経路端及び第２経路端を含む。第１スイッチング素子Ｍ１の第１制御端は第１クロック信号ＳＣＫ１を受信し、第１スイッチング素子Ｍ１の第１経路端は第２スイッチング素子Ｍ２の第２制御端と接続され、第１スイッチング素子Ｍ１の第２経路端は開始信号ＳＩＮを受信する。

一実施形態において、寄生パラメータを低減してカットオフ周波数を高めるために、第１スイッチング素子Ｍ１はデュアルゲートトランジスタ（本開示の実施例におけるトランジスタはＭＯＳトランジスタであり、金属−酸化物−半導体電界効果トランジスタとも称される）であってもよい。

第２制御モジュール１０２は、第２スイッチング素子Ｍ２及び第３スイッチング素子Ｍ３を含む。第２スイッチング素子Ｍ２は、第２制御端、第３経路端及び第４経路端を含み、第２スイッチング素子Ｍ２の第２制御端は第１スイッチング素子Ｍ１の第１経路端に接続され、第２スイッチング素子Ｍ２の第３経路端は出力モジュール１０３の第５スイッチング素子Ｍ５の第５制御端に接続され、第２スイッチング素子Ｍ２の第４経路端は、第１クロック信号ＳＣＫ１を受信する。第３スイッチング素子Ｍ３は、第３制御端、第５経路端及び第６経路端を含み、第３スイッチング素子Ｍ３の第３制御端は第１クロック信号ＳＣＫ１を受信し、第３スイッチング素子Ｍ３の第５経路端は第２スイッチング素子Ｍ２の第３経路端に接続され、第３スイッチング素子Ｍ３の第６経路端は基準低電圧ＶＧＬを受ける。

図１を参照すると、出力モジュール１０３は、第４スイッチング素子Ｍ４及び第５スイッチング素子Ｍ５を含み、走査駆動信号ＳＣＡＮｎを出力する。

具体的に、第４スイッチング素子Ｍ４は第４制御端、第７経路端及び第８経路端を含む。第４スイッチング素子Ｍ４の第４制御端は、第１制御モジュール１０１の第１スイッチング素子Ｍ１の第１経路端（又は第２スイッチング素子Ｍ２の第２制御端）に接続され、第４スイッチング素子Ｍ４の第７経路端は、第５スイッチング素子Ｍ５の第１０経路端に接続され、第４スイッチング素子Ｍ４の第８経路端は、第２クロック信号ＳＣＫ２を受信する。

図１を参照すると、第４スイッチング素子Ｍ４の第４制御端が第１制御モジュール１０１の第１スイッチング素子Ｍ１の第１経路端に接続されるため、第４スイッチング素子Ｍ４は、第１制御モジュール１０１によりオン・オフに制御される。

図１を参照すると、第５スイッチング素子Ｍ５は、第５制御端、第９経路端及び第１０経路端を含む。第５スイッチング素子Ｍ５の第５制御端は、第３スイッチング素子Ｍ３の第５経路端（又は第２スイッチング素子Ｍ２の第３経路端）に接続され、第５スイッチング素子Ｍ５の第９経路端は基準高電圧ＶＧＨを受け、第５スイッチング素子Ｍ５の第１０経路端は、第４スイッチング素子Ｍ４の第７経路端に接続され、ｎ段目の走査駆動信号ＳＣＡＮｎを出力する。ここで、ｎは０より大きい整数である。

一実施形態において、ｎが１より大きい場合、開始信号ＳＩＮはｎ−１段目の走査駆動信号である。つまり、１段目の走査駆動回路の場合を除いて、開始信号ＳＩＮは、１段前の走査駆動回路から出力された１段前の走査駆動信号ＳＣＡＮ（ｎ−１）である（図１に示さないが、図２を参照）。また、１段目の走査駆動回路には１段前の走査駆動回路がないため、１段目の走査駆動回路の開始信号ＳＩＮは外部から提供される。

図１を参照すると、第５スイッチング素子Ｍ５の第５制御端が第２制御モジュール１０２の第３スイッチング素子Ｍ３の第５経路端に接続されるため、第５スイッチング素子Ｍ５は、第２制御モジュール１０２によりオン・オフに制御される。

一実施形態では、本開示の実施例に係る走査駆動回路における第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３、第４スイッチング素子Ｍ４、第５スイッチング素子Ｍ５は、いずれもＰ型トランジスタ（本実施例ではＰ型ＭＯＳトランジスタである）であり、Ｐ型トランジスタは、ローレベルでオンとなるトランジスタである。一実施形態では、第１スイッチング素子Ｍ１はダブルゲートＰ型ＭＯＳトランジスタであってもよい。ダブルゲートＭＯＳトランジスタは、寄生パラメータを減らすことによってカットオフ周波数を高める構成である。ダブルゲートＭＯＳトランジスタは、２つ目のゲートを介して交流接地でき、１つ目のゲートとドレインの間で静電シールドとして効果的に働くことができるため、ゲートとドレインの間の帰還容量を大幅に減少させ、周波数を高める。

図２を参照すると、図２は本開示の第１実施例の走査駆動回路により受信される信号及び出力される走査駆動信号の波形を示す模式図である。図２に示すように、第１クロック信号ＳＣＫ１は、第２クロック信号ＳＣＫ２と同じデューティ比及び周期を有してもよく、かつ第１クロック信号ＳＣＫ１と第２クロック信号ＳＣＫ２のローレベルが互い違いになっている。なお、デューティ比は、１つの周期におけるクロック信号のうちにローレベル（又はハイレベル）が占める割合である（本実施例では、ローレベルのデューティ比が２５％であるが、これに限ってはいない）。

第１クロック信号ＳＣＫ１と第２クロック信号ＳＣＫ２のローレベルが互い違いになっている。つまり、そのうちの一方のクロック信号がローレベルにあるとき、他方のクロック信号はローレベルになってはいけない。理解すべきなのは、そのうちの一方のクロック信号がハイレベルにあるとき、他方のクロック信号はハイレベルであってもよい。

図２を参照すると、１つの周期において、開始信号ＳＩＮ、第１クロック信号ＳＣＫ１及び第２クロック信号ＳＣＫ２は８つのフェイズに分けられている。各フェイズにおける各スイッチング素子のオン・オフ状態及び出力される走査駆動信号のレベルは、表１の通りである。

具体的に、
第１フェイズにおいて、第１クロック信号ＳＣＫ１はローレベルである。第１スイッチング素子Ｍ１の第１制御端がローレベルの第１クロック信号ＳＣＫ１を受信するため、第１スイッチング素子Ｍ１及び第３スイッチング素子Ｍ３はオンになる。さらに、この時第１スイッチング素子Ｍ１の第２経路端により受信される開始信号ＳＩＮもローレベルであるため、第１スイッチング素子Ｍ１の第１経路端はプルダウンされ、したがって第２スイッチング素子Ｍ２がオンになる。第２スイッチング素子Ｍ２の第４経路端はローレベルの第１クロック信号ＳＣＫ１を受信し、第３スイッチング素子Ｍ３の第６経路端は基準低電圧ＶＧＬを受けるため、第５スイッチング素子Ｍ５の第５制御端は、オンになっている第２スイッチング素子Ｍ２及びオンになっている第３スイッチング素子Ｍ３によりプルダウンされ、したがって第５スイッチング素子Ｍ５がオンになり、第５スイッチング素子Ｍ５の第１０経路端がオンになった第５スイッチング素子Ｍ５を介して基準高電圧ＶＧＨによってハイレベルに維持され、よってこの時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎもハイレベルである。また、第４スイッチング素子Ｍ４の第４制御端が第１スイッチング素子Ｍ１の第１経路端と接続されるため、第４スイッチング素子Ｍ４の第４制御端は、オンになっている第１スイッチング素子Ｍ１を介して開始信号ＳＩＮによってプルダウンされ、したがって第４スイッチング素子Ｍ４がオンになる。さらに、この時の第２クロック信号ＳＣＫ２がハイレベルであるため、この時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎは、同時に第２クロック信号ＳＣＫ２によってもハイレベルに維持される。

第２フェイズにおいて、第１クロック信号ＳＣＫ１はローレベルからハイレベルになるため、第１スイッチング素子Ｍ１及び第３スイッチング素子Ｍ３がオフになる。また、第１スイッチング素子Ｍ１の第１経路端は第１フェイズにおけるオン状態のローレベルを維持するため、第２スイッチング素子Ｍ２はオンが継続する。第２スイッチング素子Ｍ２の第３経路端がオンになっている第２スイッチング素子Ｍ２を介して第１クロック信号ＳＣＫ１によってプルアップされるため、第５スイッチング素子Ｍ５の第５制御端はプルアップされ、第５スイッチング素子Ｍ５はオフになる。また、第４スイッチング素子Ｍ４の第４制御端に接続される第１スイッチング素子Ｍ１の第１経路端がローレベルであるため、第４スイッチング素子Ｍ４はオンになり、かつこの時の第２クロック信号ＳＣＫ２がハイレベルであるため、ｎ段目の走査駆動信号ＳＣＡＮｎは、オンになっている第４スイッチング素子Ｍ４を介して第２クロック信号ＳＣＫ２によってハイレベルに維持される。

第３フェイズにおいて、第１クロック信号ＳＣＫ１及び開始信号ＳＩＮは第２フェイズの場合と同じで依然としてハイレベルであるが、第２クロック信号ＳＣＫ２はハイレベルからローレベルになるため、第１スイッチング素子Ｍ１及び第３スイッチング素子Ｍ３は依然としてオフであり、第２スイッチング素子Ｍ２は依然としてオンである。また、第４スイッチング素子Ｍ４も依然としてオンであり、第５スイッチング素子Ｍ５はオフになる。したがって、ｎ段目の走査駆動信号ＳＣＡＮｎは、オンになっている第４スイッチング素子Ｍ４を介して第２クロック信号ＳＣＫ２によってプルダウンされる。

第４フェイズにおいて、第４フェイズにおける第１クロック信号ＳＣＫ１、開始信号ＳＩＮ及び第２クロック信号ＳＣＫ２は、第２フェイズにおける第１クロック信号ＳＣＫ１、開始信号ＳＩＮ及び第２クロック信号ＳＣＫ２と一致するため、この時の第１スイッチング素子Ｍ１はオフになり、第２スイッチング素子Ｍ２はオンになり、第３スイッチング素子Ｍ３はオフになり、第４スイッチング素子Ｍ４はオンになり、第５スイッチング素子Ｍ５はオフになり、出力されるｎ段目の走査駆動信号ＳＣＡＮｎは、オンになっている第４スイッチング素子Ｍ４を介して第２クロック信号ＳＣＫ２によってプルアップされる。

第５フェイズにおいて、第１クロック信号ＳＣＫ１がハイレベルからローレベルになるため、第１スイッチング素子Ｍ１及び第３スイッチング素子Ｍ３は両方ともオンになる。また、開始信号ＳＩＮ及び第２クロック信号ＳＣＫ２が両方ともハイレベルであるため、第２スイッチング素子Ｍ２の第２制御端及び第４スイッチング素子Ｍ４の第４経路端は、オンになっている第１スイッチング素子Ｍ１を介して開始信号ＳＩＮによってプルアップされて、第２スイッチング素子Ｍ２及び第４スイッチング素子Ｍ４は両方ともオフになる。第３スイッチング素子Ｍ３がオンになり、かつ第５スイッチング素子Ｍ５の第５制御端がオンになっている第３スイッチング素子Ｍ３を介して基準低電圧ＶＧＬによってプルダウンされるため、第５スイッチング素子Ｍ５はオンになる。したがって、ｎ段目の走査駆動信号ＳＣＡＮｎは、オンになっている第５スイッチング素子Ｍ５を介して基準高電圧ＶＧＬによってハイレベルに維持される。

第６フェイズにおいて、第１クロック信号ＳＣＫ１がローレベルからハイレベルになるため、第１スイッチング素子Ｍ１はオフになり、第１スイッチング素子Ｍ１の第１経路端は第５フェイズの場合と同じで依然としてハイレベルであるため、第２スイッチング素子Ｍ２及び第４スイッチング素子Ｍ４は両方ともオフ状態のままである。しかしながら、第１クロック信号ＳＣＫ１がハイレベルであるため、第３スイッチング素子Ｍ３はオフになる。また、第３スイッチング素子Ｍ３の第５経路端が第５フェイズのローレベルのままであるため、第５スイッチング素子Ｍ５は、依然としてオン状態であり、ｎ段目の走査駆動信号ＳＣＡＮｎをハイレベルに維持させる。

第７フェイズにおける第１クロック信号ＳＣＫ１及び開始信号ＳＩＮは、第６フェイズの場合と同じであり、かつ第７フェイズにおいて第６フェイズと異なるのは第２クロック信号ＳＣＫ２のみである。さらに、第６フェイズからわかるように、第４スイッチング素子Ｍ４がオフになるため、第２クロック信号ＳＣＫ２の変化はこの時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎに対して影響を与えない。したがって、この時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎはハイレベルに維持される。

第８フェイズにおける第１クロック信号ＳＣＫ１及び開始信号ＳＩＮは、第６フェイズの場合と同じであり、かつ第８フェイズと第６フェイズの第２クロック信号ＳＣＫ２も同じであるため、第８フェイズと第６フェイズは完全に同じである。したがって、この時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎはハイレベルに維持される。

本開示の実施例に係る走査駆動回路は、互いに協働できるように接続された第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３、第４スイッチング素子Ｍ４及び第５スイッチング素子Ｍ５だけで、正常な走査駆動信号を出力することができる。使用される部品が少ないため、該走査駆動回路は占有スペースが小さく、表示装置の狭額縁化を図ることができる。

第２実施例：
図３は、本開示の第２実施例による走査駆動回路の回路構成を示す模式図である。本開示の第２実施例の走査駆動回路を明確に説明するために、図２及び図３を同時に参照する。本実施例の走査駆動回路は、図１に示す走査駆動回路とほぼ同じであり、相違点は、第１制御モジュール１０１が第６スイッチング素子Ｍ６をさらに含み、かつ出力モジュール１０３が第１コンデンサＣ１及び第２コンデンサＣ２をさらに含むことのみである。

一実施形態における第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２及び第３スイッチング素子Ｍ３の具体的な実施の形態及び有益な効果については、第１実施例を参照すればよく、ここでは省略する。

図３を参照すると、第６スイッチング素子Ｍ６は、第６制御端、第１１経路端及び第１２経路端を含む。第６スイッチング素子Ｍ６の第６制御端は基準低電圧ＶＧＬを受け、第６スイッチング素子Ｍ６の第１１経路端は第２スイッチング素子Ｍ２の第２制御端に接続され、第６スイッチング素子Ｍ６の第１２経路端は第４スイッチング素子Ｍ４の第４制御端に接続される。

図３を参照すると、第４スイッチング素子Ｍ４は、第４制御端、第７経路端及び第８経路端を含む。第４スイッチング素子Ｍ４の第４制御端は第６スイッチング素子Ｍ６の第１２経路端に接続され、かつ第４スイッチング素子Ｍ４の第７経路端は第１コンデンサＣ１を介して第４スイッチング素子Ｍ４の第４制御端に接続でき、第４スイッチング素子Ｍ４の第８経路端は第２クロック信号ＳＣＫ２を受信する。無論、当業者として理解できる通り、第１コンデンサＣ１を第４スイッチング素子Ｍ４に接続する目的は、第１コンデンサＣ１によるカップリング効果を高めることであり、よってノードＱＡである第４スイッチング素子Ｍ４の第４制御端の電圧が低減されて、プルダウン効果を実現することができるため、第４スイッチング素子Ｍ４がオンになりやすくなる。

つまり、第１コンデンサＣ１は出力モジュールの第１導通強化素子として、第４スイッチング素子の導通難度を低減する。理解すべきなのは、第１導通強化素子は他の部品を含んでもよい。本開示の実施例では、それに対して統一的な制限を設けない。

図３を参照すると、第５スイッチング素子Ｍ５は、第５制御端、第９経路端及び第１０経路端を含む。第５スイッチング素子Ｍ５の第５制御端は第３スイッチング素子Ｍ３の第５経路端に接続され、第５スイッチング素子Ｍ５の第９経路端は基準高電圧ＶＧＨを受け、かつ第５スイッチング素子Ｍ５の第９経路端は更に第２コンデンサＣ２を介して第５スイッチング素子Ｍ５の第５制御端に接続され、第５スイッチング素子Ｍ５の第１０経路端は第４スイッチング素子の第７経路端に接続されてｎ段目の走査駆動信号を出力し、ここでｎは０より大きい整数である。なお、ｎが１より大きい場合、本開示の第２実施例の走査駆動回路はｎ段を有し、開始信号ＳＩＮがｎ−１段目の走査駆動信号となる。

無論、当業者として理解できる通り、第５スイッチング素子Ｍ５の第９経路端は基準高電圧を受けており、かつ第２スイッチング素子Ｍ２及び／又は第３スイッチング素子Ｍ３は漏電の可能性があるため、第５スイッチング素子Ｍ５の第５制御端で電荷流失が発生するおそれがある。そこで、第２コンデンサＣ２を第５スイッチング素子Ｍ５に接続する目的はノードＱＢの電荷量を増加することであり、よってノードＱＢの電圧が保持されて、第５スイッチング素子Ｍ５の第５制御端における電圧がより安定し、第５スイッチング素子Ｍ５がオンになりやすくなる。

つまり、第２コンデンサＣ２は、出力モジュールの第２導通強化素子として、第５スイッチング素子の導通難度を低減する。理解すべきなのは、第２導通強化素子は他の部品を含んでもよく、本開示の実施例ではそれに対して統一的な制限を設けない。

一実施形態では、第２コンデンサＣ２は第５スイッチング素子Ｍ５の寄生容量であってもよい。
具体的に、複数段の走査駆動回路における各段の走査駆動回路から出力される走査駆動信号ＳＣＡＮｎ、第１クロック信号ＳＣＫ１及び第２クロック信号ＳＣＫ２の具体的な実施形態は、第１実施例を参照すればよく、ここでは省略する。

同様に図２を参照すると、１つの周期において、開始信号ＳＩＮ、第１クロック信号ＳＣＫ１、第２クロック信号ＳＣＫ２は８つのフェイズに分けられている。各フェイズの各スイッチング素子のオン・オフ状態及び出力する走査駆動信号の状況は、表２の通りである。

具体的に、
第１フェイズにおいて、第１クロック信号ＳＣＫ１はローレベルである。第１スイッチング素子Ｍ１の第１制御端がローレベルの第１クロック信号ＳＣＫ１を受信するため、第１スイッチング素子Ｍ１及び第３スイッチング素子Ｍ３はオンになる。また、この時第１スイッチング素子Ｍ１の第２経路端が受信する開始信号ＳＩＮもローレベルであるため、第１スイッチング素子Ｍ１の第１経路端はプルダウンされ、したがって第２スイッチング素子Ｍ２がオンになる。第２スイッチング素子Ｍ２の第４経路端はローレベルの第１クロック信号ＳＣＫ１を受信し、第３スイッチング素子Ｍ３の第６経路端は基準低電圧ＶＧＬを受けるため、第５スイッチング素子Ｍ５の第５制御端は、オンになっている第２スイッチング素子Ｍ２及びオンになっている第３スイッチング素子Ｍ３によりプルダウンされ、したがって第５スイッチング素子Ｍ５はオンになる。第５スイッチング素子Ｍ５の第１０経路端はオンになっている第５スイッチング素子Ｍ５を介して基準高電圧ＶＧＨによってハイレベルに維持され、よってこの時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎはハイレベルである。また、第６スイッチング素子Ｍ６の第６制御端が基準低電圧ＶＧＬを受けてプルダウンされるため、第６スイッチング素子Ｍ６はオンになる。第６スイッチング素子Ｍ６の第１１経路端が第１スイッチング素子Ｍ１の第１経路端に接続されるため、第６スイッチング素子Ｍ６の第１２経路端がプルダウンされて、第６スイッチング素子Ｍ６の第１２経路端に接続された第４スイッチング素子Ｍ４の第４制御端はプルダウンされる。したがって、第４スイッチング素子Ｍ４はオンになる。さらに、この時の第２クロック信号ＳＣＫ２がハイレベルであるため、この時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎは同時に第２クロック信号ＳＣＫ２によってもハイレベルに維持される。

以下の第２〜８フェイズの分析方法は、第１実施例及び本実施例の第１フェイズの分析方法を参照されたい。ここで、第６スイッチング素子Ｍ６は第３フェイズのみにおいてオフになり、第２フェイズ及び第４〜８フェイズにおいてはオンになるため、第２フェイズ及び第４〜８フェイズにおける各スイッチング素子のオン・オフ状態及び出力される走査駆動信号の状況については、第１実施例及び本実施例の第１フェイズの分析方法を参照すればよく、ここでは省略する。

第３フェイズにおいて、第１クロック信号ＳＣＫ１及び開始信号ＳＩＮは依然として第２フェイズと同じ（ハイレベル）であるが、第２クロック信号ＳＣＫ２はハイレベルからローレベルになるため、第１スイッチング素子Ｍ１と第３スイッチング素子Ｍ３はオフになる。かつ第１スイッチング素子Ｍ１の第１経路端は第１フェイズでオンになった時のローレベルのままであるため、第２スイッチング素子Ｍ２はオンが継続する。第２スイッチング素子Ｍ２の第３経路端はオンになっている第２スイッチング素子Ｍ２を介して第１クロック信号ＳＣＫ１によってプルアップされるため、第５スイッチング素子Ｍ５の第５制御端はプルアップされ、第５スイッチング素子Ｍ５がオフになる。また、第６スイッチング素子Ｍ６の制御端は基準低電圧ＶＧＬを受けるため、第６スイッチング素子Ｍ６はオンになる。第６スイッチング素子Ｍ６の第１１経路端は第１スイッチング素子Ｍ１の第１経路端に接続されるため、第６スイッチング素子Ｍ６の第１２経路端がプルダウンされ、したがって第６スイッチング素子Ｍ６の第１２経路端に接続される第４スイッチング素子Ｍ４の第４制御端もプルダウンされて、第４スイッチング素子Ｍ４がオンになる。また、この時の第２クロック信号ＳＣＫ２がローレベルであるため、この時に出力されるｎ段目の走査駆動信号ＳＣＡＮｎは第２クロック信号ＳＣＫ２によってプルダウンされる。さらにこの時、第４スイッチング素子Ｍ４の第７経路端が第１コンデンサＣ１を介して第４スイッチング素子Ｍ４の第４制御端に接続されるため、ノードＱＡの電圧はプルダウンされる（つまり、キックバック効果が生じる）ため、第４スイッチング素子Ｍ４がより導通されやすくなり、よって、出力されるｎ段目の走査駆動信号ＳＣＡＮｎのローレベルがより安定する。

しかしながら、第１コンデンサＣ１の存在によってキックバック効果が生じてノードＱＡの電圧がプルダウンされるため、第６スイッチング素子Ｍ６の第１２経路端の電圧が第６スイッチング素子Ｍ６の第６制御端の電圧よりも低くなる。したがって第６スイッチング素子Ｍ６がオフ状態と同等の状態になってしまう。つまり、出力されるｎ段目の走査駆動信号ＳＣＡＮｎがローレベルに維持される場合、第６スイッチング素子Ｍ６はずっとオフ状態と同等の状態にある。

第６スイッチング素子Ｍ６は第４スイッチング素子Ｍ４の第４制御端と第１スイッチング素子Ｍ１の第１経路端の間に位置するため、第１スイッチング素子Ｍ１が第３フェイズにおける電圧が非常に低い第４スイッチング素子Ｍ４の第４制御端に直結することを防ぐことができる。よって、第１スイッチング素子Ｍ１の第１経路端の電圧が低すぎになって、本実施例に係る走査駆動回路における非常に重要な第１スイッチング素子Ｍ１に損傷を引き起こすことが回避され、回路を保護する効果を果たすことができる。

本開示の第２実施例に係る走査駆動回路は、第１スイッチング素子Ｍ１、第２スイッチング素子Ｍ２、第３スイッチング素子Ｍ３、第４スイッチング素子Ｍ４、第５スイッチング素子Ｍ５、第６スイッチング素子Ｍ６、第１コンデンサＣ１及び第２コンデンサＣ２を含むだけで、正常な走査駆動信号を出力でき、かつ６Ｔ２Ｃ走査駆動回路と呼ばれることができる。なお、第１コンデンサＣ１は、第４スイッチング素子Ｍ４を導通しやすくするとともに、第６スイッチング素子Ｍ６と協働して回路を保護する効果を果たすことができる。第２コンデンサＣ２は、第５スイッチング素子Ｍ５を導通しやすくすることができる。したがって、第１コンデンサＣ１及び第２コンデンサＣ２は、出力されるｎ段目の走査駆動信号ＳＣＡＮｎを安定化させることができる。また、既存の走査駆動回路に比べると、本開示の第２実施例に係る走査駆動回路はより少ない素子を使用し、かつ本開示の実施例に係る走査駆動回路の占有スペースも比較的に少なく、表示装置の狭額縁化の趨勢により適っている。

第３実施例：
図４は本開示の第３実施例の走査ドライバーのモジュールを示す模式図である。本開示の第３実施例による走査ドライバーを明確に説明するために、図４を参照する。
本開示の第３実施例は、図１又は図３に示された走査駆動回路を少なくとも１段備える走査ドライバーを提供する。なお、走査駆動回路の具体的な実施の形態及び有利な効果については第１実施例及び第２実施例を参照すればよく、ここでは省略する。

図４を参照すると、一実施形態において、走査ドライバーがＮ段の走査駆動回路（Ｎ≧３）を含み、本段の走査駆動回路がｎ段目の駆動回路であり、ここで、Ｎ−１≧ｎ≧１であり、本段の走査駆動回路の走査駆動信号がＳＣＡＮｎであると仮定するならば、一段前の走査駆動回路から出力される、直前の走査駆動信号はＳＣＡＮ（ｎ−１）となり、一段後の走査駆動回路から出力される、直後の走査駆動信号はＳＣＡＮ（ｎ＋１）となる。

図４を参照すると、具体的に、本開示の第３実施例に係る走査ドライバーは複数段の走査駆動回路を含む。なお、１段目の走査駆動回路の開始信号ＳＩＮは外部から提供される必要があるが、他の各段の走査駆動回路は、１段前の走査駆動回路から出力される走査駆動信号を開始信号ＳＩＮとする。

本開示の実施例に係る走査ドライバーの内部の回路構成は、本開示に係る複数段の走査駆動回路である。本開示に係る走査駆動回路は、少量の部品によって正常な走査駆動信号を出力できるため、占有スペースが小さく、走査ドライバーの体積が小さい。したがって、表示装置の狭額縁化を図ることができる。

第４実施例：
図５は本開示の第４実施例に係る表示装置の構成を示す模式図である。
図５を参照すると、本開示の第４実施例は表示装置を提供する。該表示装置の内部には、本開示に係る走査ドライバー１、データドライバー２、発光制御ドライバー３及び画素パネル４が取り付けられている。なお、走査ドライバー１の具体的な実施の形態及び有利な効果については第３実施例を参照すればよく、ここでは省略する。

具体的に、画素パネル４は、走査ドライバー１により提供された走査駆動信号と、発光制御ドライバー３により提供された発光制御信号と、データドライバー２により提供されたデータ信号とに基づいて、画像の複数の画素ＰＸｎ１、ＰＸｎ２（ここで、ｎは０より大きい整数である）を表示することができる。画素ＰＸは有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔ−ＥｍｉｔｔｉｎｇＤｉｏｄｅ、ＯＬＥＤ）を含み、有機発光ダイオードはデータ信号に対応する駆動電流の光を発光する。

走査ドライバー１は、外部の制御回路（例えば、タイミング制御器）から提供された制御信号に基づいて、複数段の走査信号を走査線Ｓ１〜Ｓｎに対応付けながら順番に提供する。次に、走査駆動信号によっていずれか１行の画素ＰＸｎ１、ＰＸｎ２を選択して、対応するデータ線Ｄ１〜Ｄｍから提供されたデータ信号を受信させる。次に、画素ＰＸｎ１、ＰＸｎ２にデータ信号に対応する電圧を入力（蓄積）し、当該電圧に対応する輝度成分を有する光を発光する。

発光制御ドライバー３は、外部の制御回路（例えば、タイミング制御器）から提供された制御信号に基づいて、発光制御信号を順番に発光制御線Ｅ１〜Ｅｎに提供する。次に、発光制御信号によって画素ＰＸｎ１、ＰＸｎ２の発光時間を制御する。

一実施形態において、各画素ＰＸは、赤色光を発光する赤色画素、又は緑色光を発光する緑色画素、又は青色光を発光する青色画素を形成することができる。つまり、一実施形態では、画素パネル４に赤色画素、緑色画素及び青色画素が含まれている。隣接する少なくとも１つの赤色画素、少なくとも１つの緑色画素及び少なくとも１つの青色画素によって１つの画素ユニットが構成される。したがって、画素ユニットは、駆動電流に対応する輝度を有する異なる色の光を発光することができ、それによって画素パネル４はカラー画像の表示が実現できる。

一実施形態において、走査ドライバー１及び発光制御ドライバー３は、チップの形で別途取り付けられ、及び／又は画素パネル４における画素回路素子とともにパネルに嵌めこまれて組込み回路ユニットを構成することができる。

理解すべきなのは、本開示の実施例に係る表示装置の内部には、本開示の上述の実施例に係る走査ドライバー１が使用されている。つまり、本開示は、表示装置に上述の実施例に係る走査ドライバーを設置することによって、表示装置の額縁部を縮小するという目的を実現し、表示装置の狭額縁化を図ることに寄与する。

以上は本開示の好適な実施例に過ぎず、本開示を制限するためのものではない。本開示の精神及び原則の範囲内に行われた任意の修正、均等な置き換え又は改良などはいずれも、本開示の保護範囲内である。

Claims

走査駆動回路であって、
第１制御モジュール、第２制御モジュール及び出力モジュールを備え、
前記出力モジュールは、第１スイッチユニット、第２スイッチユニット及び走査駆動信号出力端を含み、
前記第１スイッチユニットと前記第２スイッチユニットは並列接続され、かつ共に前記走査駆動信号出力端に接続され、
前記第１スイッチユニットの前記走査駆動信号出力端から離れたポートは、第２クロック信号を受信し、
前記第２スイッチユニットの前記走査駆動信号出力端から離れたポートは、第１基準信号を受信し、
前記第１制御モジュールは、第１クロック信号及び開始信号を受信し、かつ前記第１クロック信号及び前記開始信号に基づいて前記第１スイッチユニットの作動状態を制御し、
前記第２制御モジュールは、第２基準信号を受信し、かつ前記第１制御モジュールの作動状態及び前記第２基準信号に基づいて前記第２スイッチユニットの作動状態を制御する
走査駆動回路。
前記第１制御モジュールは、第１スイッチング素子を含み、
前記第１スイッチング素子は、第１制御端、第１経路端及び第２経路端を含み、
前記第１スイッチング素子の前記第１制御端は、前記第１クロック信号を受信し、
前記第１スイッチング素子の前記第２経路端は、前記開始信号を受信し、
前記第２制御モジュールは、第２スイッチング素子及び第３スイッチング素子を含み、
前記第２スイッチング素子は、第２制御端、第３経路端及び第４経路端を含み、
前記第２スイッチング素子の前記第２制御端は、前記第１スイッチング素子の前記第１経路端に接続され、
前記第２スイッチング素子の前記第４経路端は、前記第１クロック信号を受信し、
前記第３スイッチング素子は、第３制御端、第５経路端及び第６経路端を含み、
前記第３スイッチング素子の前記第３制御端は、前記第１クロック信号を受信し、
前記第３スイッチング素子の前記第５経路端は、前記第２スイッチング素子の前記第３経路端に接続され、
前記第３スイッチング素子の前記第６経路端は、前記第２基準信号を受信し、
前記出力モジュールの前記第１スイッチユニットは、第４スイッチング素子を含み、
前記出力モジュールの前記第２スイッチユニットは、第５スイッチング素子を含み、
前記第４スイッチング素子は、第４制御端、第７経路端及び第８経路端を含み、
前記第４スイッチング素子の前記第４制御端は、前記第２スイッチング素子の前記第２制御端に接続され、
前記第４スイッチング素子の前記第８経路端は、前記第２クロック信号を受信し、
前記第５スイッチング素子は、第５制御端、第９経路端及び第１０経路端を含み、
前記第５スイッチング素子の前記第５制御端は、前記第３スイッチング素子の前記第５経路端に接続され、
前記第５スイッチング素子の前記第９経路端は、前記第１基準信号を受信し、
前記第５スイッチング素子の前記第１０経路端は、前記第４スイッチング素子の前記第７経路端に接続される
請求項１に記載の走査駆動回路。
前記第１制御モジュールは、第６スイッチング素子を更に含み、
前記第６スイッチング素子は、第６制御端、第１１経路端及び第１２経路端を含み、
前記第６スイッチング素子の前記第６制御端は、前記第２基準信号を受信し、
前記第６スイッチング素子の前記第１１経路端は、前記第２スイッチング素子の前記第２制御端に接続され、
前記第６スイッチング素子の前記第１２経路端は、前記第４スイッチング素子の前記第４制御端に接続される
請求項２に記載の走査駆動回路。
前記第１基準信号は基準高電圧信号であり、前記第２基準信号は基準低電圧信号である
請求項１〜３のいずれか１項に記載の走査駆動回路。
前記出力モジュールは、第１導通強化素子を更に含み、
前記第４スイッチング素子の前記第７経路端は、前記第１導通強化素子を介して前記第４制御端に接続され、
前記第１導通強化素子は、前記第４スイッチング素子の導通難度を低減する
請求項２又は３に記載の走査駆動回路。
前記第１導通強化素子は、容量素子である
請求項５に記載の走査駆動回路。
前記出力モジュールは、第２導通強化素子を更に含み、
前記第５スイッチング素子の前記第９経路端は、前記第２導通強化素子を介して前記第５スイッチング素子の前記第５制御端に接続され、
前記第２導通強化素子は、前記第５スイッチング素子の導通難度を低減する
請求項２又は３に記載の走査駆動回路。
前記第２導通強化素子は、容量素子である
請求項７に記載の走査駆動回路。
前記第２導通強化素子は、前記第５スイッチング素子の寄生容量である
請求項８に記載の走査駆動回路。
前記開始信号は、所定段数離れた前記走査駆動回路から出力された走査駆動信号である
請求項１に記載の走査駆動回路。
前記所定段数は１段であり、
ｎ段目の前記開始信号はｎ−１段目の走査駆動信号であり、
ここで、ｎは０より大きい整数である
請求項１０に記載の走査駆動回路。
前記第１スイッチング素子ないし前記第５スイッチング素子のうち、少なくとも１つがＰＭＯＳトランジスタである
請求項２に記載の走査駆動回路。
前記第１スイッチング素子は、デュアルゲートＰＭＯＳトランジスタである
請求項１２に記載の走査駆動回路。
前記第１クロック信号と前記第２クロック信号は、同じデューティ比及び周期を有し、かつ前記第１クロック信号と前記第２クロック信号のローレベルは互い違いになっている
請求項１〜３のいずれか１項に記載の走査駆動回路。
請求項１〜１４のいずれか１項に記載の走査駆動回路を備える走査ドライバー。
請求項１５に記載の走査ドライバーを備える表示装置。
データドライバー、発光制御ドライバー及び画素パネルを更に備え、
前記画素パネルは、前記走査ドライバーの走査駆動信号、前記発光制御ドライバーの発光制御信号及び前記データドライバーのデータ信号に基づいて、画像の画素を表示する
請求項１６に記載の表示装置。