CN114170943B - 移位寄存电路、显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存电路、显示面板和显示装置。移位寄存电路包括：级联的多个移位寄存单元组；每个移位寄存单元组包括至少两个移位寄存单元；各移位寄存单元组中，前一级移位寄存单元组中各移位寄存单元的信号输出端与后一级移位寄存单元组中各移位寄存单元的扫描控制端电连接；同一移位寄存单元组中，其中一个移位寄存单元的下拉控制模块复用为其它各移位寄存单元的下拉控制模块，且各移位寄存单元的信号输出端依次输出扫描信号的使能电平。本发明实施例能够减小移位寄存电路的尺寸，当将移位寄存电路应用于显示面板时，有利于显示面板的窄边框。

Description

移位寄存电路、显示面板和显示装置
技术领域
本发明实施例涉及显示技术，尤其涉及一种移位寄存电路、显示面板和显示装置。
背景技术
当前，显示面板的非显示区中设置有栅极驱动电路，该栅极驱动电路能够对显示面板的显示区中的显示单元进行逐行扫描。但是，现有技术的栅极驱动电路的结构复杂，尺寸较大，不利于显示面板的窄边框。
发明内容
本发明提供一种移位寄存电路、显示面板和显示装置，以减小移位寄存电路的尺寸，从而有利于显示面板的窄边框，提高显示面板的屏占比。
第一方面，本发明实施例提供一种移位寄存电路，包括：级联的多个移位寄存单元组；
每个所述移位寄存单元组包括至少两个移位寄存单元；所述移位寄存单元包括信号输入端、扫描控制端、第一电平端、时钟信号端、信号输出端、输入模块、输出模块、下拉模块和下拉控制模块；
同一所述移位寄存单元中，所述输入模块分别与所述信号输入端、所述扫描控制端和所述输出模块电连接，且所述输入模块与所述输出模块电连接于第一节点；所述输出模块还分别与所述信号输出端和所述时钟信号端电连接；所述下拉模块分别与所述第一节点、所述第一电平端、所述信号输出端和所述下拉控制模块电连接，且所述下拉模块与所述下拉控制模块电连接于第二节点；所述下拉控制模块用于根据所述信号输入端的输入信号控制所述第二节点的电位；所述下拉模块用于根据所述第二节点的电位，控制所述第一电平端的第一电平信号传输至所述第一节点和所述信号输出端；所述输入模块用于根据所述扫描控制端的扫描控制信号，控制所述信号输入端的输入信号传输至所述第一节点；所述输出模块用于根据所述第一节点的电位控制所述时钟信号端的时钟信号传输至所述信号输出端；
各所述移位寄存单元组中，前一级移位寄存单元组中各所述移位寄存单元的信号输出端与后一级移位寄存单元组中各移位寄存单元的扫描控制端电连接；后一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平位于前一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平之后；
同一所述移位寄存单元组中，其中一个所述移位寄存单元的下拉控制模块复用为其它各所述移位寄存单元的下拉控制模块，且各所述移位寄存单元的信号输出端依次输出扫描信号的使能电平。
第二方面，本发明实施例还提供一种显示面板，该显示面板包括：上述移位寄存电路。
第三方面，本发明实施例还提供一种显示装置，该显示装置包括：上述显示面板。
本发明通过将移位寄存电路中的各移位寄存单元划分为多个移位寄存单元组，且同一移位寄存单元组中，其中一个移位寄存单元的下拉控制模块复用为其它各移位寄存单元的下拉控制模块，使得每个移位寄存单元组仅需要设置一个下拉控制模块，相较于现有技术中每个移位寄存单元都设置有下拉控制模块的情况，本发明实施例能够减少移位寄存电路中所设置的下拉控制模块的数量，从而简化移位寄存电路的结构，减小移位寄存电路的尺寸，以在将具有较小尺寸的移位寄存电路应用于显示面板中时，有利于显示面板的窄边框，提高显示面板的屏占比。
附图说明
图1是相关技术的一种移位寄存电路的结构示意图；
图2是本发明实施例提供的一种移位寄存电路的结构示意图；
图3是本发明实施例提供的一种移位寄存单元组的结构示意图；
图4是本发明实施例提供的一种移位寄存电路的驱动时序图；
图5是本发明实施例提供的又一种移位寄存电路的结构示意图；
图6是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图7是本发明实施例提供的一种移位寄存单元组的具体电路结构示意图；
图8是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图9是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图10是本发明实施例提供的一种移位寄存单元组的驱动时序图；
图11是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图12是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图13是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图14是本发明实施例提供的又一种移位寄存电路的结构示意图；
图15为本发明实施例提供的又一种移位寄存电路的驱动时序图；
图16是本发明实施例提供的又一种移位寄存电路的结构示意图；
图17是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图18是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图19是本发明实施例提供的又一种移位寄存电路的结构示意图；
图20是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图21是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图22是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图23是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图24是本发明实施例提供的一种移位寄存电路的部分膜层结构示意图；
图25是本发明实施例提供的一种补偿晶体管的俯视膜层结构示意图；
图26是本发明实施例提供的又一种补偿晶体管的俯视膜层结构示意图；
图27是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图28是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图29是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图30是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图31是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图32是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图33是本发明实施例提供的又一种移位寄存单元组的驱动时序图；
图34是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图35是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图36是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图37是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图38是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图39是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图40是本发明实施例提供的又一种移位寄存单元组的结构示意图；
图41是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图；
图42是本发明实施例提供的一种显示面板的结构示意图；
图43是本发明实施例提供的又一种显示面板的结构示意图；
图44是本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，现有技术中，移位寄存电路通常包括级联设置的移位寄存单元，各移位寄存单元由同等数量的晶体管和信号端组成，示例性的，图1是相关技术的一种移位寄存电路的结构示意图，如图1所示，相关技术中，移位寄存电路001中包括N个级联设置的移位寄存单元ASG'，各移位寄存单元ASG'可以由晶体管和电容等结构组成，当每个移位寄存单元ASG'中包括p个晶体管和q个电容时，该移位寄存电路会包括p*N个晶体管和q*N个电容，而移位寄存电路中所包含的晶体管和电容的数量越多，其尺寸越大，占用的面积越大，且通常移位寄存电路作为显示面板中的驱动电路，设置于显示面板的非显示区，此时，移位寄存电路的尺寸越大，其所占用的显示面板的非显示区的面积越大，越不利于显示面板的窄边框，从而不利用高屏占比的显示面板的发展要求。
为解决上述技术问题，本发明实施例提供一种移位寄存电路，该移位寄存电路包括：级联的多个移位寄存单元组；每个移位寄存单元组包括至少两个移位寄存单元；移位寄存单元包括信号输入端、扫描控制端、第一电平端、时钟信号端、信号输出端、输入模块、输出模块、下拉模块和下拉控制模块；同一移位寄存单元中，输入模块分别与信号输入端、扫描控制端和输出模块电连接，且输入模块与输出模块电连接于第一节点；输出模块还分别与信号输出端和时钟信号端电连接；下拉模块分别与第一节点、第一电平端、信号输出端和下拉控制模块电连接，且下拉模块与下拉控制模块电连接于第二节点；下拉控制模块用于根据信号输入端的输入信号控制第二节点的电位；下拉模块用于根据第二节点的电位，控制第一电平端的第一电平信号传输至第一节点和信号输出端；输入模块用于根据扫描控制端的扫描控制信号，控制信号输入端的输入信号传输至第一节点；输出模块用于根据第一节点的电位控制时钟信号端的时钟信号传输至信号输出端；各移位寄存单元组中，前一级移位寄存单元组中各移位寄存单元的信号输出端与后一级移位寄存单元组中各移位寄存单元的扫描控制端电连接；后一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平位于前一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平之后；同一移位寄存单元组中，其中一个移位寄存单元的下拉控制模块复用为其它各移位寄存单元的下拉控制模块，且各移位寄存单元的信号输出端依次输出扫描信号的使能电平。
采用上述技术方案，通过将移位寄存电路中的各移位寄存单元划分为多个移位寄存单元组，且同一移位寄存单元组中，其中一个移位寄存单元的下拉控制模块复用为其它各移位寄存单元的下拉控制模块，使得每个移位寄存单元组仅需要设置一个下拉控制模块，相较于现有技术中每个移位寄存单元都设置有下拉控制模块的情况，本发明实施例能够减少移位寄存电路中所设置的下拉控制模块的数量，从而简化移位寄存电路的结构，减小移位寄存电路的尺寸，以在将具有较小尺寸的移位寄存电路应用于显示面板中时，有利于显示面板的窄边框，提高显示面板的屏占比。
以上是本发明的核心思想，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。以下将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
图2是本发明实施例提供的一种移位寄存电路的结构示意图，图3是本发明实施例提供的一种移位寄存单元组的结构示意图，结合参考图2和图3，移位寄存电路100包括级联的多个移位寄存单元组10，每个移位寄存单元组10中可以包括至少两个移位寄存单元ASG，且各移位寄存单元ASG的信号输出端依次输出扫描信号的使能电平，例如每个移位寄存单元组10可包括三个移位寄存单元ASGi-1、ASGi和ASGi+1，且移位寄存单元ASGi-1、ASGi和ASGi+1依次输出扫描信号的使能电平。
每个移位寄存单元ASG可以包括信号输入端FW、扫描控制端Gn-1、第一电平端VGL、时钟信号端CK、信号输出端Gout、输入模块101、输出模块103、下拉模块102和下拉控制模块104；在同一移位寄存单元ASG中，输入模块101分别与信号输入端FW、扫描控制端Gn-1和输出模块103电连接，且输入模块101与输出模块103电连接于第一节点P；输出模块103还分别与信号输出端Gout和时钟信号端CK电连接；下拉模块104分别与第一节点P、所述第一电平端VGL、信号输出端Gout和下拉控制模块102电连接，且下拉模块104与下拉控制模块102电连接于第二节点Q；下拉控制模块102用于根据信号输入端FW的输入信号Fw控制第二节点Q的电位；下拉模块104用于根据第二节点Q的电位，控制第一电平端VGL的第一电平信号Vgl传输至第一节点P和信号输出端Gout；输入模块101用于根据扫描控制端Gn-1的扫描控制信号Goutn-1，控制信号输入端FW的输入信号Fw传输至第一节点P；输出模块103用于根据第一节点P的电位控制时钟信号端CK的时钟信号Ck传输至信号输出端Gout。
具体的，当下拉控制模块102将信号输入端FW的输入信号Fw传输至第二节点Q时，该第二节点Q的电位会控制下拉模块104将第一电平端VGL的第一电平信号Vgl传输至第一节点P和信号输出端GOUT，此时第一节点P的电位无法控制输出模块103导通，时钟信号端CK的时钟信号Ck无法传输至信号输出端Gout，使得移位寄存单元ASG能够将第一电平信号Vgl作为输出信号；而当扫描控制端Gn-1的扫描控制信号Goutn-1控制输入模块101导通时，信号输入端FW的输入信号Fw能够通过输入模块101传输至第一节点P，使得第一节点P的电位能够控制输出模块103导通，时钟信号端CK的时钟信号Ck能够通过输出模块103传输至信号输出端Gout，使得移位寄存单元ASG能够将时钟信号Ck作为输出信号；如此，移位寄存单元ASG的输出信号与第一电平信号Vgl和时钟信号Ck相关。
当将移位寄存电路100应用于显示面板中时，移位寄存电路的各移位寄存单元ASG的信号输出端Gout会与显示面板的各扫描信号线20一一对应电连接，各移位寄存单元ASG的信号输出端Gout应依次输出扫描信号Goutn的使能电平至各条扫描信号线20，以控制显示面板中显示单元的晶体管逐行导通。
其中，当显示单元中的晶体管为N型晶体管时，移位寄存单元ASG的信号输出端Gout输出的扫描信号Goutn的使能电平为高电平，而当显示单元中的晶体管为P型晶体管时，移位寄存单元ASG的信号输出端Gout输出的扫描信号Goutn的使能电平为低电平。为便于描述，本发明实施例均以扫描信号的使能电平为高电平为例，对本发明实施例的技术方案进行示例性的说明。
继续参考图2和3所示，各移位寄存单元组10中，前一级移位寄存单元组(11)中各移位寄存单元ASG的信号输出端Gout与后一级移位寄存单元组(12)中各移位寄存单元ASG的扫描控制端Gn-1电连接；后一级移位寄存单元组(12)中各移位寄存单元ASG输出的扫描信号(Gout4、Gout5、Gout6)的使能电平位于前一级移位寄存单元组(12)中各移位寄存单元ASG输出的扫描信号(Gout1、Gout2、Gout3)的使能电平之后。
示例性的，图4是本发明实施例提供的一种移位寄存电路的驱动时序图，结合参考图2、图3和图4，以移位寄存电路100包括M个移位寄存单元组10和N个移位寄存单元，且每个移位寄存单元组包括3个移位寄存单元ASG为例。第一级移位寄存单元组11的各移位寄存单元ASG1、ASG2和ASG3的扫描控制端Gn-1分别接收不同的启动信号Stv1、Stv2和Stv3，第一级移位寄存单元组11的各移位寄存单元ASG1、ASG2和ASG3的信号输出端Gout与第二级移位寄存单元组12的各级移位寄存单元ASG4、ASG5和ASG6的扫描控制端Gn-1一一对应电连接，即移位寄存单元ASG1的信号输出端Gout与移位寄存单元ASG4的扫描控制端Gn-1电连接，移位寄存单元ASG2的信号输出端Gout与移位寄存单元ASG5的扫描控制端Gn-1电连接，移位寄存单元ASG3的信号输出端Gout与移位寄存单元ASG6的扫描控制端Gn-1电连接；以此类推，第M-1级移位寄存单元组1M-1的各移位寄存单元ASGN-5、ASG N-4和ASG N-3的信号输出端Gout与第M级移位寄存单元组1M的各级移位寄存单元ASG N-2、ASG N-1和ASG N的扫描控制端Gn-1一一对应电连接，即移位寄存单元ASG N-5的信号输出端Gout与移位寄存单元ASGN-2的扫描控制端Gn-1电连接，移位寄存单元ASGN-4的信号输出端Gout与移位寄存单元ASGN-1的扫描控制端Gn-1电连接，移位寄存单元ASGN-3的信号输出端Gout与移位寄存单元ASGN的扫描控制端Gn-1电连接；此时，在各启动信号Stv1、Stv2和Stv3的控制下，第一级移位寄存单元组11的各移位寄存单元ASG1、ASG2和ASG3的信号输出端Gout依次输出扫描信号的使能电平；在第一级移位寄存单元组11中的各移位寄存单元ASG1、ASG2和ASG3输出扫描信号的使能电平之后，在第一级移位寄存单元组11的各移位寄存单元ASG1、ASG2和ASG3的信号输出端Gout输出的扫描信号的控制下，第二级移位寄存单元组12的各移位寄存单元ASG4、ASG5和ASG6能够分别输出扫描信号的使能电平；依次类推，在第M-1级移位寄存单元组1M-1中的各移位寄存单元ASGN-5、ASGN-4和ASGN-3输出扫描信号的使能电平之后，在第M-1级移位寄存单元组1M-1中的各移位寄存单元ASGN-5、ASGN-4和ASGN-3的信号输出端Gout输出的扫描信号的控制下，第M级移位寄存单元组1M中的各移位寄存单元ASGN-2、ASGN-1和ASGN能够分别输出扫描信号的使能电平。如此，移位寄存电路100的各移位寄存单元ASG能够依次输出扫描信号的使能电平。
相应的，在将移位寄存电路100设置于显示面板的非显示区时，若移位寄存电路100包括3*M个移位寄存单元ASG，且每个移位寄存单元ASG均包括信号输入端FW、扫描控制端Gn-1、第一电平端VGL、时钟信号端CK、信号输出端Gout、输入模块101、输出模块103、下拉模块102和下拉控制模块104，则需要在显示面板的非显示区设置有3*M个信号输入端FW、3*M个扫描控制端Gn-1、3*M个第一电平端VGL、3*M个时钟信号端CK、3*M个信号输出端Gout、3*M个输入模块101、3*M个输出模块103、3*M个下拉模块102以及3*M个下拉控制模块104，这将导致移位寄存电路100具有较大的尺寸，使得移位寄存电路100在显示面板的非显示区占据较大的面积，从而不利于显示面板的窄边框。
继续参考图3，由于移位寄存单元ASG中，输出模块103在第一节点P的电位控制下，才能控制时钟信号端CK的时钟信号传输至其信号输出端Gout；而在输入模块101将信号输入端FW的输入信号Fw或者下拉模块104将第一电平端VGL的第一电平信号Vgl传输至第一节点P时，才能使第一节点P的电位发生变化；因此，同一移位寄存单元组10中，其中一个移位寄存单元ASGi-1的下拉控制模块102可复用为其它各移位寄存单元ASG(ASGi和ASGi+1)的下拉控制模块102。此时，移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104均与移位寄存单元ASGi-1的下拉控制模块102电连接于第二节点Q。如此，在移位寄存单元ASGi-1的下拉控制模块102将信号输入端FW的输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q时，能够同时控制各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104将第一电平端VGL的第一电平信号Vgl传输至各自的第一节点P，而在各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉控制模块102停止向各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q提供输入信号Fw时，各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q将无法控制各自的下拉模块104传输第一电平信号Vgl至各自的第一节点P，使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P保持为第一电平信号Vgl，直至各移位寄存单元ASGi-1、ASGi和ASGi+1的扫描控制端Gn-1的扫描控制信号Goutn-1控制各自的输入模块101将其输入信号端FW的输入信号传输至其第一节点P时，才能够改变各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P的电位，从而在同一移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1复用同一下拉控制模块102时，只要控制同一移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1的输入模块101依次传输各自输入信号端FW的输入信号Fw，即可确保同一移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P的电位能够依次控制其各自的输出模块103依次传输时钟信号端CK的时钟信号Ck，进而同一移位寄存单元组10中，移位寄存单元ASGi-1输出的扫描信号Gouti-1、移位寄存单元ASGi输出的扫描信号Gouti和移位寄存单元ASGi+1输出的扫描信号Gouti+1的使能电平依次移位。其中，i为2、5、…、N-4、N-2，N和M均为正整数。
本发明实施例，在能够确保移位寄存电路的各移位寄存单元依次输出扫描信号的使能电平的前提下，通过将同一移位寄存单元组中的其中一个移位寄存单元的下拉控制模块复用为其它各移位寄存单元的下拉控制模块，使得每个移位寄存单元组仅需要设置一个下拉控制模块，相较于现有技术中每个移位寄存单元都设置有下拉控制模块的情况，能够减少移位寄存电路中所设置的下拉控制模块的数量，从而简化移位寄存电路的结构，减小移位寄存电路的尺寸，以在将具有较小尺寸的移位寄存电路应用于显示面板中时，有利于显示面板的窄边框，提高显示面板的屏占比。
需要说明的是，图2和图3仅为本发明实施例示例性的附图，图2和图3中仅示例性的示出了每个移位寄存单元组10包括三个移位寄存单元ASG，而在本发明实施例中，每个移位寄存单元组10中可以包括两个(如图5)或两个以上移位寄存单元ASG，在能够实现本发明实施例的核心发明点的前提下，本发明实施例对每个移位寄存单元组10中所设置的移位寄存单元ASG的数量不做具体限定。为便于描述，本发明实施例均以每个移位寄存单元组包括三个移位寄存单元为例，对本发明实施例的技术方案进行示例性的说明。
需要说明的是，图3示意了在同一移位寄存单元组10中，下拉控制模块102位于移位寄存单元ASGi-1中，可选的，下拉控制模块102可以位于同一移位寄存单元组10中的其他移位寄存单元中，如移位寄存单元ASGi或移位寄存单元ASGi+1，在满足各模块的连接方式下，本领域技术人员可以根据实际需求可任意设置下拉控制模块102的位置。
可选的，继续参考图2和图4，在一时钟周期T内，同一移位寄存单元组10中，各移位寄存单元ASG的时钟信号端CK的时钟信号Ck的使能电平依次移位。此时，同一移位寄存单元组10中的各移位寄存单元ASG的时钟信号端分别接收不同的时钟信号，且奇数级的移位寄存单元组10的各移位寄存单元ASG的时钟信号端接收的时钟信号与偶数级的移位寄存单元组10的各移位寄存单元ASG的时钟信号端接收的时钟信号不同。
示例性的，以每个移位寄存单元组10包括三个移位寄存单元ASG，且移位寄存电路中的移位寄存单元组的数量M为偶数为例，奇数级的移位寄存单元组11(1M-1)中，移位寄存单元ASG1(ASGN-5)的时钟信号端CK接收时钟信号Ck1，移位寄存单元ASG2(ASGN-4)的时钟信号端CK接收时钟信号Ck2，以及移位寄存单元ASG3(ASGN-3)的时钟信号端CK接收时钟信号Ck3，且时钟信号Ck1、Ck2和Ck3的使能电平依次移位；偶数级的移位寄存单元组12(1M)中，移位寄存单元ASG4(ASGN-2)的时钟信号端CK接收时钟信号Ck1'，移位寄存单元ASG5(ASGN-1)的时钟信号端CK接收时钟信号Ck2'，以及移位寄存单元ASG6(ASGN)的时钟信号端CK接收时钟信号Ck3'，且时钟信号Ck1'、Ck2'和Ck3'的使能电平依次移位。其中，一时钟周期是指从时钟信号Ck1的一个脉冲信号的开始时刻到该时钟信号Ck1的下一脉冲信号的开始时刻的时间段，且在一时钟周期内时钟信号Ck1、Ck2、Ck3、Ck1'、Ck2'和Ck3'的使能电平依次移位，以能够确保移位寄存电路100中的各移位寄存单元ASG(ASG1、ASG2、ASG3、ASG4、ASG5、ASG6、…、ASGN-5、ASGN-4、ASGN-3、ASGN-2、ASGN-1、ASGN)输出的扫描信号(Gout1、Gout2、Gout3、Gout4、Gout5、Gout6、…、GoutN-5、GoutN-4、GoutN-3、GoutN-2、GoutN-1、GoutN)的使能电平能够依次移位。
结合参考图3和图4，以奇数级的移位寄存单元组10为例，当第一电平端VGL的第一电平信号Vgl为非使能电平时，各移位寄存单元ASG的信号输出端Gout输出的扫描信号的使能电平由其时钟信号端CK的时钟信号Ck决定。由于同一移位寄存单元组10的其中一个移位寄存单元ASGi-1的下拉控制模块102复用为其它移位寄存单元ASGi和ASGi+1的下拉控制模块102，使得移位寄存单元ASGi-1的下拉控制模块102能够同时控制移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q的电位，从而能够控制各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104是否传输第一电平端VGL的第一电平信号Vgl至其各自的第一节点P；因此，可在移位寄存单元组10的各移位寄存单元ASGi-1、ASGi和ASGi+1输出扫描信号的使能电平之前，可控制移位寄存单元ASGi-1的下拉控制模块102将信号输入端FW的输入信号Fw分别传输至移位寄存单元ASGi-1的第二节点Q、移位寄存单元ASGi的第二节点Q和移位寄存单元ASGi+1的第二节点Q，使得移位寄存单元ASGi-1的第二节点Q控制该移位寄存单元的下拉模块104将第一电平信号Vgl传输至其第一节点P1，移位寄存单元ASGi的第二节点Q控制该移位寄存单元的下拉模块104将第一电平信号Vgl传输至其第一节点P2，以及移位寄存单元ASGi+1的第二节点Q控制该移位寄存单元的下拉模块104将第一电平信号Vgl传输至其第一节点P3，各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P1、P2和P3均为非使能电平；而在移位寄存单元ASGi-1的扫描控制端Gn-1接收到的扫描控制信号足以控制其输入模块101导通时，其下拉控制模块102不再控制信号输入端FW的输入信号Fw传输至第二节点Q，使得各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104不再传输第一电平信号Vgl至各自的第一节点P；此时，移位寄存单元ASGi-1的输入模块101将其信号输入端FW的输入信号Fw传输至其第一节点P1，以对其第一节点P1进行充电，且因其它移位寄存单元ASGi和ASGi+1的输入模块101还未对其各自的第一节点P2和P3进行充电，使得其它移位寄存单元ASGi和ASGi+1的第一节点P2和P3保持为非使能电平；在移位寄存单元ASGi-1的输入模块101完成对其第一节点P1的充电完成后，该移位寄存单元ASGi-1的输出模块103会将其时钟信号端CK的时钟信号Ck1的使能电平传输至其信号输出端Gout，使得移位寄存单元ASGi-1的信号输出端Gout输出扫描信号Gouti-1的使能电平；此时，移位寄存单元ASGi的扫描控制端Gn-1的扫描控制信号能够控制其输入模块101导通，使得该移位寄存单元ASGi的输入模块101将其信号输入端FW的输入信号Fw传输至其第一节点P2，以对其第一节点P2进行充电，而移位寄存单元ASGi+1的第一节点P3仍保持为非使能电平；在完成对第一节点P2的充电时，移位寄存单元ASGi-1的时钟信号端CK的时钟信号Ck1变为非使能电平，移位寄存单元ASGi的时钟信号端CK的时钟信号Ck2变为使能电平，使得移位寄存单元ASGi的输出模块103将其时钟信号端CK的时钟信号Ck1的使能电平传输至其信号输出端Gout，移位寄存单元ASGi的信号输出端Gout输出扫描信号Gouti的使能电平；此时，移位寄存单元ASGi+1的扫描控制端Gn-1的扫描控制信号能够控制其输入模块101导通，使得该移位寄存单元ASGi+1的输入模块101将其信号输入端FW的输入信号Fw传输至其第一节点P3，以对其第一节点P3进行充电；在完成对第一节点P3的充电时，移位寄存单元ASGi-1和ASGi的时钟信号端CK的时钟信号Ck1和Ck2均为非使能电平，移位寄存单元ASGi+1的时钟信号端CK的时钟信号Ck3变为使能电平，使得移位寄存单元ASGi+1的输出模块103将其时钟信号端CK的时钟信号Ck3的使能电平传输至其信号输出端Gout，移位寄存单元ASGi+1的信号输出端Gout输出扫描信号Gouti+1的使能电平。
如此，在一时钟周期T内，通过使同一移位寄存单元组10中各移位寄存单元ASG的时钟信号端CK接收的时钟信号Ck(Ck1、Ck2、Ck3、Ck1'、Ck2'、Ck3')的使能电平依次移位，以在同一移位寄存单元组10中各移位寄存单元ASG共用下拉控制模块102时，能够确保同一移位寄存单元组10中各移位寄存寄存单元ASG依次输出扫描信号的使能电平，从而在减小移位寄存电路100的尺寸的前提下，能够确保移位寄存电路100中各移位寄存单元ASG输出的扫描信号的准确性。
可以理解的是，偶数级的移位寄存单元组中各移位寄存单元的工作原理与奇数级的移位寄存单元组中各移位寄存单元的工作原理类似，相同之处可参考上述对奇数级的移位寄存单元组中各移位寄存单元的工作原理的描述。为便于描述，在没有特殊说明的前提下，以下对移位寄存单元组的工作原理进行描述时，均是指奇数级的移位寄存单元组，即以下均以奇数级移位寄存单元组的工作原理为例，对本发明实施例的技术方案进行示例性的说明。
可选的，图6是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图6所示，在移位寄存单元组10中，至少一个移位寄存单元ASG还包括上拉控制模块105；在移位寄存单元ASG中，上拉控制模块105分别与第一节点P、第一电平端VGL和下拉控制模块102电连接，且上拉控制模块105与下拉控制模块102电连接于第三节点A；上拉控制模块105用于根据第一节点P的电位，控制第一电平端VGL的第一电平信号Vgl传输至第三节点A；下拉控制模块102还用于根据第三节点A的电位，控制信号输入端FW的扫描控制信号Fw传输至第二节点Q。
示例性的，以移位寄存单元组10中的移位寄存单元ASGi-1设置有上拉控制模块105为例。在移位寄存单元ASGi-1的输入模块101将输入信号端FW的输入信号Fw传输至其第一节点P1时，能够控制上拉控制模块105将第一电平端VGL的第一电平信号Vgl传输至第三节点A，以控制下拉控制模块102停止将信号输入端FW的输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q，确保第二节点Q的电位不会控制各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104将第一电平端VGL的第一电平信号Vgl传输至其各自的第一节点P，以保证各移位寄存单元ASGi-1、ASGi和ASGi+1的输入模块101能够在其各自的充电阶段将信号输入端FW的输入信号Fw传输至其各自第一节点P(P1、P2和P3)，确保各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P(P1、P2和P3)处的电位的准确性，从而能够确保各移位寄存单元ASGi-1、ASGi和ASGi+1的信号输出端Gout输出的扫描信号的准确性。
可选的，图7是本发明实施例提供的一种移位寄存单元组的具体电路结构示意图，如图7所示，上拉控制模块105可以包括第四晶体管T4；在移位寄存单元ASGi中，第四晶体管T4的栅极与第一节点P1电连接，第四晶体管T4的第一极与第一电平端VGL电连接，第四晶体管T4的第二极电连接于第三节点A。此时，第一节点P1的电位能够控制第四晶体管T4导通或关闭，在第一节点P1的电位控制第四晶体管T4导通时，该第四晶体管T4能够将第一电平端VGL的第一电平信号Vgl传输至第三节点A，以使得第三节点A的电位控制下拉控制模块102停止传输信号输入端FW的输入信号Fw至第二节点Q；而在第一节点P1的电位控制第四晶体管T4关闭时，该第四晶体管T4能够无法将第一电平端VGL的第一电平信号Vgl传输至第三节点A，以使得下拉控制模块102持续传输信号输入端FW的输入信号Fw至第二节点Q。
可以理解的是，第四晶体管T4可以为N型晶体管，也可以为P型晶体管；当第四晶体管T4为N型晶体管时，第四晶体管T4能够在第一节点P处的高电平的控制下导通；而当第四晶体管T4为P型晶体管时，第四晶体管T4能够在第一节点P出的低电平的控制下导通；如此，第四晶体管T4为N型晶体管时，信号输入端FW的输入信号Fw为高电平，以使得输入模块101将信号输入端FW的输入信号Fw传输至第一节点P时，能够控制第四晶体管T4导通，使得第四晶体管T4将第一电平端VGL的第一电平信号Vgl传输至第三节点A；同样的，在第四晶体管T4为P型晶体管时，信号输入端FW的输入信号Fw为低电平，以使得输入模块101将信号输入端FW的输入信号Fw传输至第一节点P时，能够控制第四晶体管T4导通，使得第四晶体管T4将第一电平端VGL的第一电平信号Vgl传输至第三节点A。
如此，通过在同一移位寄存单元组中的一个移位寄存单元中设置上拉控制模块，而其它移位寄存单元中未设置上拉控制模块，相较于移位寄存电路中所有移位寄存单元中均设置上拉控制模块的情况，能够减少移位寄存电路中所设置的上拉控制模块的数量，从而有利于进一步减小移位寄存电路的尺寸。
需要说明的是，图6和图7仅为本发明实施例示例性的附图，图6和图7中仅示例性的示出了每个移位寄存单元组的其中一个移位寄存单元中设置有上拉控制模块，其它移位寄存单元中未设置有上拉控制模块；而在本发明实施例中，移位寄存单元组中上拉控制模块的数量可以小于或等于其移位寄存单元的数量。
可选的，图8是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图8所示，移位寄存单元组10中的所有移位寄存单元ASG均包括上拉控制模块105。
具体的，在移位寄存单元ASGi-1的输入模块101将输入信号端FW的输入信号Fw传输至其第一节点P1时，能够控制该移位寄存单元ASGi-1的上拉控制模块105将其第一电平端VGL的第一电平信号Vgl传输至第三节点A，以控制该移位寄存单元ASGi-1的下拉控制模块102停止将信号输入端FW的输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q；而在移位寄存单元ASGi的输入模块101将输入信号端FW的输入信号Fw传输至其第一节点P2时，能够控制该移位寄存单元ASGi的上拉控制模块105将其第一电平端VGL的第一电平信号Vgl传输至第三节点A，以控制移位寄存单元ASGi-1的下拉控制模块102停止将信号输入端FW的输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q；同样的，在移位寄存单元ASGi+1的输入模块101将输入信号端FW的输入信号Fw传输至其第一节点P3时，能够控制该移位寄存单元ASGi+1的上拉控制模块105将其第一电平端VGL的第一电平信号Vgl传输至第三节点A，以控制移位寄存单元ASGi-1的下拉控制模块102停止将信号输入端FW的输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q；如此，同一移位寄存单元组10的每个移位寄存单元ASG可单独对与其第二节点Q共同连接的下拉控制模块102进行控制，以进一步确保第二节点Q的电位的稳定性，使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P电位能够钳制其第二节点Q的电位，保证各移位寄存单元ASGi-1、ASGi和ASGi+1的输入模块101能够在其各自的充电阶段将信号输入端FW的输入信号Fw准确地传输至其各自第一节点P(P1、P2和P3)，从而能够提高各移位寄存单元ASGi-1、ASGi和ASGi+1的信号输出端Gout输出的扫描信号的准确性。
示例性的，图9是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图9所示，同一移位寄存单元组10中的每个移位寄存单元ASG(ASGi-1、ASGi、ASGi+1)中均包括上拉控制模块105，每个上拉控制模块105包括一第四晶体管T4，以使得各移位寄存单元组10中的各移位寄存单元ASG(ASGi-1、ASGi、ASGi+1)的第四晶体管T4能够在其各自的第一节点P(P1、P2、P3)节点的电位的控制下，传输第一电平端VGL的第一电平信号Vgl，从而能够在每个移位寄存单元ASG(ASGi-1、ASGi、ASGi+1)的输入模块101对其第一节点P(P1、P2、P3)进行充电时，都能够使第三节点A的电位不会控制下拉控制模块102将信号输入端FW的输入信号Fw传输至第二节点Q，确保第二节点Q的电位不会控制各移位寄存单元ASG(ASGi-1、ASGi、ASGi+1)的下拉模块104传输第一电平端VGL的第一电平信号Vgl至其各自的第一节点P(P1、P2、P3)，以提高第一节点P(P1、P2、P3)的电位的准确性，进而提高各移位寄存单元ASG(ASGi-1、ASGi、ASGi+1)的信号输出端Gout输出的扫描信号的准确性。
可以理解的是，当同一移位寄存单元组中的一个移位寄存单元中设置有上拉控制模块(如图6和7)时，能够减少该移位寄存单元组中所设置的上拉控制模块的数量，即能够减少该移位寄存电路中所设置的上拉控制模块的数量，从而有利于减小移位寄存电路的尺寸；而当同一移位寄存单元组中各个移位寄存单元中均设置有上拉控制模块(如图8和9)时，能够提高其对下拉控制模块的控制的准确性，因此本发明的各个实施例均具有其独特的有益效果。为便于描述，本发明实施例均以同一移位寄存单元组中仅包括一个设置有上拉控制模块的移位寄存单元为例，对本发明实施例的技术方案进行示例性的说明。
需要说明的是，上述仅示例性地对移位寄存单元中上拉控制模块的结构进行了示例性的说明，即上拉控制模块由第四晶体管组成，而在本发明实施例中移位寄存单元中的其它模块的也可以由有源和/或无源器件组件，有源器件可以包括晶体管等三端控制器件，无源器件可以包括电阻、电容和电感等。
可选的，继续参考图7，下拉控制模块102包括第一晶体管T1和第二晶体管T2；同一移位寄存单元ASGi-1中，第一晶体管T1的栅极和第一极均与信号输入端FW电连接，第一晶体管T1的第二极与第二晶体管T2的栅极电连接于第三节点A；第二晶体管T2的第一极与信号输入端FW电连接，第二晶体管T2的第二极电连接于第二节点Q。
相应的，输入模块101可以包括第五晶体管T5，输出模块103可以包括第六晶体管T6，下拉模块104可以包括第七晶体管T7和第八晶体管T8。同一移位寄存单元ASG中，第五晶体管T5的栅极与扫描控制端电连接，第五晶体管T5的第一极与信号输入端FW电连接，第五晶体管T5的第二极电连接于第一节点P；第六晶体管T6的栅极与第一节点P电连接，第六晶体管T6的第一极与时钟信号端CK，第六晶体管T6的第二极与信号输出端Gout电连接；第七晶体管T7的栅极和第八晶体管T8的栅极均与第二节点Q电连接，第七晶体管T7的第一极和第八晶体管T8的第一极均与第一电平端VGL，第七晶体管T7的第二极与第一节点P电连接，第八晶体管T8的第二极与信号输出端Gout电连接。
示例性的，以移位寄存单元中的各晶体管均为N型晶体管为例，图10是本发明实施例提供的一种移位寄存单元组的驱动时序图。结合参考图7和图10，每个移位寄存单元组10的工作原理如下：
在t0阶段，移位寄存单元ASGi-1的扫描控制端Gn-1接收到的扫描控制信号Gouti-4、移位寄存单元ASGi的扫描控制端Gn-1接收到的扫描控制信号Gouti-3、以及移位寄存单元ASGi+1的扫描控制端Gn-1接收到的扫描控制信号Gouti-2均为低电平，使得移位寄存单元ASGi-1、ASGi和ASGi+1中的第五晶体管T5均处于关闭状态；信号输入端FW的输入信号Fw控制移位寄存单元ASGi-1中的第一晶体管T1导通，第一晶体管T1将输入信号Fw传输至第三节点A，该第三节点A的电位控制第二晶体管T2导通，使得第二晶体管T2将输入信号Fw传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q，该第二节点Q的电位能够控制移位寄存单元ASGi-1的第七晶体管T7和第八晶体管T8、移位寄存单元ASGi的第七晶体管T7和第八晶体管T8导通、以及移位寄存单元ASGi+1的第七晶体管T7和第八晶体管T8导通；此时，移位寄存单元ASGi-1的第七晶体管T7将第一电平端VGL的第一电平信号Vgl传输至其第一节点P1，移位寄存单元ASGi-1的第八晶体管T8将第一电平端VGL的第一电平信号Vgl传输至其信号输出端Gout，移位寄存单元ASGi-1输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的第七晶体管T7将第一电平端VGL的第一电平信号Vgl传输至其第一节点P2，移位寄存单元ASGi的第八晶体管T8将第一电平端VGL的第一电平信号Vgl传输至其信号输出端Gout，移位寄存单元ASGi输出扫描信号Gouti的非使能电平；移位寄存单元ASGi+1的第七晶体管T7将第一电平端VGL的第一电平信号Vgl传输至其第一节点P3，移位寄存单元ASGi+1的第八晶体管T8将第一电平端VGL的第一电平信号Vgl传输至其信号输出端Gout，移位寄存单元ASGi+1输出扫描信号Gouti+1的非使能电平。
在t1阶段，移位寄存单元ASGi-1的扫描控制端Gn-1接收到的扫描控制信号Gouti-4变为高电平，而其它移位寄存单元ASGi的扫描控制端Gn-1接收到的扫描控制信号Gouti-3以及移位寄存单元ASGi+1的扫描控制端Gn-1接收到的扫描控制信号Gouti-2保持为低电平；移位寄存单元ASGi-1的第五晶体管T5导通，以将信号输入端FW的输入信号传输至第一节点P1，对第一节点P1进行充电，在第一节点P1的电位足以控制第四晶体管T4和第六晶体管T6导通，第四晶体管T4将第一电平信号Vgl传输至第三节点A，使得第三节点A的电位控制第二晶体管T2关闭，第二晶体管T2无法传输输入信号至第二节点Q，同时，第二节点Q的电位无法控制各移位寄存单元ASGi-1、ASGi和ASGi+1中的第七晶体管T7和第八晶体管T8继续导通，第一电平端VGL的第一电平信号Vgl无法传输至各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P(P1、P2和P3)，移位寄存单元ASGi的第一节点P2和移位寄存单元ASGi+1的第一节点P3保持为t0阶段的低电平；同时，因移位寄存单元ASGi-1的第一节点P1的电位控制第六晶体管T6导通，使得移位寄存单元ASGi-1的第六晶体管T6将时钟信号端CK的时钟信号Ck1传输至其信号输出端Gout，移位寄存单元ASGi-1输出的扫描信号Gouti-1为时钟信号Ck1的低电平，移位寄存单元ASGi-1保持输出扫描信号Gouti-1的非使能；而其它移位寄存单元ASGi和ASGi+1的第一节点P(P2和P3)无法控制其各自的第六晶体管T6导通，使得移位寄存单元ASGi和ASGi+1保持输出扫描信号(Gouti和Gouti+1)的非使能电平。
在t2阶段，移位寄存单元ASGi-1的扫描控制端Gn-1的扫描控制信号Gouti-4变为低电平，移位寄存单元ASGi-1的时钟信号端CK的时钟信号Ck1保持为低电平，因没有向移位寄存单元ASGi-1的第一节点P1写入其它电位，使得该第一节点P1保持为高电平，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout，因时钟信号Ck1为低电平，使得移位寄存单元ASGi-1的信号输出端Gout保持输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的扫描控制端Gn-1的扫描控制信号Gouti-3变为高电平，使得移位寄存单元ASGi的第五晶体管T5导通，该第五晶体管T5将信号输入端FW的输入信号传输至其第一节点P2，使得第一节点P2变为高电平，移位寄存单元ASGi的第六晶体管T6导通，该第六晶体管T6将其时钟信号端CK的时钟信号Ck2传输至其信号输出端Gout，使得移位寄存单元ASGi的信号输出端Gout输出的扫描信号Gouti为时钟信号Ck2的低电平，即移位寄存单元ASGi的信号输出端Gout输出的扫描信号Gouti保持为非使能电平；移位寄存单元ASGi+1的扫描控制端Gn-1的扫描控制信号Gouti-2保持为低电平，使得移位寄存单元ASGi+1的第一节点P3的电位保持为低电平，其第六晶体管T6保持关闭状态，移位寄存单元ASGi+1的信号输出端Gout输出的扫描信号Gouti+1保持为非使能电平。
在t3阶段，移位寄存单元ASGi-1的第一节点P1保持为高电平，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout，时钟信号CK1保持为低电平，使得移位寄存单元ASGi-1的信号输出端Gout保持输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的扫描控制端Gn-1的扫描控制信号Gouti-3变为低电平，使得移位寄存单元ASGi的第五晶体管T5关闭，因没有向移位寄存单元ASGi的第一节点P2写入其它电位，使得第一节点P2保持为高电平，移位寄存单元ASGi的第六晶体管T6保持导通，该第六晶体管T6继续将其时钟信号端CK的时钟信号Ck2传输至其信号输出端Gout，因时钟信号Ck2保持为低电平，使得移位寄存单元ASGi的信号输出端Gout输出的扫描信号Gouti保持为非使能电平；移位寄存单元ASGi+1的扫描控制端Gn-1的扫描控制信号Gouti-2变为高电平，使得移位寄存单元ASGi+1的第五晶体管T5导通，该第五晶体管T5将信号输入端FW的输入信号传输至其第一节点P3，使得第一节点P3变为高电平，移位寄存单元ASGi+1的第六晶体管T6导通，该第六晶体管T6将其时钟信号端CK的时钟信号Ck3传输至其信号输出端Gout，使得移位寄存单元ASGi+1的信号输出端Gout输出的扫描信号Gouti为时钟信号Ck3的低电平，即移位寄存单元ASGi+1的信号输出端Gout输出的扫描信号Gouti保持为非使能电平。
在t4阶段，移位寄存单元ASGi-1的第一节点P1保持为高电平，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout；此时，时钟信号Ck1变为高电平，使得移位寄存单元ASGi-1的信号输出端Gout输出扫描信号Gouti-1的使能电平；移位寄存单元ASGi的第一节点P2保持为高电平，移位寄存单元ASGi的第六晶体管T6保持传输时钟信号Ck2至其信号输出端Gout，且因时钟信号Ck2保持为低电平，移位寄存单元ASGi的信号输出端Gout保持输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi+1的第一节点P3保持为高电平，移位寄存单元ASGi+1的第六晶体管T6保持传输时钟信号Ck3至其信号输出端Gout，且因时钟信号Ck3保持为低电平，移位寄存单元ASGi+1的信号输出端Gout保持输出扫描信号Gouti+1的非使能电平。
在t5阶段，移位寄存单元ASGi-1的第一节点P1保持为高电平，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout，且因时钟信号Ck1变为低电平，使得移位寄存单元ASGi-1的信号输出端Gout输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的第一节点P2保持为高电平，移位寄存单元ASGi的第六晶体管T6保持传输时钟信号Ck2至其信号输出端Gout，且因时钟信号Ck2变为高电平，移位寄存单元ASGi的信号输出端Gout输出扫描信号Gouti-1的使能电平；移位寄存单元ASGi+1的第一节点P3保持为高电平，移位寄存单元ASGi+1的第六晶体管T6保持传输时钟信号Ck3至其信号输出端Gout，且因时钟信号Ck3保持为低电平，移位寄存单元ASGi+1的信号输出端Gout保持输出扫描信号Gouti+1的非使能电平。
在t6阶段，移位寄存单元ASGi-1的第一节点P1保持为高电平，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout，且因时钟信号Ck1保持为低电平，使得移位寄存单元ASGi-1的信号输出端Gout输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的第一节点P2保持为高电平，移位寄存单元ASGi的第六晶体管T6保持传输时钟信号Ck2至其信号输出端Gout，且因时钟信号Ck2变为低电平，移位寄存单元ASGi的信号输出端Gout输出扫描信号Gouti-1的使能电平；移位寄存单元ASGi+1的第一节点P3保持为高电平，移位寄存单元ASGi+1的第六晶体管T6保持传输时钟信号Ck3至其信号输出端Gout，且因时钟信号Ck3变为高电平，移位寄存单元ASGi+1的信号输出端Gout输出扫描信号Gouti+1的使能电平。
在t7阶段，移位寄存单元ASGi-1的第一节点P1保持为高电平、，移位寄存单元ASGi-1的第六晶体管T6保持传输时钟信号Ck1至其信号输出端Gout，且因时钟信号Ck1保持为低电平，使得移位寄存单元ASGi-1的信号输出端Gout输出扫描信号Gouti-1的非使能电平；移位寄存单元ASGi的第一节点P2保持为高电平，移位寄存单元ASGi的第六晶体管T6保持传输时钟信号Ck2至其信号输出端Gout，且因时钟信号Ck2保持为低电平，移位寄存单元ASGi的信号输出端Gout输出扫描信号Gouti-1的使能电平；移位寄存单元ASGi+1的第一节点P3保持为高电平，移位寄存单元ASGi+1的第六晶体管T6保持传输时钟信号Ck3至其信号输出端Gout，且因时钟信号Ck3变为低电平，移位寄存单元ASGi+1的信号输出端Gout输出扫描信号Gouti+1的非使能电平。
如此，同一移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1能够输出扫描信号(Gouti-1、Gouti和Gouti+1)的使能电平依次移位，且该级移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1输出的扫描信号(Gouti-1、Gouti和Gouti+1)的使能电平在其上一级移位寄存单元组中各移位寄存单元输出的扫描信号(Gouti-4、Gouti-3和Gouti-2)的使能电平之后，以及该级移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1能够输出的扫描信号(Gouti-1、Gouti和Gouti+1)的使能电平在其下一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平之前。
可选的，图11是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图11所示，同一移位寄存单元组10的至少一个移位寄存单元ASG还包括上拉模块107；在移位寄存单元ASG中，上拉模块107分别与第一电平端VGL、第一节点P和第二节点Q电连接；上拉模块107用于根据第一节点P的电位，控制第一电平端VGL的第一电平信号Vgl传输至第二节点Q。
具体的，以每个移位寄存单元组中的所有移位寄存单元均设置有上拉模块为例。同一移位寄存单元组10中，当移位寄存单元ASGi-1的输入模块101向其第一节点P1进行充电时，该移位寄存单元ASGi-1的第一节点P1的电位会控制上拉模块107将其第一电平端VGL的第一电平信号Vgl传输至第二节点Q，以使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q不会控制其下拉模块104传输第一电平端VGL的第一电平信号Vgl至其各自的第一节点P(P1、P2和P3)；同样的，当移位寄存单元ASGi的输入模块101向其第一节点P2进行充电时，该移位寄存单元ASGi的第一节点P2的电位会控制其上拉模块107将其第一电平端VGL的第一电平信号Vgl传输至第二节点Q，以使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q不会控制其下拉模块104传输第一电平端VGL的第一电平信号Vgl至其各自的第一节点P(P1、P2和P3)；以及，当移位寄存单元ASGi11的输入模块101向其第一节点P3进行充电时，该移位寄存单元ASGi+1的第一节点P3的电位会控制上拉模块107将其第一电平端VGL的第一电平信号Vgl传输至第二节点Q，以使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q不会控制其下拉模块104传输第一电平端VGL的第一电平信号Vgl至其各自的第一节点P(P1、P2和P3)。如此，通过在各移位寄存单元ASG中设置上拉模块107能够确保各移位寄存单元ASG的第一节点P的电位的准确性，进而能够提高各移位寄存单元所输出的扫描信号的准确性。
示例性的，图12是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图12，上拉模块107可以包括第三晶体管T3；同一移位寄存单元ASG中，第三晶体管T3的栅极与第一节点P电连接，第三晶体管T3的第一极与第一电平端VGL电连接，第三晶体管T3的第二极电连接于第二节点Q。
其中，以第三晶体管T3为N型晶体管为例。结合参考图10和图12，在一移位寄存单元ASG将其信号输入端FW的输入信号Fw传输至第一节点P时，第一节点P的电位为高电平，使得第一节点P的电位能够控制第三晶体管T3处于导通状态；第一电平端VGL的第一电平信号Vgl通过导通的第三晶体管T3传输至第二节点Q，使得第二节点Q的电位为低电平，该第二节点Q的电位会控制移位寄存单元ASG中下拉模块104的第七晶体管T7和第八晶体管T8处于关闭状态，第一电平端VGL的第一电平信号Vgl无法通过第七晶体管T7传输至第一节点P，以及无法通过第八晶体管T8传输至信号输出端Gout，使得第一节点P的电位为由输入模块101传输的高电平信号，以及信号输出端Gout的扫描信号为由输出模块103传输的时钟信号Ck。
需要说明的是，图12仅为本发明实施例示例性的附图，图12中仅示例性地示出了，在所有移位寄存单元ASGi-1、ASGi和ASGi+1中均设置有上拉模块107，以及仅在移位寄存单元ASGi-1中设置上拉控制模块105，而在本发明实施例还可以为，如图13所示，同时在所有移位寄存单元ASGi-1、ASGi和ASGi+1设置上拉模块107和上拉控制模块105，其工作原理参见上文的叙述，在此不再赘述。为便于描述，在没有特殊说明的前提下，本发明实施例均以在所有移位寄存单元ASGi-1、ASGi和ASGi+1中均设置有上拉模块107，以及仅在移位寄存单元ASGi-1中设置上拉控制模块105为例，对本发明实施例的技术方案进行示例性的说明。
可选的，继续参考图11，移位寄存单元ASG还包括复位模块106、复位信号端BW和复位控制端Gn+1；同一移位寄存单元ASG中，复位模块106分别与复位信号端BW、复位控制端Gn+1和第一节点P电连接；复位模块106用于在复位控制端Gn+1的复位控制信号的控制下，将复位信号端BW的复位信号Bw传输至第一节点P，以控制第一节点P的电位。其中，复位控制端Gn+1的复位控制信号可以复用其它移位寄存单元的信号输出端Gout输出的扫描信号。
图14是本发明实施例提供的又一种移位寄存电路的结构示意图，结合参考图11和图14所示，各移位寄存单元组10中，前一级移位寄存单元组中各移位寄存单元的复位控制端Gn+1与后一级移位寄存单元组中各移位寄存单元的信号输出端Gout电连接。例如，第一级移位寄存单元组11中，移位寄存单元ASG1的复位控制端Gn+1可与第二级移位寄存单元组12中移位寄存单元ASG4的信号输出端Gout电连接，移位寄存单元ASG2的复位控制端Gn+1可与第二级移位寄存单元组12中移位寄存单元ASG5的信号输出端Gout电连接，移位寄存单元ASG3的复位控制端Gn+1可与第二级移位寄存单元组12中移位寄存单元ASG3的信号输出端Gout电连接；以此类推，第M-1级移位寄存单元组1M-1中，移位寄存单元ASGN-5的复位控制端Gn+1可与第M级移位寄存单元组1M中移位寄存单元ASGN-2的信号输出端Gout电连接，移位寄存单元ASGN-4的复位控制端Gn+1可与第M级移位寄存单元组1M中移位寄存单元ASGN-1的信号输出端Gout电连接，移位寄存单元ASGN-3的复位控制端Gn+1可与第M级移位寄存单元组1M中移位寄存单元ASGN的信号输出端Gout电连接。
具体的，以第一级移位寄存单元组11和第二级移位寄存单元组12为例，当第一级移位寄存单元组11的各移位寄存单元ASG1、ASG2和ASG3的信号输出端Gout依次输出扫描信号的使能电平后，第二级移位寄存单元组12的移位寄存单元ASG4的信号输出端Gout开始输出扫描信号Gout4的使能电平，该扫描信号Gout4的使能电平提供至对应的扫描信号线20的同时，还会作为复位控制信号提供至移位寄存单元ASG1的复位控制端Gn+1，使得移位寄存单元ASG1的复位模块106在其复位控制端Gn+1接收到的复位控制信号Gout4的控制下导通，使得移位寄存单元ASG1的复位模块106将其复位信号端BW的复位信号Bw传输至第一节点P1，以对第一节点P1的电位进行复位，该移位寄存单元ASG1的输出模块103在其第一节点P1的电位的控制下，停止将其时钟信号端CK的时钟信号Ck1传输至其信号输出端Gout，该移位寄存单元ASG1不再输出扫描信号Gout1的使能电平；同样的，第二级移位寄存单元组12的移位寄存单元ASG5的信号输出端Gout开始输出扫描信号Gout5的使能电平时，使得移位寄存单元ASG2的复位模块106导通，移位寄存单元ASG2的复位模块106将其复位信号端BW的复位信号Bw传输至第一节点P2，以对第一节点P2的电位进行复位，使得该移位寄存单元ASG2的输出模块103在其第一节点P2的电位的控制下，停止将其时钟信号端CK的时钟信号Ck2传输至其信号输出端Gout，该移位寄存单元ASG2不再输出扫描信号Gout2的使能电平；以及，第二级移位寄存单元组12的移位寄存单元ASG6的信号输出端Gout开始输出扫描信号Gout6的使能电平时，使得移位寄存单元ASG3的复位模块106导通，移位寄存单元ASG3的复位模块106将其复位信号端BW的复位信号Bw传输至第一节点P3，以对第一节点P3的电位进行复位，使得该移位寄存单元ASG3的输出模块103在其第一节点P3的电位的控制下，停止将其时钟信号端CK的时钟信号Ck3传输至其信号输出端Gout，该移位寄存单元ASG3不再输出扫描信号Gout2的使能电平。此时，第一级移位寄存单元组11中移位寄存单元ASG1的时钟信号端CK可与第二级移位寄存单元组12中移位寄存单元ASG4的时钟信号端CK接收相同的时钟信号Ck1，第一级移位寄存单元组11中移位寄存单元ASG2的时钟信号端CK可与第二级移位寄存单元组12中移位寄存单元ASG5的时钟信号端CK接收相同的时钟信号Ck2，第一级移位寄存单元组11中移位寄存单元ASG3的时钟信号端CK可与第二级移位寄存单元组12中移位寄存单元ASG6的时钟信号端CK接收相同的时钟信号Ck3；即奇数级的各移位寄存单元组(11、…、1M-1)中各移位寄存单元接收的时钟信号可与偶数级的各移位寄存单元组(12、…、1M)中各移位寄存单元接收的时钟信号的变化情况相同。
如此，因第二级移位寄存单元12中各移位寄存单元ASG4、ASG5和ASG6输出的扫描信号能够控制第一级移位寄存单元11中各移位寄存单元ASG1、ASG2和ASG3的复位模块对其第一节点P进行复位；同时，第一级移位寄存单元11中各移位寄存单元ASG1、ASG2和ASG3输出的扫描信号控制第二级移位寄存单元12中各移位寄存单元ASG4、ASG5和ASG6的输入模块对其第一节点P进行充电，从而能够确保移位寄存电路中各移位寄存单元输出的扫描信号的使能电平依次移位，进一步提高移位寄存电路中各移位寄存单元输出的扫描信号的准确性。
示例性的，如图12所示，复位模块可以包括第九晶体管T9；同一移位寄存单元ASG中，第九晶体管T9的栅极与复位控制端Gn+1电连接，第九晶体管T9的第一极与复位信号端BW电连接，第九晶体管T9的第二极电连接于第一节点P。
以各移位寄存单元中的晶体管均为N型晶体管为例。图15为本发明实施例提供的又一种移位寄存电路的驱动时序图，结合参考图12、图14和图15，在第一级移位寄存单元组11的移位寄存单元ASG3输出扫描信号的使能电平后，第二级移位寄存单元组12的移位寄存单元ASG4的信号输出端Gout开始输出扫描信号Gout4的使能电平，该扫描信号Gout4的使能电平作为复位控制信号能够控制移位寄存单元ASG1中的第九晶体管T9导通，使得移位寄存单元ASG1的第九晶体管T9将其复位信号端BW的复位信号Bw传输至第一节点P1，该第一节点P1的电位变为低电平，该移位寄存单元ASG1中的第三晶体管T3、第四晶体管T4和第六晶体管T6均在第一节点P1的电位的控制下处于关闭状态，晶体管T3不再传输第一电平信号Vgl至其第二节点Q，第六晶体管T6也不再传输时钟信号Ck1至其信号输出端Gout，第四晶体管T4不再传输第一电平信号Vgl至第三节点A，使得第二晶体管T2在第一晶体管T1传输的输入信号Fw的控制下导通，并将输入信号Fw传输至第二节点Q，该第二节点Q的电位能够同时控制第一级移位寄存单元组11中的各移位寄存单元ASG1、ASG2和ASG3的第七晶体管T7和第八晶体管T8导通，以使第一电平信号Vgl分别通过各移位寄存单元ASG1、ASG2和ASG3的第七晶体管T7传输至第一节点P1，以及第一电平信号Vgl分别通过各移位寄存单元ASG1、ASG2和ASG3的第八晶体管T7传输至信号输出端Gout，第一级移位寄存单元组11中的各移位寄存单元ASG1、ASG2和ASG3能够输出扫描信号的使能电平；同样的，第二级移位寄存单元组12的移位寄存单元ASG5的信号输出端Gout开始输出扫描信号Gout5的使能电平时，能够控制移位寄存单元ASG2的第九晶体管T9导通，使得复位信号Bw通过导通的第九晶体管T9传输至其第一节点P2，使得第一节点P2的电位无法控制其第三晶体管T3和第六晶体管T6导通，且因移位寄存单元ASG2的第七晶体管T7和第八晶体管T8的栅极均与移位寄存单元ASG1的中的第二晶体管T2电连接与第二节点Q，因此移位寄存单元ASG2的第七晶体管T7和第八晶体管T8也会处于导通状态，以将第一电平信号Vgl分别传输至其第一节点P2和信号输出端Gout，移位寄存单元ASG2输出扫描信号Gout2的非使能电平；以及，在第二级移位寄存单元组12的移位寄存单元ASG6的信号输出端Gout开始输出扫描信号Gout6的使能电平时，能够控制移位寄存单元ASG3的第九晶体管T9导通，移位寄存单元ASG3与移位寄存单元ASG2的工作过程类似，可参考上述对移位寄存单元ASG3的工作过程的描述，在此不再赘述。对于其它移位寄存单元组的工作过程均可参照上述对第一级移位寄存单元组的工作过程的描述，在此不再赘述。
除此外，每个移位寄存单元还可以包括自举电容C0、第十晶体管T10和第十一晶体管T11；同一移位寄存单元中，自举电容C0电连接于第一节点P和信号输出端Gout之间，能够在信号输出端Gout输出扫描信号的使能电平时，控制第一节点P的电位继续升高，以能够确保第六晶体管T6具有更佳的导通状态；第十晶体管T10的栅极与置位信号端Rest电连接，第十一晶体管T11的栅极与清零信号端Goff电连接，第十晶体管T10的第一极和第十一晶体管T11的第一极均与第一电平端VGL电连接，第十晶体管T10的第二极与第一节点P电连接，第十一晶体管T11的第二极与信号输出端Gout电连接，如此，在第一级移位寄存单元组11中各移位寄存单元ASG输出扫描信号的使能电平之前，可通过置位信号端Rest的置位信号Vrest控制所有移位寄存单元ASG中的第十晶体管T10导通，使得第一电平端VGL的第一电平信号Vgl通过第十晶体管T10传输至第一节点P，以防上一驱动周期中第一节点P的电位，影响当前驱动周期的工作过程；同时，在第一级移位寄存单元组11中各移位寄存单元ASG输出扫描信号的使能电平之前，还可通过清零信号端Goff的清零信号Vgoff控制所有移位寄存单元ASG中的第十一晶体管T11导通，使得第一电平端VGL的第一电平信号Vgl通过第十一晶体管T11传输至信号输出端Gout，以对各移位寄存单元ASG的信号输出端Gout输出的扫描信号进行清零，以防因其它信号干扰，而影响信号输出端GOUT输出的信号，从而能够进一步提高各移位寄存单元输出的扫描信号的准确性。
可选的，图16是本发明实施例提供的又一种移位寄存电路的结构示意图，图17是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，结合参考图16和图17，同一移位寄存单元组10中，其中一个移位寄存单元ASGi-1的复位控制端Gn+1复用为其它各移位寄存单元ASGi和ASGi+1的复位控制端。如此，移位寄存单元ASGi-1的复位模块106、移位寄存单元ASGi的复位模块106和移位寄存单元ASGi+1的复位模块106均能够在移位寄存单元ASGi-1的复位控制端Gn+1的复位控制信号的控制下，传输第一电平端VGL的第一电平信号Vgl至各自的第一节点P(P1、P2和P3)，从而能够减少每个移位寄存单元组10中所设置的信号端的数量，以及能够减少用于连接前一级移位寄存单元组中各移位寄存单元的复位控制端与后一级移位寄存单元组中各移位寄存单元的信号输出端的信号线的数量和长度，以进一步减小每个移位寄存单元组10的尺寸，进而有利减小整个移位寄存电路的尺寸。
可选的，继续结合参考图16和图17，移位寄存单元组10的各移位寄存单元ASG中包括一第一移位寄存单元；前一级移位寄存单元组的各移位寄存单元的复位控制端与后一级移位寄存单元组中的第一移位寄存单元的信号输出端电连接；其中，同一移位寄存组10中，第一移位寄存单元输出的扫描信号的使能电平的位于其它各移位寄存单元输出的扫描信号的使能电平之前。
示例性的，以第一级移位寄存单元组11和第二级移位寄存单元组12为例，第二级移位寄存单元组12包括一第一移位寄存单元组ASG4，且该第一移位寄存单元ASG4输出的扫描信号Gout4的使能电平位于其它移位寄存单元ASG5和ASG6输出的扫描信号Gout5和Gout6的使能电平之前；第一级移位寄存单元组11中各移位寄存单元ASG1、ASG2和ASG3所共用的复位控制端Gn+1，均与第二级移位寄存单元组12中第一移位寄存单元ASG4的信号输出端Gout电连接，以在第二级移位寄存单元组12的首个输出扫描信号的使能电平的第一移位寄存单元ASG4输出的扫描信号的控制下，第一级移位寄存单元组11中各ASG1、ASG2和ASG3的复位模块106同时对其各自的第一节点P(P1、P2和P3)进行复位，以能够在减少移位寄存单元组10中设置的信号端和信号线的数量的前提下，确保各移位寄存单元ASG输出的扫描信号的准确性。
需要说明的是，上述均以所有移位寄存单元中均设置有上拉模块为例，对本发明实施例的技术方案进行了示例性的说明，而在本发明实施例中，每个移位寄存单元组中的至少一个移位寄存单元包括上拉模块，也即每个移位寄存单元组中上拉模块的数量可以小于或等于其移位寄存单元的数量。
可选的，图18是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图18所示，同一移位寄存单元组10中，其中一个移位寄存单元ASGi-1的上拉模块107复用为其它各移位寄存单元ASGi和ASGi+1的上拉模块。如此，在移位寄存单元ASGi-1的第一节点P1的电位的控制下，能够使其上拉模块107传输第一电平端VGL的第一电平信号Vgl至各移位寄存单元ASGi-1、ASGi和ASGi+1的第二节点Q，确保第二节点Q的电位不会影响各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P(P1、P2和P3)的电位；同时，通过将同一移位寄存单元组10的其中一个移位寄存单元ASGi-1的上拉模块107复用为其它各移位寄存单元ASGi和ASGi+1的上拉模块，能够减少移位寄存单元组10中所设置的上拉模块107的数量，从而减小移位寄存单元组10的尺寸，进而能够进一步减小移位寄存电路的尺寸，减小移位寄存电路所占用的显示面板的非显示区的尺寸，有利于显示面板的窄边框。
可选的，图19是本发明实施例提供的又一种移位寄存电路的结构示意图，图20是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，结合参考图19和图20所示，同一移位寄存单元组10中，其中一个移位寄存单元ASGi+1的扫描控制端Gn+1复用为其它各移位寄存单元ASGi和ASGi-1的扫描控制端。如此，移位寄存单元ASGi-1的输入模块101、移位寄存单元ASGi的输入模块101和移位寄存单元ASGi+1的输入模块101均能够在移位寄存单元ASGi+1的扫描控制端Gn-1的扫描控制信号的控制下，传输信号输入端Fw的输入信号Fw至各自的第一节点P(P1、P2和P3)，从而能够减少每个移位寄存单元组10中所设置的信号端的数量，以及能够减少用于连接前一级移位寄存单元组中各移位寄存单元的信号输出端与后一级移位寄存单元组中各移位寄存单元的扫描控制端的信号线的数量和长度，以进一步减小每个移位寄存单元组10的尺寸，进而有利减小整个移位寄存电路的尺寸。
可选的，继续结合参考图19和图20，移位寄存单元组10的各移位寄存单元ASG中包括一第二移位寄存单元；后一级移位寄存单元组的各移位寄存单元的扫描控制端与前一级移位寄存单元组中的第二移位寄存单元的信号输出端电连接；同一移位寄存组10中，第二移位寄存单元输出扫描信号的使能电平的阶段位于其它各移位寄存单元输出扫描信号的使能电平的阶段之后。
示例性的，以第一级移位寄存单元组11和第二级移位寄存单元组12为例，第一级移位寄存单元组11包括一第二移位寄存单元ASG3，且该第二移位寄存单元ASG3输出的扫描信号Gout2的使能电平位于其它移位寄存单元ASG1和ASG2输出的扫描信号Gout1和Gout2的使能电平之后；第二级移位寄存单元组12中各移位寄存单元ASG4、ASG5和ASG6所共用的扫描控制端Gn-1，均与第一级移位寄存单元组11中第二移位寄存单元ASG3的信号输出端Gout电连接，以在第一级移位寄存单元组11的最后一个输出扫描信号的使能电平的第二移位寄存单元ASG3输出的扫描信号的控制下，第二级移位寄存单元组12中各ASG4、ASG5和ASG6的输入模块101同时对其各自的第一节点P(P1、P2和P3)进行充电，以能够在减少移位寄存单元组10中设置的信号端和信号线的数量的前提下，确保各移位寄存单元ASG输出的扫描信号的准确性。
可选的，继续参考图20，同一移位寄存单元组10中，上拉模块106和下拉控制模块102分别位于不同移位寄存单元中。示例性的，上拉模块106可以位于移位寄存单元ASGi中，而下拉控制模块102可以位于移位寄存单元ASGi-1中。如此，在使上拉模块106和下拉控制模块102分别实现各自的功能的前提下，能够确保设置有下拉控制模块102的移位寄存单元ASGi-1中的器件数量与设置有上拉模块106的移位寄存单元ASGi中的器件数量相当，从而缩小各移位寄存单元的寄生电容之间的差异。
可以理解的是，当移位寄存单元组中设置有下拉控制模块和/或上拉模块的移位寄存单元为同一移位寄存单元时，该移位寄存单元中的器件数量较多，该移位寄存单元中因器件存在而产生的寄生电容较大。此时，可在其它未设置有下拉控制模块和/或上拉模块的移位寄存单元中设置相应的补偿模块。为便于描述，以下拉控制模块的设置方式为例，对本发明实施例其它移位寄存单元的补偿方式进行示例性的说明。
可选的，图21是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图21所示，同一移位寄存单元组10中，下拉控制模块102位于第一移位寄存单元ASGi-1中，而其它移位寄存单元ASGi和ASGi+1中未设置有下拉控制模块102；同一移位寄存单元组10中，除第一移位寄存单元ASGi-1外的其它各移位寄存单元ASGi和ASGi+1均包括补偿模块108；同一移位寄存单元组10中，补偿模块108电连接于第一节点P和第二节点Q。如此，通过将补偿模块108电连接于未设置有下拉控制模块102的移位寄存单元ASGi(ASGi+1)的第一节点P2(P3)和第二节点Q，以对第一节点P2(P3)和第二节点Q处的寄生电容进行补偿，以防因该移位寄存单元ASGi(ASGi+1)的第一节点P2(P3)和第二节点Q处的寄生电容与第一移位寄存单元ASGi-1中第一节点P1和第二节点Q处的寄生电容不同，而导致第一移位寄存单元ASGi-1的第一节点P1和第二节点Q处的干扰情况与其它移位寄存单元ASGi(ASGi+1)中第一节点P2(P3)和第二节点Q处的干扰情况具有差异，从而能够缩小各移位寄存单元ASGi-1、ASGi和ASGi+1之间的差异。
可选的，图22是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图22所示，补偿模块108可以包括至少一个补偿电容C1；同一移位寄存单元ASGi(ASGi-1)中，补偿电容C1的第一极板与第一节点P2(P3)电连接，补偿电容C1的第二极板与第二节点Q电连接。如此，可采用补偿电容C1对移位寄存单元ASGi(ASGi-1)的第一节点P2(P3)和第二节点Q处的寄生电容进行补偿。
可选的，图23是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图23所示，补偿模块108包括至少一个补偿晶体管T0；同一移位寄存单元ASGi(ASGi-1)中，补偿晶体管T0的栅极与第一节点P2(P3)电连接补偿晶体管T0的第一极和第二极均与第二节点Q电连接。如此，可采用补偿晶体管T0对移位寄存单元ASGi(ASGi-1)的第一节点P2(P3)和第二节点Q处的寄生电容进行补偿。
可选的，图24是本发明实施例提供的一种移位寄存电路的部分膜层结构示意图，结合参考图23和图24，移位寄存电路包括半导体层L2、以及位于半导体层L2两侧的第一金属层L1和第二金属层L3；半导体层L2包括补偿晶体管T0的有源层M0；第一金属层L1包括补偿晶体管T0的栅极G0，第二金属层L3包括补偿晶体管T0的第一电极S0和第二电极D0；如此，通过将第一金属层L1和第二金属层L3设置在半导体层L2的两侧，使得补偿晶体管T0为底栅型晶体管，且可通过控制位于第一金属层L1的栅极G0与位于半导体层L2的有源层M0之间的正对面积，以及位于第二金属层L3的第一极S0和第二极D0与位于半导体层L2的正对面积，即可控制该补偿晶体管T0所构成的寄生电容的大小。
需要说明的是，除上述提及的膜层外，移位寄存电路还可以包括衬底基板L0，半导体层L2、第一金属层L1和第二金属层L3均位于衬底基板L0上；半导体层L2、第一金属层L1和第二金属层L3之间还设置绝缘层。
示例性的，图25是本发明实施例提供的一种补偿晶体管的俯视膜层结构示意图，如图25所示，补偿晶体管T0的栅极G0可以为矩形结构，补偿晶体管T0的栅极G0可通过引出线与第一节点P1(P2)电连接，补偿晶体管T0的第一极S和第二极D0与第二节点Q电连接后组成闭环结构。
需要说明的是，图25仅为本发明实施例示例性的附图，图25中仅示例性的示出了补偿晶体管T0的结构，而在本发明实施例中补偿晶体管T0的结构不限于此，还可以为其它结构(如图26)。
可以理解的是，图21-图23仅为本发明示例性的附图，图21-图23中示例性的示出了除了第一移位寄存单元外的其它移位寄存单元中的补偿模块108电连接于第一节点P和第二节点Q；而在本发明实施例中，如图27所示，除了第一移位寄存单元外的其它移位寄存单元中的补偿模块108还可以仅电连接于第一节点P，以对第一节点P的寄生电容进行补偿；或者，如图28所示，除了第一移位寄存单元外的其它移位寄存单元中的补偿模块108还可以仅电连接于第二节点Q，以对于第二节点Q的寄生电容进行补偿。
示例性的，以移位寄存单元中的补偿模块仅电连接于第一节点为例，如图29所示，当补偿模块108包括至少一个补偿电容C0时，补偿电容C1的第一极板与第一节点P2(P3)电连接，补偿电容C1的第二极板与第一电平端VGL电连接；或者，如图30所示，当补偿模块108包括至少一个补偿晶体管T0时，补偿晶体管T0的栅极与第一节点P2(P3)电连接，补偿晶体管T0的第一极和第二极均与第一电平端VGL电连接。
在以上实施例中，仅对同一移位寄存单元组中下拉控制模块包括第一晶体管和第二晶体管的结构进行了示例性的说明，而在本发明实施例中下拉控制模块的结构不限于此。以下就典型的示例，对本发明实施例的技术方案进行示例性的说明。
可选的，图31是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图31所示，下拉控制模块102除包括第一晶体管T1和第二晶体管T2外，还可以包括起始单元21、终止单元22、下拉单元23和上拉控制单元24；此时移位寄存单元可以包括复位信号端BW；在同一移位寄存单元组10中，起始单元21分别与信号输入端FW和终止单元22电连接，且起始单元21与终止单元22电连接于第四节点B；起始单元21用于在起始阶段，控制信号输入端FW的输入信号Fw传输至第四节点B；该起始阶段位于移位寄存单元组10中各移位寄存单元ASG输出扫描信号的使能电平之前；终止单元22还与复位信号端BW电连接；终止单元22用于在终止阶段，控制复位信号端BW的复位信号Bw传输至第四节点B；该终止阶段位于移位寄存单元组10中各移位寄存单元ASG输出扫描信号的使能电平之后；上拉控制单元24分别与第三节点A、第四节点B和复位信号端BW电连接；该上拉控制单元24用于根据第四节点B的电位，控制复位信号端BW的复位信号Bw传输至第三节点A；下拉单元23分别与第二节点Q、复位信号端BW和第四节点B电连接；下拉单元23用于根据第四节点B的电位，控制复位信号端BW的复位信号Bw传输至第二节点Q。
具体的，移位寄存单元组10中的移位寄存单元ASGi-1、ASGi和ASGi+1依次输出扫描信号的使能电平，在移位寄存单元ASGi-1输出扫描信号的使能电平之前，该移位寄存单元ASGi-1的输入模块101会将其信号输入端FW的输入信号Fw传输至其第一节点P1，以对其第一节点P1进行充电，该阶段可认为是起始阶段；此时，可通过下拉控制模块102中的起始单元21将其信号输入端FW的输入信号传输至第四节点B，使得第四节点B的电位足以控制下拉单元23和上拉控制单元24导通，上拉控制单元24将复位信号端BW的复位信号Bw传输至第三节点A，使得与第三节点A电连接的第二晶体管T2关闭，第二晶体管T2无法将信号输入端FW的输入信号Fw传输至其第二节点Q，同时下拉单元23将复位信号端BW的复位信号Bw传输至第二节点Q，以对第二节点Q进行复位，确保第二节点Q的电位不会使得该移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104导通，以防下拉模块104导通而影响其输入模块101对第一节点P进行充电的电位；在起始阶段结束后，移位寄存单元ASGi-1开始输出扫描信号的使能电平，起始单元21不在传输信号输入端FW的输入信号至第四节点B，且在第四节点B没有输入其它信号的时，该第四节点B会保持为起始阶段时写入的输入信号的电位，从而使得第二节点Q也保持为复位信号Bw的电位，该移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P的电位由其各自的输入模块101决定。在该移位寄存单元组10的移位寄存单元ASGi+1输出扫描信号的使能电平之后，下拉控制模块102的终止单元22将复位信号端BW的复位信号Bw传输至第四节点B，使得第四节点B的电位变为复位信号Bw的电位；此时，第四节点B的电位会控制下拉单元23和上拉控制单元24关闭，复位信号端BW的复位信号Bw无法传输至第三节点A和第二节点Q，使得第二晶体管T2在第一晶体管T1传输的输入信号Fw的控制下导通，并将输入信号Fw传输至第二节点Q；此时，第二节点Q的电位能够控制该移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104导通，使得各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104能够将第一电平端VGL的第一电平信号Vgl分别传输至各自的第一节点P和信号输出端Gout，使得该移位寄存单元组10的各移位寄存单元ASGi-1、ASGi和ASGi+1持续输出扫描信号的非使能电平。
如此，通过在下拉控制模块102中设置起始单元21、终止单元22、下拉单元23和上拉控制单元24，能够确保该下拉控制模块102所属移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1输出的扫描信号的准确性，从而提高整个移位寄存电路输出的扫描信号的准确性。其中，下拉控制模块102中的起始单元21、终止单元22、下拉单元23和上拉控制单元24均可以由有源器件或无源器件组成，本发明实施例对此不做具体限定。
可选的，图32是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图32所示，当起始单元21包括起始晶体管M11时，该移位寄存单元组还包括起始控制端STR；此时，起始晶体管M11的栅极与起始控制端STR电连接，起始晶体管M11的第一极与信号输入端FW电连接，起始晶体管STR的第二极电连接于第四节点B，以使得起始晶体管M11能够在起始控制端STR的起始控制信号Vstr的控制下导通或关闭。
可选的，继续参考图32，当终止单元22包括终止晶体管M12时，移位寄存单元组10还可以包括终止控制端FIN；此时，终止晶体管M12的栅极与终止控制端FIN电连接，终止晶体管M12的第一极与复位信号端BW电连接，终止晶体管M12的第二极电连接于第四节点B，以使得终止晶体管M12能够在终止控制端FIN的终止控制信号Vfin的控制下导通。
可选的，继续参考图32，上拉控制单元14可以包括上拉控制晶体管M14；该上拉控制晶体管M14的栅极电连接于第四节点B，上拉控制晶体管M14的第一极与复位信号端BW电连接，上拉控制晶体管M14的第二极电连接于第三节点A，使得上拉控制晶体管M14能够在第四节点B的电位的控制下导通或关闭，以控制第三节点A的电位。
相应的，继续参考图32，下拉单元23可以包括下拉晶体管M13，该下拉晶体管M13的栅极电连接于第四节点B，下拉晶体管M13的第一极与复位信号端BW电连接，下拉晶体管M13的第二极电连接于第二节点Q；如此，下拉晶体管M13能够在第四节点B的电位的控制下，传输复位信号端BW的复位信号至第二节点Q。
示例性的，以移位寄存单元组中各晶体管均为N型晶体管为例，图33是本发明实施例提供的又一种移位寄存单元组的驱动时序图，结合参考图32和图33，位于移位寄存单元ASGi-1开始输出扫描信号的使能电平之前的起始阶段t11，移位寄存单元ASGi-1的扫描控制端Gn-1扫描控制信号Gouti-4控制器输入模块10将信号输入端FW的输入信号Fw传输至其第一节点P1，以对其第一节点P1进行充电；同时，起始控制端STR的高电平的起始控制信号Vstr控制起始晶体管M11导通，使得起始晶体管M11将信号输入端FW的高电平的输入信号Fw传输至第四节点B，第四节点B的电位变为高电平，使得下拉晶体管M13和上拉控制晶体管M14均导通，上拉控制晶体管M14将复位信号端BW的低电平的复位信号Bw传输至第三节点A，使得第三节点A的电位控制第二晶体管T2处于关闭状态，信号输入端FW的输入信号Fw无法传输至第二节点Q，且下拉晶体管M13将复位信号端BW的低电平的复位信号Bw传输至第二节点Q，使得第二节点Q的电位为低电平，移位寄存单元ASGi-1的下拉模块104无法将第一电平端VGL的第一电平信号Vgl传输至其第一节点P1和信号输出端Gout，移位寄存单元ASGi-1的第一节点P1的电位为其输入模块101传输的输入信号Fw的电位，使得第一节点P1控制其输出模块103将其时钟信号端CK的时钟信号Ck1传输至其信号输出端Gout。
在起始阶段t11与终止阶段t13之间的阶段t12，移位寄存单元ASGi-1输出的扫描信号与其时钟信号端接收的时钟信号Ck1保持一致，起始控制端STR的起始控制信号Vstr变为低电平，起始晶体管M11关闭，且因没有其它信号的写入，使得第四节点B的电位保持为高电平，第二节点Q的电位保持为低电平，各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块处于关闭状态，使得各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P1、P2和P3的电位与其各自的输入模块101对其第一节点P1、P2和P3的充电情况相关。
位于移位寄存单元ASGi+1输出扫描信号的使能电平之后的终止阶段t13，终止控制端FIN的终止控制信号Vfin控制终止晶体管M12导通，该终止晶体管M12将复位信号端BW的低电平的复位信号Bw传输至第四节点B，第四节点B的电位变为低电平，使得下拉晶体管M13和上拉控制晶体管M14均关闭，下拉晶体管M13无法将复位信号Bw传输至第二节点Q，上拉控制晶体管M14无法传输复位信号Bw至第三节点A，使得第三节点A的电位变为第一晶体管T1传输的高电平的输入信号Fw，第二晶体管T2导通，信号输入端FW的输入信号Fw通过第二晶体管T2传输至第二节点Q，使得第二节点Q的电位变为高电平，各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104将第一电平端VGL的第一电平信号Vgl传输至其第一节点P和信号输出端Gout，使得各移位寄存单元ASGi-1、ASGi和ASGi+1保持输出扫描信号的非使能电平。
可以理解的是，在上述实施例中，起始阶段与移位寄存单元ASGi-1的输入模块101对其第一节点P1进行充电的阶段为同一阶段，此时可使移位寄存单元ASGi-1的扫描控制端Gn-1复用为该移位寄存单元组10的起始控制端STR；同时，终止阶段与当前级移位寄存单元组10的下一级移位寄存单元中首个扫描信号的使能电平阶段为同一阶段，此时可使下一级移位寄存单元组中首个输出扫描信号的使能电平的移位寄存单元的信号输出端与当前级移位寄存单元组的终止控制端FIN电连接。如此，无需额外为各移位寄存单元组提供起始控制信号和终止控制信号，有减少用于传输信号的信号线的数量，从而能够进一步减小移位寄存电路的尺寸。当然在没有特殊限定的前提下，起始阶段和终止阶段可以为满足要求的任意阶段，本领域技术人员可以根据需要进行设计，本发明实施例对此不做具体限定。
在上述实施例的基础上，可选的，图34是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图34所示，下拉控制模块102还可以包括初始化单元26，此时移位寄存单元组10还包括固定电压端VCC；在同一移位寄存单元组10中，初始化单元26分别与固定电压端VCC、复位信号端BW、以及第四节点B电连接；初始化单元26用于在初始化阶段，将复位信号端BW的复位信号Bw传输至第四节点B，以及在电位保持阶段，将固定电压端VCC的固定电压信号Vcc传输至第四节点B；其中，初始化阶段位于电位保持阶段之前；电位保持阶段位于起始阶段和终止阶段之间。
可以理解的是，当电位保持阶段位于起始阶段和终止阶段之间，且初始化阶段位于电位保持阶段之前时，该初始化阶段可以与起始阶段重叠，也可以位于起始阶段之前，也可以位于起始阶段与电位保持阶段之间，本发明实施例对此不做具体限定。
具体的，在初始化阶段，初始化单元26将复位信号端BW的复位信号Bw传输至第四节点B，以对第四节点B进行初始化，使得第四节点B的电位为复位信号Bw的电压，防止上一驱动周期中第四节点B的电位，影响当前驱动周期的驱动过程；在初始化阶段结束后，进入电位保持阶段，若第四节点B没有其它电位写入，则初始化单元26将控制固定电压端VCC的固定电压信号Vcc传输至第四节点B，使得第四节点B的电位与固定电压端VCC的固定电压信号Vcc保持一致；如此，在没有其它信号输入时，能够确保第四节点B的电位控制下拉单元23和上拉控制单元24持续保持为导通状态，即移位寄存单元中第二节点Q的电位与复位信号Bw保持一致，从而确保起始阶段和终止阶段之间各移位寄存单元ASGi-1、ASGi和ASGi+1能够准确输出相应的扫描信号。
可选的，图35是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图35所示，当初始化单元26包括初始化晶体管M16和初始化电容Cf时，移位寄存单元组10还可以包括初始化控制端REF；其中，初始化晶体管M16的栅极与初始化控制端REF电连接，初始化晶体管M16的第一极与复位信号端BW电连接，初始化晶体管M16的第二极电连接于第四节点B；初始化电容Cf的第一极板与固定电压端VCC电连接，初始化电容Cf的第二极板电连接于第四节点B。
如此，在初始化阶段，初始控制端REF的初始化控制信号Vref控制初始化晶体管M16导通，使得复位信号端BW的复位信号Bw通过导通的初始化晶体管M16传输至第四节点B，以对第四节点B进行初始化；此时，初始化电容Cf的第一极板处的电位与固定电压端VCC的固定电压信号Vcc保持一致，而初始化电容Cf的第二极板处的电位则与复位第四节点B的电位保持一致，即与复位信号Bw保持一致；而在电位保持阶段，初始化控制端REF的初始化控制信号Vref控制初始化晶体管M16关闭，使得复位信号端BW的复位信号Bw无法传输至第四节点B，在初始化电容Cf的耦合作用下，该初始化电容Cf能够将与其第一极板电连接的固定电压端VCC的固定电压信号Vcc耦合至与其第二极板电连接的第四节点B，使得第四节点B的电位与固定电压信号Vcc保持一致。
可选的，继续参考图34，下拉控制模块102还可以包括节点互控单元25；在同一移位寄存单元组102中，节点互控单元25分别与第二节点Q、第四节点B和复位信号端BW电连接；节点互控单元25用于根据第二节点Q的电位，控制复位信号端BW的复位信号Bw传输至第四节点B。
如此，在第二节点Q的电位控制节点互控单元25处于导通状态时，该节点互控单元25能够将复位信号端BW的复位信号Bw传输至第四节点B，使得第四节点B的电位与复位信号Bw保持一致；此时，下拉单元23和上拉控制单元24均在该第四节点B的控制下关闭，使得复位信号端BW的复位信号无法传输至第二节点Q和第三节点A，从而能够使得第二节点Q保持为能够控制节点互控单元25导通的电位；相反，当第二节点Q的电位无法控制节点互控单元25处于导通状态时，复位信号端BW的复位信号Bw无法传输至第四节点B，使得第四节点B的电位受控于其他单元(例如起始单元21、终止单元22或初始化单元26)。
可选的，继续参考图35，节点互控单元25可以包括节点互控晶体管M15；该节点互控晶体管M15的栅极电连接于第二节点Q电连接，节点互控晶体管M15的第一极与复位信号端BW电连接，节点互控晶体管M15的第二极电连接于第四节点B。如此，节点互控晶体管M15能够在第二节点Q的电位的控制下导通或关闭，以实现基于第二节点Q的电位控制第四节点B的电位的功能。
可选的，图36是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图36所示，在移位寄存单元ASG包括复位信号端BW时，下拉控制模块102可以包括第一起始单元31、第一终止单元32和下拉单元33；同一移位寄存单元组10中，第一起始单元31分别与信号输入端FW和下拉单元37电连接，且第一起始单元31与下拉单元33电连接于第四节点B；第一起始单元31用于在起始阶段，控制信号输入端FW的输入信号Fw传输至第四节点Q；起始阶段位于移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1输出扫描信号的使能电平之前；第一终止单元32分别与信号输入端FW和第二节点Q电连接；第一终止单元32用于在终止阶段，控制信号输入端FW的输入信号Fw传输至第二节点Q；终止阶段位于移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1输出扫描信号的使能电平之后；下拉单元33还分别与复位信号端BW和第二节点Q电连接；下拉单元33用于根据第四节点B的电位，控制复位信号端BW的复位信号Bw传输至第二节点Q。
具体的，移位寄存单元组10中的移位寄存单元ASGi-1、ASGi和ASGi+1依次输出扫描信号的使能电平，在移位寄存单元ASGi-1输出扫描信号的使能电平之前，该移位寄存单元ASGi-1的输入模块101会将其信号输入端FW的输入信号Fw传输至其第一节点P1，以对其第一节点P1进行充电，该阶段可认为是起始阶段；此时，可通过下拉控制模块102中的第一起始单元31将其信号输入端FW的输入信号传输至第四节点B，使得第四节点B的电位足以控制下拉单元33导通，使得下拉单元33将复位信号端BW的复位信号Bw传输至第二节点Q，以对第二节点Q进行复位，确保第二节点Q的电位不会使得该移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104导通，以防因下拉模块104导通而影响其输入模块101对第一节点P进行充电的电位；在起始阶段结束后，移位寄存单元ASGi-1开始输出扫描信号的使能电平，起始单元21不在传输信号输入端FW的输入信号至第四节点B，且在第四节点B没有输入其它信号的时，该第四节点B会保持为起始阶段时写入的输入信号的电位，从而使得第二节点Q也保持为复位信号Bw的电位，该移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1的第一节点P的电位由其各自的输入模块101决定。在该移位寄存单元组10的移位寄存单元ASGi+1输出扫描信号的使能电平之后，下拉控制模块102的第一终止单元32将信号输入端FW的输入信号Fw传输至第二节点Q，使得第二节点Q的电位能够控制该移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104导通，使得各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104能够将第一电平端VGL的第一电平信号Vgl分别传输至各自的第一节点P和信号输出端Gout，使得该移位寄存单元组10的各移位寄存单元ASGi-1、ASGi和ASGi+1持续输出扫描信号的非使能电平。
如此，通过在下拉控制模块102中设置第一起始单元31、第一终止单元32和下拉单元33，能够确保该下拉控制模块102所属移位寄存单元组10中各移位寄存单元ASGi-1、ASGi和ASGi+1输出的扫描信号的准确性，从而提高整个移位寄存电路输出的扫描信号的准确性。其中，下拉控制模块102中的第一起始单元31、第一终止单元32和下拉单元33均可以由有源器件或无源器件组成，本发明实施例对此不做具体限定。
可选的，图37是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图37所示，当第一起始单元31包括第一起始晶体管M21时，移位寄存单元组10还包括起始控制端STR；此时，第一起始晶体管M21的栅极与起始控制端STR电连接，第一起始晶体管M21的第一极与信号输入端FW电连接，第一起始晶体管M21的第二极电连接于第四节点B。
如此，起始控制端STR的起始控制信号Vstr能够控制第一起始晶体管M21导通或关闭；在起始阶段，起始控制端STR的起始控制信号Vstr控制第一起始晶体管M21导通，该第一起始晶体管M21能够将信号输入端FW的输入信号Fw传输至第四节点B，以使得第四节点B的电位足以控制下拉单元33导通；而在起始控制端STR的起始控制信号Vstr控制第一起始晶体管M21关闭时，该第一起始晶体管M21不再传输信号输入端FW的输入信号Fw至第四节点B，在没有其它信号传输至第四节点B时，该第四节点B会维持上一阶段的写入的电位。
可选的，继续参考图37，当第一终止单元32包括第一终止晶体管M22时，移位寄存单元组10还包括终止控制端FIN；此时，第一终止晶体管M22的栅极与终止控制端FIN电连接，第一终止晶体管M22的第一极与信号输入端FW电连接，第一终止晶体管M22的第二极电连接于第二节点Q。
如此，终止控制端FIN的终止控制信号Vfin能够控制第一终止晶体管M22导通或关闭；在终止阶段，终止控制端FIN的终止控制信号Vfin控制第一终止晶体管M22导通，该第一终止晶体管M22能够将信号输入端FW的输入信号Fw传输至第二节点Q，以使得第二节点Q的电位足以控制各移位寄存单元ASGi-1、ASGi和ASGi+1的下拉模块104导通；而在终止控制端FIN的终止控制信号Vfin控制第一终止晶体管M22关闭时，该第一终止晶体管M22不再传输信号输入端FW的输入信号Fw至第二节点Q，在没有其它信号传输至第二节点Q时，该第二节点Q会维持上一阶段的写入的电位。
可选的，继续参考图37，下拉单元33包括下拉晶体管M23；该下拉晶体管M23的栅极电连接于第四节点B，下拉晶体管M23的第一极与复位信号端BW电连接，下拉晶体管M23的第二极电连接于第二节点Q。如此，下拉晶体管M23能够在第四节点B的电位的控制下，传输复位信号端BW的复位信号至第二节点Q。
在上述实施例的基础上，可选的，图38是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图38所示，下拉控制模块102还包括第二起始单元34；同一移位寄存单元组10中，第二起始单元34分别与复位信号端BW和第二节点Q电连接；第二起始单元34用于在起始阶段，将复位信号端BW的复位信号Bw传输至第二节点Q。如此，在起始阶段，通过第二起始单元34将复位信号端BW的复位信号Bw传输至第二节点Q，以对第二节点Q进行复位，使得第二节点Q的电位与复位信号BW保持一致。
可选的，图39是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图39所示，第二起始单元34可以包括第二起始晶体管M24；该第二起始晶体管M24的栅极与起始控制端STR电连接，第二起始晶体管M24的第一极与复位信号端BW电连接，第二起始晶体管M24的第二极电连接于第二节点Q。
如此，起始控制端STR的起始控制信号Vstr能够控制第二起始晶体管M24导通或关闭；在起始阶段，起始控制端STR的起始控制信号Vstr控制第二起始晶体管M24导通，该第二起始晶体管M24能够将复位信号端BW的复位信号Bw传输至第二节点Q，以对第二节点Q进行复位；而在起始控制端STR的起始控制信号Vstr控制第二起始晶体管M24关闭时，该第二起始晶体管M24不再传输信号输入端FW的输入信号Fw至第二节点Q，在没有其它信号传输至第二节点Q时，该第二节点Q会维持上一阶段的写入的电位。
可选的，继续参考图38，移位寄存单元组10还可以包括固定电压端VCC；下拉控制模块102还可以包括初始化单元36；在同一移位寄存单元组10中，初始化单元36分别与固定电压端VCC、复位信号端BW、以及第四节点B电连接；初始化单元36用于在初始化阶段，将复位信号端BW的复位信号Bw传输至第四节点B，以及在电位保持阶段，将固定电压端VCC的固定电压信号Vcc传输至第四节点B；其中，初始化阶段位于电位保持阶段之前；电位保持阶段位于起始阶段和终止阶段之间。
具体的，在初始化阶段，初始化单元36将复位信号端BW的复位信号Bw传输至第四节点B，以对第四节点B进行初始化，使得第四节点B的电位为复位信号Bw的电压，防止上一驱动周期中第四节点B的电位，影响当前驱动周期的驱动过程；在初始化阶段结束后，进入电位保持阶段，若第四节点B没有其它电位写入，则初始化单元36将控制固定电压端VCC的固定电压信号Vcc传输至第四节点B，使得第四节点B的电位与固定电压端VCC的固定电压信号Vcc保持一致；如此，在没有其它信号输入时，能够确保第四节点B的电位控制下拉单元33持续保持为导通状态，即移位寄存单元中第二节点Q的电位与复位信号Bw保持一致，从而确保起始阶段和终止阶段之间各移位寄存单元ASGi-1、ASGi和ASGi+1能够准确输出相应的扫描信号。
可选的，继续参考图39，当初始化单元36包括初始化晶体管M26和初始化电容Cf'时，移位寄存单元组10还可以包括初始化控制端REF；其中，初始化晶体管M26的栅极与初始化控制端REF电连接，初始化晶体管M26的第一极与复位信号端BW电连接，初始化晶体管M26的第二极电连接于第四节点B；初始化电容Cf'的第一极板与固定电压端VCC电连接，初始化电容Cf'的第二极板电连接于第四节点B。
如此，在初始化阶段，初始控制端REF的初始化控制信号Vref控制初始化晶体管M26导通，使得复位信号端BW的复位信号Bw通过导通的初始化晶体管M26传输至第四节点B，以对第四节点B进行初始化；此时，初始化电容Cf'的第一极板处的电位与固定电压端VCC的固定电压信号Vcc保持一致，而初始化电容Cf'的第二极板处的电位则与复位第四节点B的电位保持一致，即与复位信号Bw保持一致；而在电位保持阶段，初始化控制端REF的初始化控制信号Vref控制初始化晶体管M26关闭，使得复位信号端BW的复位信号Bw无法传输至第四节点B，在初始化电容Cf'的耦合作用下，该初始化电容Cf'能够将与其第一极板电连接的固定电压端VCC的固定电压信号Vcc耦合至与其第二极板电连接的第四节点B，使得第四节点B的电位与固定电压信号Vcc保持一致。
可选的，继续参考图38，下拉控制模块102还可以包括节点互控单元35；在同一移位寄存单元组102中，节点互控单元35分别与第二节点Q、第四节点B和复位信号端BW电连接；节点互控单元35用于根据第二节点Q的电位，控制复位信号端BW的复位信号Bw传输至第四节点B。
如此，在第二节点Q的电位控制节点互控单元35处于导通状态时，该节点互控单元35能够将复位信号端BW的复位信号Bw传输至第四节点B，使得第四节点B的电位与复位信号Bw保持一致；此时，下拉单元33在该第四节点B的控制下关闭，使得复位信号端BW的复位信号无法传输至第二节点Q，从而能够使得第二节点Q保持为能够控制节点互控单元25导通的电位；相反，当第二节点Q的电位无法控制节点互控单元35处于导通状态时，复位信号端BW的复位信号Bw无法传输至第四节点B，使得第四节点B的电位受控于其他单元。
可选的，继续参考图39，节点互控单元35可以包括节点互控晶体管M25；该节点互控晶体管M25的栅极电连接于第二节点Q电连接，节点互控晶体管M25的第一极与复位信号端BW电连接，节点互控晶体管M25的第二极电连接于第四节点B。如此，节点互控晶体管M25能够在第二节点Q的电位的控制下导通或关闭，以实现基于第二节点Q的电位控制第四节点B的电位的功能。
可选的，继续参考图38，下拉控制模块102还可以包括上拉单元37；该上拉单元37分别与信号输入端FW和第二节点Q电连接；该上拉单元37用于将信号输入端FW的输入信号Fw传输至第二节点Q。如此，通过控制上拉单元37能够控制第二节点Q电位的大小。
可选的，继续参考图39，上拉单元37包括上拉晶体管M27；上拉晶体管M27的栅极和第一极均与信号输入端FW电连接，上拉晶体管M27的第二极与第二节点Q电连接。如此，通过上拉晶体管M27控制信号输入端FW的输入信号Fw传输至第二节点Q的电量，使得第二节点Q的电位大小可控。
可选的，图40是本发明实施例提供的又一种移位寄存单元组的结构示意图，如图40所示，下拉控制模块102还可以包括第二终止单元38；同一移位寄存单元组10中，第二终止单元38分别与复位信号端BW和第四节点B电连接；第二终止单元38用于在终止阶段，将复位信号端BW的复位信号Bw传输至第四节点B。
如此，在终止阶段，通过第二终止单元38将其复位信号端BW的复位信号Bw传输至第四节点B，使得第四节点B的电位无法控制下拉单元33导通，从而无法将复位信号端BW的复位信号Bw传输至第二节点Q，使得第二节点Q保持为第一终止单元32写入的输入信号Fw，确保第二节点Q的电位使该移位寄存单元组10中的各移位寄存单元ASGi-1、ASGi和ASGi+1中的下拉模块104导通，各移位寄存单元ASGi-1、ASGi和ASGi+1保持输出扫描信号的非使能电平。
可选的，图41是本发明实施例提供的又一种移位寄存单元组的具体电路结构示意图，如图41所示，第二终止单元38可以包括第二终止晶体管M28，第二终止晶体管M28的栅极与终止控制端FIN电连接，第二终止晶体管M28的第一极与复位信号端BW电连接，第二终止晶体管M28的第二极电连接于第四节点B。
如此，终止控制端FIN的终止控制信号Vfin能够控制第二终止晶体管M28导通或关闭；在终止阶段，终止控制端FIN的终止控制信号Vfin控制第二终止晶体管M28导通，该第二终止晶体管M28能够将复位信号端BW的复位信号Bw传输至第四节点B，以使得第四节点B的电位无法控制下拉单元33导通；而在终止控制端FIN的终止控制信号Vfin控制第二终止晶体管M28关闭时，该第二终止晶体管M28不再传输信号输入端FW的输入信号Fw至第四节点B，在没有其它信号传输至第四节点B时，该第四节点B会维持上一阶段的写入的电位。
基于同一发明构思，本发明实施例还提供一种显示面板，该显示面板包括本发明实施例提供移位寄存电路，因此该显示装置具备本发明实施例提供的移位寄存电路的技术特征，能够达到本发明实施例提供的移位寄存电路的有益效果，相同之处可参照上述对本发明实施例提供的移位寄存电路的描述，在此不再赘述。
示例性的，图42是本发明实施例提供的一种显示面板的结构示意图，如图42所示，该显示面板200包括显示区201和非显示区202，移位寄存电路100设置于非显示区202，且移位寄存电路100的各移位寄存单元的信号输出端Gout与显示区201的各条扫描信号线20一一对应电连接，以向各条扫描信号线20提供扫描信号。如此，因本发明实施例提供的移位寄存电路100具有较小的尺寸，使得其在显示面板200的非显示区202中的占用面积较小，有利于提高显示面板200的屏占比，以及有利于显示面板200的窄边框。
需要说明的是，图42中仅示例性的示出了移位寄存电路位于显示区201的一侧，而在本发明实施例中移位寄存电路还可以为其它设置方式。示例性的，如图43所示，显示区201相对的两侧分别设置有移位寄存电路，从而有利于提高显示面板的美观性。
基于同一发明构思，本发明实施例还提供一种显示装置，该显示装置包括本发明实施例提供的显示面板。因此，该显示装置具备本发明实施例提供的显示面板的技术特征，能够达到本发明实施例提供的显示面板的有益效果，相同之处可参照上述对本发明实施例提供的显示面板的描述，在此不再赘述。
示例性的，图44是本发明实施例提供的一种显示装置的结构示意图，如图44所示，该显示装置300包括显示面板200。本发明实施例提供的显示装置300可以为任何具有显示功能的电子产品，包括但不限于以下类别：手机、电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (38)

1.一种移位寄存电路，其特征在于，包括：级联的多个移位寄存单元组；
每个所述移位寄存单元组包括至少两个移位寄存单元；所述移位寄存单元包括信号输入端、扫描控制端、第一电平端、时钟信号端、信号输出端、输入模块、输出模块、下拉模块和下拉控制模块；
同一所述移位寄存单元中，所述输入模块分别与所述信号输入端、所述扫描控制端和所述输出模块电连接，且所述输入模块与所述输出模块电连接于第一节点；所述输出模块还分别与所述信号输出端和所述时钟信号端电连接；所述下拉模块分别与所述第一节点、所述第一电平端、所述信号输出端和所述下拉控制模块电连接，且所述下拉模块与所述下拉控制模块电连接于第二节点；所述下拉控制模块用于根据所述信号输入端的输入信号控制所述第二节点的电位；所述下拉模块用于根据所述第二节点的电位，控制所述第一电平端的第一电平信号传输至所述第一节点和所述信号输出端；所述输入模块用于根据所述扫描控制端的扫描控制信号，控制所述信号输入端的输入信号传输至所述第一节点；所述输出模块用于根据所述第一节点的电位控制所述时钟信号端的时钟信号传输至所述信号输出端；
各所述移位寄存单元组中，前一级移位寄存单元组中各所述移位寄存单元的信号输出端与后一级移位寄存单元组中各移位寄存单元的扫描控制端电连接；后一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平位于前一级移位寄存单元组中各移位寄存单元输出的扫描信号的使能电平之后；
同一所述移位寄存单元组中，其中一个所述移位寄存单元的下拉控制模块复用为其它各所述移位寄存单元的下拉控制模块，且各所述移位寄存单元的信号输出端依次输出扫描信号的使能电平；
同一所述移位寄存单元组中，所述下拉控制模块位于第一移位寄存单元中；同一所述移位寄存单元组中，除所述第一移位寄存单元外的其它各所述移位寄存单元均包括补偿模块；同一所述移位寄存单元组中，所述补偿模块电连接于所述第一节点和/或所述第二节点。
2.根据权利要求1所述的移位寄存电路，其特征在于，在一时钟周期内，同一所述移位寄存单元组中，各所述移位寄存单元的时钟信号端的时钟信号的使能电平依次移位。
3.根据权利要求1所述的移位寄存电路，其特征在于，所述移位寄存单元组中，至少一个所述移位寄存单元还包括上拉控制模块；
在所述移位寄存单元中，所述上拉控制模块分别与所述第一节点、所述第一电平端和所述下拉控制模块电连接，且所述上拉控制模块与所述下拉控制模块电连接于第三节点；所述上拉控制模块用于根据所述第一节点的电位，控制所述第一电平端的第一电平信号传输至所述第三节点；
所述下拉控制模块还用于根据所述第三节点的电位，控制所述信号输入端的扫描控制信号传输至所述第二节点。
4.根据权利要求3所述的移位寄存电路，其特征在于，所述上拉控制模块包括第四晶体管；
在所述移位寄存单元中，所述第四晶体管的栅极与所述第一节点电连接，所述第四晶体管的第一极与所述第一电平端电连接，所述第四晶体管的第二极电连接于所述第三节点。
5.根据权利要求3所述的移位寄存电路，其特征在于，所述移位寄存单元组中的所有所述移位寄存单元均包括所述上拉控制模块。
6.根据权利要求1所述的移位寄存电路，其特征在于，所述下拉控制模块包括第一晶体管和第二晶体管；
同一所述移位寄存单元中，所述第一晶体管的栅极和第一极均与所述信号输入端电连接，所述第一晶体管的第二极与所述第二晶体管的栅极电连接于第三节点；所述第二晶体管的第一极与所述信号输入端电连接，所述第二晶体管的第二极电连接于所述第二节点。
7.根据权利要求6所述的移位寄存电路，其特征在于，所述移位寄存单元还包括复位信号端；
所述下拉控制模块还包括起始单元、终止单元、下拉单元和上拉控制单元；
同一所述移位寄存单元组中：
所述起始单元分别与所述信号输入端和所述终止单元电连接，且所述起始单元与所述终止单元电连接于第四节点；所述起始单元用于在起始阶段，控制所述信号输入端的输入信号传输至所述第四节点；所述起始阶段位于所述移位寄存单元组中各所述移位寄存单元输出扫描信号的使能电平之前；
所述终止单元还与所述复位信号端电连接；所述终止单元用于在终止阶段，控制所述复位信号端的复位信号传输至所述第四节点；所述终止阶段位于所述移位寄存单元组中各所述移位寄存单元输出扫描信号的使能电平之后；
所述上拉控制单元分别与所述第三节点、所述第四节点和所述复位信号端电连接；所述上拉控制单元用于根据所述第四节点的电位，控制所述复位信号端的复位信号传输至所述第三节点；
所述下拉单元分别与所述第二节点、所述复位信号端和所述第四节点电连接；所述下拉单元用于根据所述第四节点的电位，控制所述复位信号端的复位信号传输至所述第二节点。
8.根据权利要求7所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括起始控制端；
所述起始单元包括起始晶体管；所述起始晶体管的栅极与所述起始控制端电连接，所述起始晶体管的第一极与所述信号输入端电连接，所述起始晶体管的第二极电连接于所述第四节点。
9.根据权利要求7所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括终止控制端；
所述终止单元包括终止晶体管；所述终止晶体管的栅极与所述终止控制端电连接，所述终止晶体管的第一极与所述复位信号端电连接，所述终止晶体管的第二极电连接于所述第四节点。
10.根据权利要求7所述的移位寄存电路，其特征在于，所述上拉控制单元包括上拉控制晶体管；
所述上拉控制晶体管的栅极电连接于所述第四节点，所述上拉控制晶体管的第一极与所述复位信号端电连接，所述上拉控制晶体管的第二极电连接于所述第三节点。
11.根据权利要求1所述的移位寄存电路，其特征在于，所述移位寄存单元还包括复位信号端；
所述下拉控制模块包括第一起始单元、第一终止单元和下拉单元；
同一所述移位寄存单元组中：
所述第一起始单元分别与所述信号输入端和所述下拉单元电连接，且所述第一起始单元与所述下拉单元电连接于第四节点；所述第一起始单元用于在起始阶段，控制所述信号输入端的输入信号传输至所述第四节点；所述起始阶段位于所述移位寄存单元组中各所述移位寄存单元输出扫描信号的使能电平之前；
所述第一终止单元分别与所述信号输入端和所述第二节点电连接；所述第一终止单元用于在终止阶段，控制所述信号输入端的输入信号传输至所述第二节点；所述终止阶段位于所述移位寄存单元组中各所述移位寄存单元输出扫描信号的使能电平之后；
所述下拉单元还分别与所述复位信号端和所述第二节点电连接；所述下拉单元用于根据所述第四节点的电位，控制所述复位信号端的复位信号传输至所述第二节点。
12.根据权利要求11所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括起始控制端；
所述第一起始单元包括第一起始晶体管；所述第一起始晶体管的栅极与所述起始控制端电连接，所述第一起始晶体管的第一极与所述信号输入端电连接，所述第一起始晶体管的第二极电连接于所述第四节点。
13.根据权利要求11所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括终止控制端；
所述第一终止单元包括第一终止晶体管；所述第一终止晶体管的栅极与所述终止控制端电连接，所述第一终止晶体管的第一极与所述信号输入端电连接，所述第一终止晶体管的第二极电连接于所述第二节点。
14.根据权利要求11所述的移位寄存电路，其特征在于，所述下拉控制模块还包括第二起始单元；
同一所述移位寄存单元组中，所述第二起始单元分别与所述复位信号端和所述第二节点电连接；所述第二起始单元用于在所述起始阶段，将所述复位信号端的复位信号传输至所述第二节点。
15.根据权利要求14所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括起始控制端；
所述第二起始单元包括第二起始晶体管；所述第二起始晶体管的栅极与所述起始控制端电连接，所述第二起始晶体管的第一极与所述复位信号端电连接，所述第二起始晶体管的第二极电连接于所述第二节点。
16.根据权利要求11所述的移位寄存电路，其特征在于，所述下拉控制模块还包括第二终止单元；
同一所述移位寄存单元组中，所述第二终止单元分别与所述复位信号端和所述第四节点电连接；所述第二终止单元用于在所述终止阶段，将所述复位信号端的复位信号传输至所述第四节点。
17.根据权利要求16所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括终止控制端；
所述第二终止单元包括第二终止晶体管；所述第二终止晶体管的栅极与所述终止控制端电连接，所述第二终止晶体管的第一极与所述复位信号端电连接，所述第二终止晶体管的第二极电连接于所述第四节点。
18.根据权利要求11所述的移位寄存电路，其特征在于，所述下拉控制模块还包括上拉单元；
所述上拉单元分别与所述信号输入端和所述第二节点电连接；所述上拉单元用于将所述信号输入端的输入信号传输至所述第二节点。
19.根据权利要求18所述的移位寄存电路，其特征在于，所述上拉单元包括上拉晶体管；
所述上拉晶体管的栅极和第一极均与所述信号输入端电连接，所述上拉晶体管的第二极与所述第二节点电连接。
20.根据权利要求7或11所述的移位寄存电路，其特征在于，所述下拉单元包括下拉晶体管；
所述下拉晶体管的栅极电连接于所述第四节点，所述下拉晶体管的第一极与所述复位信号端电连接，所述下拉晶体管的第二极电连接于所述第二节点。
21.根据权利要求7或11所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括固定电压端；
所述下拉控制模块还包括初始化单元；
同一所述移位寄存单元组中，所述初始化单元分别与所述固定电压端、所述复位信号端、以及所述第四节点电连接；所述初始化单元用于在初始化阶段，将所述复位信号端的复位信号传输至所述第四节点，以及在电位保持阶段，将所述固定电压端的固定电压信号传输至所述第四节点；
其中，所述初始化阶段位于所述电位保持阶段之前；所述电位保持阶段位于所述起始阶段和所述终止阶段之间。
22.根据权利要求21所述的移位寄存电路，其特征在于，所述移位寄存单元组还包括初始化控制端；
所述初始化单元包括初始化晶体管和初始化电容；
所述初始化晶体管的栅极与所述初始化控制端电连接，所述初始化晶体管的第一极与所述复位信号端电连接，所述初始化晶体管的第二极电连接于所述第四节点；
所述初始化电容的第一极板与所述固定电压端电连接，所述初始化电容的第二极板电连接于所述第四节点。
23.根据权利要求7或11所述的移位寄存电路，其特征在于，所述下拉控制模块还包括节点互控单元；
同一所述移位寄存单元组中，所述节点互控单元分别与所述第二节点、所述第四节点和复位信号端电连接；所述节点互控单元用于根据所述第二节点的电位，控制所述复位信号端的复位信号传输至所述第四节点。
24.根据权利要求23所述的移位寄存电路，其特征在于，所述节点互控单元包括节点互控晶体管；
所述节点互控晶体管的栅极电连接于所述第二节点电连接，所述节点互控晶体管的第一极与所述复位信号端电连接，所述节点互控晶体管的第二极电连接于所述第四节点。
25.根据权利要求1所述的移位寄存电路，其特征在于，同一移位寄存单元组中的至少一个所述移位寄存单元还包括上拉模块；
在所述移位寄存单元中，所述上拉模块分别与所述第一电平端、所述第一节点和所述第二节点电连接；所述上拉模块用于根据所述第一节点的电位，控制所述第一电平端的第一电平信号传输至所述第二节点。
26.根据权利要求25所述的移位寄存电路，其特征在于，所述移位寄存单元还包括复位模块、复位信号端和复位控制端；
同一所述移位寄存单元中，所述复位模块分别与所述复位信号端、所述复位控制端和所述第一节点电连接；所述复位模块用于在所述复位控制端的复位控制信号的控制下，将所述复位信号端的复位信号传输至所述第一节点；
其中，各所述移位寄存单元组中，前一级移位寄存单元组中各所述移位寄存单元的复位控制端与后一级移位寄存单元组中各移位寄存单元的信号输出端电连接。
27.根据权利要求26所述的移位寄存电路，其特征在于，同一所述移位寄存单元组中，其中一个所述移位寄存单元的所述复位控制端复用为其它各所述移位寄存单元的复位控制端。
28.根据权利要求27所述的移位寄存电路，其特征在于，所述移位寄存单元组的各移位寄存单元中包括一第一移位寄存单元；
前一级移位寄存单元组的各所述移位寄存单元的复位控制端与后一级移位寄存单元组中的第一移位寄存单元的信号输出端电连接；
其中，同一所述移位寄存组中，所述第一移位寄存单元输出的扫描信号的使能电平的位于其它各所述移位寄存单元输出的扫描信号的使能电平之前。
29.根据权利要求25所述的移位寄存电路，其特征在于，同一所述移位寄存单元组中，其中一个所述移位寄存单元的上拉模块复用为其它各所述移位寄存单元的上拉模块。
30.根据权利要求29所述的移位寄存电路，其特征在于，同一所述移位寄存单元组中，其中一个所述移位寄存单元的扫描控制端复用为其它各所述移位寄存单元的扫描控制端。
31.根据权利要求30所述的移位寄存电路，其特征在于，所述移位寄存单元组的各移位寄存单元中包括一第二移位寄存单元；
后一级移位寄存单元组的各所述移位寄存单元的扫描控制端与前一级移位寄存单元组中的第二移位寄存单元的信号输出端电连接；
同一所述移位寄存组中，所述第二移位寄存单元输出扫描信号的使能电平的阶段位于其它各所述移位寄存单元输出扫描信号的使能电平的阶段之后。
32.根据权利要求30所述的移位寄存电路，其特征在于，同一所述移位寄存单元组中，所述上拉模块和所述下拉控制模块分别位于不同所述移位寄存单元中。
33.根据权利要求25所述的移位寄存电路，其特征在于，所述上拉模块包括第三晶体管；
同一所述移位寄存单元中，所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极与所述第一电平端电连接，所述第三晶体管的第二极电连接于所述第二节点。
34.根据权利要求1所述的移位寄存电路，其特征在于，所述补偿模块包括至少一个补偿电容；
同一所述移位寄存单元中，所述补偿电容的第一极板与所述第一节点电连接，所述补偿电容的第二极板与所述第一电平端和/或所述第二节点电连接。
35.根据权利要求1所述的移位寄存电路，其特征在于，所述补偿模块包括至少一个补偿晶体管；
同一所述移位寄存单元中，所述补偿晶体管的栅极与所述第一节点电连接，所述补偿晶体管的第一极和第二极均与所述第一电平端和/或所述第二节点电连接。
36.根据权利要求35所述的移位寄存电路，其特征在于，还包括：半导体层、以及位于所述半导体层两侧的第一金属层和第二金属层；
所述半导体层包括所述补偿晶体管的有源层；所述第一金属层包括所述补偿晶体管的栅极，所述第二金属层包括所述补偿晶体管的第一电极和第二电极。
37.一种显示面板，其特征在于，包括：权利要求1-36任一项所述的移位寄存电路。
38.一种显示装置，其特征在于，包括：权利要求37所述的显示面板。
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